JPH0752846B2 - マンチエスタコード化された信号からクロツク信号を復元する方法 - Google Patents
マンチエスタコード化された信号からクロツク信号を復元する方法Info
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- JPH0752846B2 JPH0752846B2 JP60289139A JP28913985A JPH0752846B2 JP H0752846 B2 JPH0752846 B2 JP H0752846B2 JP 60289139 A JP60289139 A JP 60289139A JP 28913985 A JP28913985 A JP 28913985A JP H0752846 B2 JPH0752846 B2 JP H0752846B2
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H03M5/00—Conversion of the form of the representation of individual digits
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- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
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Description
【発明の詳細な説明】 ［発明の分野］ この発明はマンチェスタコード化された信号のためのデ
コード用受信機に関し、特に、データ通信信号線上で受
けられたマンチェスタコード化された信号からデコード
用クロックを復元するための方法に関する。
コード用受信機に関し、特に、データ通信信号線上で受
けられたマンチェスタコード化された信号からデコード
用クロックを復元するための方法に関する。
［発明の背景］ 局在した様々なデータ処理装置の急増は、安価な通信リ
ンクを介してのこれらの互いにリンクされた様々な装置
間におけるデータ信号通信設備に拍車をかけてローカル
エリアネットワークシステムを形成するようになってき
ている。ツイストペア配線や同軸ケーブルのようなただ
１個の安価な信号線を用いてデータをシリアル伝送する
方法はデータ装置をローカルエリアネットワークへリン
クするためにコスト的に有効な方法である。
ンクを介してのこれらの互いにリンクされた様々な装置
間におけるデータ信号通信設備に拍車をかけてローカル
エリアネットワークシステムを形成するようになってき
ている。ツイストペア配線や同軸ケーブルのようなただ
１個の安価な信号線を用いてデータをシリアル伝送する
方法はデータ装置をローカルエリアネットワークへリン
クするためにコスト的に有効な方法である。
信号線上に送られたデータ信号はパルス雑音などのよう
な形で、歪みや電気的な干渉を受ける。歪んだり雑音の
多い伝送データ信号から受信機によりデータ情報を再生
するには受信機に内部クロック信号を用いることが必要
となる。受信機側に伝送データと同期した独立のクロッ
ク信号を与えることは重要な問題である。別に設けた信
号線に独立のクロック信号を伝送する方法は費用がかか
りすぎる解決法である。従来の非ゼロ復帰（NRZ）デー
タ信号は通常“1"または“0"の長いストリングにおいて
特に強い直流（dc）成分を含んでいる。NRZデータ信号
に関しては、dc成分は信号線を介して伝播されなければ
ならない。交流ac結合された信号線を介してデータ信号
を伝送するのが望ましく、かつデータ信号を直流（dc）
結合させるための設備は極めて高価格となるということ
は理解されるべきである。
な形で、歪みや電気的な干渉を受ける。歪んだり雑音の
多い伝送データ信号から受信機によりデータ情報を再生
するには受信機に内部クロック信号を用いることが必要
となる。受信機側に伝送データと同期した独立のクロッ
ク信号を与えることは重要な問題である。別に設けた信
号線に独立のクロック信号を伝送する方法は費用がかか
りすぎる解決法である。従来の非ゼロ復帰（NRZ）デー
タ信号は通常“1"または“0"の長いストリングにおいて
特に強い直流（dc）成分を含んでいる。NRZデータ信号
に関しては、dc成分は信号線を介して伝播されなければ
ならない。交流ac結合された信号線を介してデータ信号
を伝送するのが望ましく、かつデータ信号を直流（dc）
結合させるための設備は極めて高価格となるということ
は理解されるべきである。
伝送に先立ってデータ信号をマンチェスタコード化する
方法は、独立のクロック信号を伝送するということおよ
びデータ信号に対しdc結合を与えるという上述の問題点
を克服する方式である。
方法は、独立のクロック信号を伝送するということおよ
びデータ信号に対しdc結合を与えるという上述の問題点
を克服する方式である。
マンチェスタコード化されたデータ信号はこれらの問題
点を、いわゆるセルフクロック信号となりかつdc成分有
しないということにより解決する。最も単純な形態にお
いは、マンチェスタコード化された信号はデータ信号を
クロック信号と結合させることにより発生されるという
ふうに考えることができる。この結合信号は次にac結合
された伝送媒体を介して伝送される。
点を、いわゆるセルフクロック信号となりかつdc成分有
しないということにより解決する。最も単純な形態にお
いは、マンチェスタコード化された信号はデータ信号を
クロック信号と結合させることにより発生されるという
ふうに考えることができる。この結合信号は次にac結合
された伝送媒体を介して伝送される。
マンチェスタコード化された信号を発生させるために、
NRZデータ信号と方形波のクロック信号とが排他的論理
輪ゲート内で結合されてそれにより50−50のデューティ
サイクルを有するマンチェスタコード化信号が生成され
る。１ビット周期の２分の１の期間、マンチェスターコ
ード化信号は２値レベル“1"にあり、そのビット周期の
残りの半分の間はマンチェスタコード化信号はその相補
的な２値レベルにある。したがって、dc成分は何ら発生
されず、かつdc成分を有しないマンチェスタコード化信
号はac結合システムを介して伝送されるのによく適して
いる。
NRZデータ信号と方形波のクロック信号とが排他的論理
輪ゲート内で結合されてそれにより50−50のデューティ
サイクルを有するマンチェスタコード化信号が生成され
る。１ビット周期の２分の１の期間、マンチェスターコ
ード化信号は２値レベル“1"にあり、そのビット周期の
残りの半分の間はマンチェスタコード化信号はその相補
的な２値レベルにある。したがって、dc成分は何ら発生
されず、かつdc成分を有しないマンチェスタコード化信
号はac結合システムを介して伝送されるのによく適して
いる。
上述のことから、マンチェスタコード化信号の各ビット
周期の間に、２値の“0"から２値の“1"への変化または
その逆が生じなければならないということは理解される
べきである。このことは、マンチェスタコード化伝送シ
ステムに必要とされる伝送バンド幅を２倍にするが、し
かし上に述べたような重要な利点をもたらす。方形波ク
ロックに対しては、この変化はビットセルまたはビット
周期の中間点で発生する。或るビット周期におけるクロ
ック信号の移送に依存して、“0"から“1"レベルへの変
化は、“1"データビットまたは“0"データビットのどち
らかを表わす。同様にして、“1"から“0"のレベルへの
変化は反対の型のデータビットを表わす。マンチェスタ
コード化データ信号は常にビット周期の中間点で発生す
る変化を有しているので、クロック信号は原理的に受信
機で再生することができる。
周期の間に、２値の“0"から２値の“1"への変化または
その逆が生じなければならないということは理解される
べきである。このことは、マンチェスタコード化伝送シ
ステムに必要とされる伝送バンド幅を２倍にするが、し
かし上に述べたような重要な利点をもたらす。方形波ク
ロックに対しては、この変化はビットセルまたはビット
周期の中間点で発生する。或るビット周期におけるクロ
ック信号の移送に依存して、“0"から“1"レベルへの変
化は、“1"データビットまたは“0"データビットのどち
らかを表わす。同様にして、“1"から“0"のレベルへの
変化は反対の型のデータビットを表わす。マンチェスタ
コード化データ信号は常にビット周期の中間点で発生す
る変化を有しているので、クロック信号は原理的に受信
機で再生することができる。
しかしながら、受信したマンチェスタコード化信号にお
ける歪みやノイズはデータの変化の検出およびそれに続
く受信クロック信号の再生を困難にする。なぜなら、受
信機は有効なマンチェスタコード化信号と雑音とを区別
することができないからである。この状況は、特に、信
号線がそのライン上に信号がないような待機状態にあ
り、かつ続いて有効なマンチェスタコード化信号が送出
されるような場合に厄介なものとなる。有効なマンチェ
スタコード化信号列の開始点から雑音信号を区別するこ
とができない受信機は、クロック信号を適正に復元し始
めることができず究極的に、マンチェスタコード化され
たデータ信号を引き続いて復元するための同期クロック
信号を与えることができない。したがって、マンチェス
タコード化されたデータの受信のためのクロック信号の
復元および同期化は重要な機能であるということが理解
されるべきである。
ける歪みやノイズはデータの変化の検出およびそれに続
く受信クロック信号の再生を困難にする。なぜなら、受
信機は有効なマンチェスタコード化信号と雑音とを区別
することができないからである。この状況は、特に、信
号線がそのライン上に信号がないような待機状態にあ
り、かつ続いて有効なマンチェスタコード化信号が送出
されるような場合に厄介なものとなる。有効なマンチェ
スタコード化信号列の開始点から雑音信号を区別するこ
とができない受信機は、クロック信号を適正に復元し始
めることができず究極的に、マンチェスタコード化され
たデータ信号を引き続いて復元するための同期クロック
信号を与えることができない。したがって、マンチェス
タコード化されたデータの受信のためのクロック信号の
復元および同期化は重要な機能であるということが理解
されるべきである。
受信機クロックの同期化および信号伝送線上の有効なマ
ンチェスタコード化信号の活性状態の認識という問題に
は、数多くの装置的な解決法が提出されている。たとえ
ば、MIL−STD1553に従って動作するシステムは有効なデ
ータに先行するいわゆる同期用インパルスデータストリ
ングを用いている。同期用パルスはもちろん、別の信号
線上で伝送されるが、明らかにこれは望ましくない解決
法である。
ンチェスタコード化信号の活性状態の認識という問題に
は、数多くの装置的な解決法が提出されている。たとえ
ば、MIL−STD1553に従って動作するシステムは有効なデ
ータに先行するいわゆる同期用インパルスデータストリ
ングを用いている。同期用パルスはもちろん、別の信号
線上で伝送されるが、明らかにこれは望ましくない解決
法である。
別の方法では、従来のアナログ位相ロックループが受信
機に用いられ、入力信号をロックして受信クロック基準
信号を再生している。しかしながら、高速のクロックを
獲得するには広いループバンド幅を必要とし、一方、雑
音の多い信号を伴う動作は狭いループバンド幅を必要と
するので、その結果受信機は妥協的な性能に劣化する。
機に用いられ、入力信号をロックして受信クロック基準
信号を再生している。しかしながら、高速のクロックを
獲得するには広いループバンド幅を必要とし、一方、雑
音の多い信号を伴う動作は狭いループバンド幅を必要と
するので、その結果受信機は妥協的な性能に劣化する。
［発明の概要］ それゆえ、この発明の目的は、アナログ技術による制限
を受けることなく、マンチェスタコード化された信号か
ら受信機クロックを同期化させるための方法を提供する
ことであり、かつ安価なマンチェスタコード化方式の受
信機において実施することのできる方法を提供すること
である。
を受けることなく、マンチェスタコード化された信号か
ら受信機クロックを同期化させるための方法を提供する
ことであり、かつ安価なマンチェスタコード化方式の受
信機において実施することのできる方法を提供すること
である。
この発明に従って、マンチェスタコード化信号からクロ
ックを高速に復元するために、単に単純なディジタル技
術を用いた方法が提供される。これは、受信マンチェス
タコード化信号のゼロ交差の検出および受信信号のゼロ
交差の発生と現在発生している復元クロック周期の中間
点の発生とを比較することにより復元クロック周波数を
調整することを含む。
ックを高速に復元するために、単に単純なディジタル技
術を用いた方法が提供される。これは、受信マンチェス
タコード化信号のゼロ交差の検出および受信信号のゼロ
交差の発生と現在発生している復元クロック周期の中間
点の発生とを比較することにより復元クロック周波数を
調整することを含む。
短縮化，中心化および長期化調整用の信号が上述の比較
の結果与えられ、受信ビット周期の1/16増加量だけ次に
発生される復元クロック周期を短縮または長期化するた
めに用いられる。
の結果与えられ、受信ビット周期の1/16増加量だけ次に
発生される復元クロック周期を短縮または長期化するた
めに用いられる。
16状態のプログラマブルカウンタ上で容易に実施するこ
とのできる技術は、調整用信号とプログラマブルカウン
タの状態とを簡単なブール方程式において用いて、プロ
グラムマブルカウンタの次の状態を決定する。この方法
においては、１状態のセルフループまたは２状態のジャ
ンプが行なわれて、カウンタの周期のそれぞれ1/16ビッ
ト周期の長期化または短期化をそれぞれもたらす。
とのできる技術は、調整用信号とプログラマブルカウン
タの状態とを簡単なブール方程式において用いて、プロ
グラムマブルカウンタの次の状態を決定する。この方法
においては、１状態のセルフループまたは２状態のジャ
ンプが行なわれて、カウンタの周期のそれぞれ1/16ビッ
ト周期の長期化または短期化をそれぞれもたらす。
好ましい実施例の詳細な説明 以下に、発明者によって現在この発明の方法および装置
を実行するために最も良い形態を例示すると考えられて
いる本発明の現在の好ましい実施例について詳細に説明
する。この発明の好ましい実施例は添付の図面に例示さ
れている。
を実行するために最も良い形態を例示すると考えられて
いる本発明の現在の好ましい実施例について詳細に説明
する。この発明の好ましい実施例は添付の図面に例示さ
れている。
以下に説明される発明は、アドバンスト・マイクロ・デ
ィバイシズAM7960コード化データトランシーバと呼ばれ
る単一集積回路の受信機部分である。第１図はこの集積
回路の受信機部分の機能ブロック図である。
ィバイシズAM7960コード化データトランシーバと呼ばれ
る単一集積回路の受信機部分である。第１図はこの集積
回路の受信機部分の機能ブロック図である。
この発明の教示に従って構成されるマンチェスタコード
化方式の受信機の機能ブロック図は第１図に例示され
る。
化方式の受信機の機能ブロック図は第１図に例示され
る。
A. マンチェスタコード化方式の受信機 ロイレビー（Roy Levy）およびフレデリックハーツェ
ル（Frederick Hirzel）を出願人として1984年12月21
日に出願され、本願出願の代理人に委権されている関連
の同時係属中の米国特許出願連続番号684,085の“マン
チェスタコード化された信号に対する信号線活性状態を
検出するための方法（Ａ Method for Detection of Li
ne Activity for Manchester−encoded Signals）”を
参照しなければならない。この文献は参考文献として第
１図に例示される以下の構成要素、すなわち受信線活性
状態カウンタ110,受信クロック修正器120、受信データ
解釈および監視器130、受信デコードロジック140の詳細
な説明のために援用される。
ル（Frederick Hirzel）を出願人として1984年12月21
日に出願され、本願出願の代理人に委権されている関連
の同時係属中の米国特許出願連続番号684,085の“マン
チェスタコード化された信号に対する信号線活性状態を
検出するための方法（Ａ Method for Detection of Li
ne Activity for Manchester−encoded Signals）”を
参照しなければならない。この文献は参考文献として第
１図に例示される以下の構成要素、すなわち受信線活性
状態カウンタ110,受信クロック修正器120、受信データ
解釈および監視器130、受信デコードロジック140の詳細
な説明のために援用される。
簡単に言えば、マンチェスタコード化された信号は受信
機100の受信インターフェイス（図示せず）部分での受
信機線端子RxL0,RxL1で受けられる。受信チャンネルイ
ンターフェイスによって発生されたST＋,ST−と、線入
力データ信号はそれぞれ受信機100の受信クロック修正
ブロック120と受信データ解釈および監視ブロック130へ
与えられる。第２図に示されるように、ステータス信号
は受信機100の先行キャリア存在（ACP）、キャリア存在
（CP）およびキャリアセンス（CS）端子で与えられ、そ
こへ与えられるST＋,ST−および線入力データ信号に応
答してその受信クロック（RxC）および受信データ（RX
D）端子で信号が発生される。これらの信号に対する内
部での対応する部分には、頭に“I"を付けることにより
以下同じ意味として用いる。たとえば、IACPは内部先行
キャリア存在信号を表わすために用いられる。
機100の受信インターフェイス（図示せず）部分での受
信機線端子RxL0,RxL1で受けられる。受信チャンネルイ
ンターフェイスによって発生されたST＋,ST−と、線入
力データ信号はそれぞれ受信機100の受信クロック修正
ブロック120と受信データ解釈および監視ブロック130へ
与えられる。第２図に示されるように、ステータス信号
は受信機100の先行キャリア存在（ACP）、キャリア存在
（CP）およびキャリアセンス（CS）端子で与えられ、そ
こへ与えられるST＋,ST−および線入力データ信号に応
答してその受信クロック（RxC）および受信データ（RX
D）端子で信号が発生される。これらの信号に対する内
部での対応する部分には、頭に“I"を付けることにより
以下同じ意味として用いる。たとえば、IACPは内部先行
キャリア存在信号を表わすために用いられる。
第２図に示されるように、受信機100が受信機のRxL0,Rx
L1端子で信号線の活性状態200を検出した後、それはRxC
端子に信号を発生するために線データから情報を獲得し
ようとする。このいわゆる“クロック修正”は、ブロッ
ク120内で生じ、ST＋およびST−の存在レベルをサンプ
リングすることにより達成される。入力線データのビッ
ト間時間の3/4ないし１＋1/4の間に、正の存在レベル以
上となり次に負の存在レベル以下となるかまたは負の存
在レベル以下であり次に正の存在レベルとなるかのいず
れかである差動線電圧信号がRxL0およびRxL1端子に印加
されなければならない。このことが発生した後、次に検
出された線の活性状態202により、受信機100は第２図に
示されるように、受信クロック復元回路150の獲得204を
開始させる。
L1端子で信号線の活性状態200を検出した後、それはRxC
端子に信号を発生するために線データから情報を獲得し
ようとする。このいわゆる“クロック修正”は、ブロッ
ク120内で生じ、ST＋およびST−の存在レベルをサンプ
リングすることにより達成される。入力線データのビッ
ト間時間の3/4ないし１＋1/4の間に、正の存在レベル以
上となり次に負の存在レベル以下となるかまたは負の存
在レベル以下であり次に正の存在レベルとなるかのいず
れかである差動線電圧信号がRxL0およびRxL1端子に印加
されなければならない。このことが発生した後、次に検
出された線の活性状態202により、受信機100は第２図に
示されるように、受信クロック復元回路150の獲得204を
開始させる。
LINE DATA信号の変化の検出に応答して、すなわち“線
活性状態"200に応答して、受信機100は▲▼端子
の信号を第２図の第２の波形に示されるように活性状態
206および210とする。▲▼端子の信号は２ビット
間時間の間何ら線活性状態が検出されない場合すなわち
208、またはメッセージの終了が検出された場合すなわ
ち212の後に非活性状態となる。
活性状態"200に応答して、受信機100は▲▼端子
の信号を第２図の第２の波形に示されるように活性状態
206および210とする。▲▼端子の信号は２ビット
間時間の間何ら線活性状態が検出されない場合すなわち
208、またはメッセージの終了が検出された場合すなわ
ち212の後に非活性状態となる。
受信機100は▲▼端子の信号を、受信クロック復元
回路150が内部クロックを獲得した状態214の後でありか
つ受信クロック（RxC）端子の信号が開始する状態216の
直前に活性状態とする。▲▼端子の信号は上述の▲
▼端子の信号の場合と同様にして非活性状態218
となる。
回路150が内部クロックを獲得した状態214の後でありか
つ受信クロック（RxC）端子の信号が開始する状態216の
直前に活性状態とする。▲▼端子の信号は上述の▲
▼端子の信号の場合と同様にして非活性状態218
となる。
第２図の第４の波形に示されるように、受信機100は受
信しデコードしたデータが受信機100のRxD端子で発生さ
れるとき222、▲▼端子の信号を活性状態220とす
る。▲▼端子の信号は、２ビット間時間の間線の活
性状態が検出されない状態224となるかまたは有効なマ
ンチェスタコード化された信号以外のものである線デー
タが検出されるかのいずれかとなるまで活性状態を続け
る。RxD端子の信号は▲▼が非活性状態226となるま
で発生し続ける。
信しデコードしたデータが受信機100のRxD端子で発生さ
れるとき222、▲▼端子の信号を活性状態220とす
る。▲▼端子の信号は、２ビット間時間の間線の活
性状態が検出されない状態224となるかまたは有効なマ
ンチェスタコード化された信号以外のものである線デー
タが検出されるかのいずれかとなるまで活性状態を続け
る。RxD端子の信号は▲▼が非活性状態226となるま
で発生し続ける。
受信機100はビット間時間の開始に続いて1/4および3/4
ビット間隔でブロック130内部でサンプリングすること
により入力データをデコードする。これらのサンプル値
が反対の２値極性を有する場合には、有効なマンチェス
タコード化データがデコードされている。これらのサン
プル値が次の1/4ビット間隔でのサンプル値と同一の２
値極性を有している場合には、受信機100はメッセージ
の終了228が検出されたと決定する。
ビット間隔でブロック130内部でサンプリングすること
により入力データをデコードする。これらのサンプル値
が反対の２値極性を有する場合には、有効なマンチェス
タコード化データがデコードされている。これらのサン
プル値が次の1/4ビット間隔でのサンプル値と同一の２
値極性を有している場合には、受信機100はメッセージ
の終了228が検出されたと決定する。
B.受信機のロジック回路 受信機100の６つの機能ブロックすなわちブロック110,1
20,150,130,140および160は第３図，第４図，第５図，
第６図，第７図および第８図のロジック図にそれぞれ例
示される構成部品で構成される。これらのロジック図に
示される回路について以下に簡単に説明する。
20,150,130,140および160は第３図，第４図，第５図，
第６図，第７図および第８図のロジック図にそれぞれ例
示される構成部品で構成される。これらのロジック図に
示される回路について以下に簡単に説明する。
第３図において、受信線活性状態カウンタブロック110
は、受信機チャネルインターフェイス10によって発生さ
れるST＋およびST−信号と入力線データ信号が再生され
たクロック信号の周期よりも16倍速い周期を有するブロ
ック110内蔵のクロック（図示せず）から与えられるク
ロック信号（CLK16）とを受ける正のパルスキャッチャ4
00（第1A図の112）を含む。
は、受信機チャネルインターフェイス10によって発生さ
れるST＋およびST−信号と入力線データ信号が再生され
たクロック信号の周期よりも16倍速い周期を有するブロ
ック110内蔵のクロック（図示せず）から与えられるク
ロック信号（CLK16）とを受ける正のパルスキャッチャ4
00（第1A図の112）を含む。
先行線信号（ALS）は、ST＋またはST−のいずれかの信
号がパルスキャッチャへ伝導されたときに発生され、か
つCLK16信号の立上がり時に相補反転ALS信号がORゲート
402の第１入力へ伝導される。ORゲート402の第２の入力
は受信機100の端子から伝えられるRESET信号を受ける。
Ｄ型フリップフロップ404（第1A図の114）はそのデータ
入力（Ｄ）にORゲート402で発生した出力信号を受け
る。フリップフロップ404はまたCLK16信号をそのクロッ
ク入力に受ける。フリップフロップ404はその相補反転
出力端子（）に、入力線活性状態リセット（IARST）
信号を発生する。
号がパルスキャッチャへ伝導されたときに発生され、か
つCLK16信号の立上がり時に相補反転ALS信号がORゲート
402の第１入力へ伝導される。ORゲート402の第２の入力
は受信機100の端子から伝えられるRESET信号を受ける。
Ｄ型フリップフロップ404（第1A図の114）はそのデータ
入力（Ｄ）にORゲート402で発生した出力信号を受け
る。フリップフロップ404はまたCLK16信号をそのクロッ
ク入力に受ける。フリップフロップ404はその相補反転
出力端子（）に、入力線活性状態リセット（IARST）
信号を発生する。
第３図に示されるように、IARST信号はブロック110の２
ビット線活性状態休止カウンタ部分（第1A図の116）へ
伝えられる。これは５個のＤ型フリップフロップと４個
のマルチプレクサとを含む。Ｄ型フリップフロップ406
はそのデータ入力（Ｄ）に、フリップフロップ404で発
生したIARST信号を第１の入力に受けるORゲート407によ
り発生される信号を受ける。ORゲート407の第２の入力
はフリップフロップ406の相補反転出力端子（）で発
生した信号を受ける。フリップフロップ406はまたその
クロック入力にCLK16信号を受ける。
ビット線活性状態休止カウンタ部分（第1A図の116）へ
伝えられる。これは５個のＤ型フリップフロップと４個
のマルチプレクサとを含む。Ｄ型フリップフロップ406
はそのデータ入力（Ｄ）に、フリップフロップ404で発
生したIARST信号を第１の入力に受けるORゲート407によ
り発生される信号を受ける。ORゲート407の第２の入力
はフリップフロップ406の相補反転出力端子（）で発
生した信号を受ける。フリップフロップ406はまたその
クロック入力にCLK16信号を受ける。
２入力１出力のマルチプレクサ（MUX）408はその制御入
力（S0）にフリップフロップ406の出力端子（Ｑ）に発
生した信号を受ける。この信号はMUX408によりMUX408の
IOまたは相補反転ID端子へ印加される信号のうちのいず
れをMUX408の出力に発生させるかを選択するために用い
られる。
力（S0）にフリップフロップ406の出力端子（Ｑ）に発
生した信号を受ける。この信号はMUX408によりMUX408の
IOまたは相補反転ID端子へ印加される信号のうちのいず
れをMUX408の出力に発生させるかを選択するために用い
られる。
第２のＤ型フリップフロップ410はそのデータ入力
（Ｄ）に、フリップフロップ404で発生したIARST信号を
第１の入力に受けるORゲート412で発生した信号を受け
る。ORゲート412の第２の入力はMUX408の出力端子で発
生した信号を受ける。フリップフロップ410はまたその
クロック入力にCLK16信号を受ける。第２の２入力１出
力マルチプレクサ（MUX）414は、フリップフロップ410
の出力端子（Ｑ）で発生され、かつまたMUX408の真（I
O）および相補反転（ID）入力へも伝えられる信号を第
１入力に受けるORゲート416によって発生された信号を
制御入力（S0）に受ける。ORゲート416の第２の入力は
フリップフロップ406の相補反転出力端子（）で発生
した信号を受ける。制御信号はMUX414によって、MUX414
の端子IOまたは相補反転端子IDへ与えられた信号のいず
れをMUX414の出力に発生させるかを選択するために用い
られる。
（Ｄ）に、フリップフロップ404で発生したIARST信号を
第１の入力に受けるORゲート412で発生した信号を受け
る。ORゲート412の第２の入力はMUX408の出力端子で発
生した信号を受ける。フリップフロップ410はまたその
クロック入力にCLK16信号を受ける。第２の２入力１出
力マルチプレクサ（MUX）414は、フリップフロップ410
の出力端子（Ｑ）で発生され、かつまたMUX408の真（I
O）および相補反転（ID）入力へも伝えられる信号を第
１入力に受けるORゲート416によって発生された信号を
制御入力（S0）に受ける。ORゲート416の第２の入力は
フリップフロップ406の相補反転出力端子（）で発生
した信号を受ける。制御信号はMUX414によって、MUX414
の端子IOまたは相補反転端子IDへ与えられた信号のいず
れをMUX414の出力に発生させるかを選択するために用い
られる。
第３のＤ型フリップフロップ418は、フリップフロップ4
04で発生したIARST信号を第１の入力に受けるORゲート4
20で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート420の第２の入力はMUX414の出力端子に発生した
信号を受ける。フリップフロップ418はまたCLK16信号を
そのクロック入力に受ける。第３の２入力１出力マルチ
プレクサ（MUX）422は、フリップフロップ410の出力端
子（Ｑ）で発生した信号を第１の入力に受けるORゲート
424で発生した信号を制御入力（S0）に受ける。ORゲー
ト424の第２の入力はフリップフロップ406の相補反転出
力端子（）で発生した信号を受け、かつORゲート424
の第３の入力はフリップフロップ418の出力端子（Ｑ）
で発生されてMUX414の真（IO）および相補反転（ID）入
力へも伝えられる信号を受ける。この制御信号はMUX422
により、MUX422の端子IOまたは相補反転端子IDへ与えら
れた信号のいずれをMUX422の出力に発生させるかを選択
するために用いられる。
04で発生したIARST信号を第１の入力に受けるORゲート4
20で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート420の第２の入力はMUX414の出力端子に発生した
信号を受ける。フリップフロップ418はまたCLK16信号を
そのクロック入力に受ける。第３の２入力１出力マルチ
プレクサ（MUX）422は、フリップフロップ410の出力端
子（Ｑ）で発生した信号を第１の入力に受けるORゲート
424で発生した信号を制御入力（S0）に受ける。ORゲー
ト424の第２の入力はフリップフロップ406の相補反転出
力端子（）で発生した信号を受け、かつORゲート424
の第３の入力はフリップフロップ418の出力端子（Ｑ）
で発生されてMUX414の真（IO）および相補反転（ID）入
力へも伝えられる信号を受ける。この制御信号はMUX422
により、MUX422の端子IOまたは相補反転端子IDへ与えら
れた信号のいずれをMUX422の出力に発生させるかを選択
するために用いられる。
第４のＤ型フリップフロップ426は、フリップフロップ4
04で発生したIARST信号を第１の入力に受けるORゲート4
28で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート420の第２の入力はMUX422の出力端子に発生した
信号を受ける。フリップフロップ422はまたCLK16信号を
そのクロック入力に受ける。第４の２入力１出力マルチ
プレクサ（MUX）430は、フリップフロップ410の出力端
子（Ｑ）に発生した信号を第１の入力に受けるORゲート
432で発生した信号を制御入力（S0）に受ける。ORゲー
ト432の第２の入力はフリップフロップ406の相補反転出
力端子（）で発生した信号を受け、ORゲート432の第
３の入力はフリップフロップ418の出力端子（Ｑ）で発
生した信号を受け、かつORゲート432の第４の入力はＤ
型フリップフロップ426の出力端子（Ｑ）で発生し、MUX
422の真（IO）および相補反転（ID）入力へも伝えられ
る信号を受ける。制御信号はMUX430により、MUX430の端
子IOまたは相補反転端子IDへ与えられた信号のいずれを
MUX430の出力に発生するかを選択するために用いられ
る。
04で発生したIARST信号を第１の入力に受けるORゲート4
28で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート420の第２の入力はMUX422の出力端子に発生した
信号を受ける。フリップフロップ422はまたCLK16信号を
そのクロック入力に受ける。第４の２入力１出力マルチ
プレクサ（MUX）430は、フリップフロップ410の出力端
子（Ｑ）に発生した信号を第１の入力に受けるORゲート
432で発生した信号を制御入力（S0）に受ける。ORゲー
ト432の第２の入力はフリップフロップ406の相補反転出
力端子（）で発生した信号を受け、ORゲート432の第
３の入力はフリップフロップ418の出力端子（Ｑ）で発
生した信号を受け、かつORゲート432の第４の入力はＤ
型フリップフロップ426の出力端子（Ｑ）で発生し、MUX
422の真（IO）および相補反転（ID）入力へも伝えられ
る信号を受ける。制御信号はMUX430により、MUX430の端
子IOまたは相補反転端子IDへ与えられた信号のいずれを
MUX430の出力に発生するかを選択するために用いられ
る。
第５のＤ型フリップフロップ434は、フリップフロップ4
04で発生したIARST信号を第１の入力に受けるORゲート4
36で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート436の第２の入力はMUX430の出力端子に発生した
信号を受ける。フリップフロップ434はまたCLK16信号を
そのクロック入力に受ける。フリップフロップ434の出
力端子（Ｑ）に発生した信号は、ORゲート446の第１の
入力へ伝えられるとともにMUX430の真（IO）および相補
反転（ID）へも伝えられる。
04で発生したIARST信号を第１の入力に受けるORゲート4
36で発生した信号をそのデータ入力（Ｄ）に受ける。OR
ゲート436の第２の入力はMUX430の出力端子に発生した
信号を受ける。フリップフロップ434はまたCLK16信号を
そのクロック入力に受ける。フリップフロップ434の出
力端子（Ｑ）に発生した信号は、ORゲート446の第１の
入力へ伝えられるとともにMUX430の真（IO）および相補
反転（ID）へも伝えられる。
ORゲート438の出力端子に発生した信号はＤ型フリップ
フロップ440（第1A図の118）のデータ入力（Ｄ）へ伝え
られる。Ｄ型フリップフロップ440はその真の出力端子
（Ｑ）に線の活性状態を示す内部先行キャリア存在（IA
CP）信号を発生し、かつその相補反転出力端子（）に
IACP信号の相補反転信号▲▼を発生する。この
ようして発生された▲▼信号は、フリップフロ
ップ406の相補反転出力端子に発生した信号を第２の入
力に受けるNORゲート442の第１の入力へ伝えられる。NO
Rゲート442で発生した信号は、その出力端子がORゲート
438の第２の入力端子に接続されたANDゲート444の第１
の入力で受けられる。ORゲート446は、フリップフロッ
プ406の相補反転出力端子で発生した信号を受けるとと
もに、フリップフロップ410,418,426および434の真の出
力端子で発生した信号を受ける。ORゲート446で発生し
た信号はANDゲート444の第２の入力端子で受けられる。
フリップフロップ440はまたCLK16信号をそのクロック入
力に受ける。
フロップ440（第1A図の118）のデータ入力（Ｄ）へ伝え
られる。Ｄ型フリップフロップ440はその真の出力端子
（Ｑ）に線の活性状態を示す内部先行キャリア存在（IA
CP）信号を発生し、かつその相補反転出力端子（）に
IACP信号の相補反転信号▲▼を発生する。この
ようして発生された▲▼信号は、フリップフロ
ップ406の相補反転出力端子に発生した信号を第２の入
力に受けるNORゲート442の第１の入力へ伝えられる。NO
Rゲート442で発生した信号は、その出力端子がORゲート
438の第２の入力端子に接続されたANDゲート444の第１
の入力で受けられる。ORゲート446は、フリップフロッ
プ406の相補反転出力端子で発生した信号を受けるとと
もに、フリップフロップ410,418,426および434の真の出
力端子で発生した信号を受ける。ORゲート446で発生し
た信号はANDゲート444の第２の入力端子で受けられる。
フリップフロップ440はまたCLK16信号をそのクロック入
力に受ける。
第４図において、受信クロック修正ブロック120は、受
信チャンネルインターフェイス10で発生したST＋および
ST−信号を受けかつブロック110内蔵のクロック（図示
せず）からの入力線データ信号から復元されたクロック
信号の周期よりも16倍速い周期を有するクロック信号
（CLK16）を受ける入力キャリア同期回路区間450（第1A
図の122）を含む。入力キャリア同期回路区間450は、各
々がCLK16クロック信号をそのクロック入力に受ける４
個のＤ型フリップフロップ452,454,456および458を含
む。ST＋信号はフリップフロップ454と直列に接続され
てST＋信号の二重バッファを与えるフリップフロップ45
2のデータ入力（Ｄ）へ与えられる。ST−信号はフリッ
プフロップ458と直列に接続されてST−信号の二重バッ
ファを与えるフリップフロップ456のデータ入力（Ｄ）
へ与えられる。個別に同期化された信号ST＋，▲
▼,ST−，▲▼は２ビットのクロックされたシフ
トレジスタ（Ｓ−Ｒ）460（第1A図の124）へ伝えられ
る。シフトレジスタ460は２入力１出力のマルチプレク
サ（MUX）462を含む。MUX462はＳ−R460に含まれるＤ型
フリップフロップ464の真の出力端子に発生した信号を
制御入力（S0）に受ける。この制御信号は、MUX462によ
り、MUX462の端子IOへの信号（フリップフロップ458の
真の出力端子で発生した信号）またはID端子への信号
（フリップフロップ454の相補反転出力端子で発生した
信号）のいずれの信号をMUX462の出力に発生させるかを
選択するために用いらる。フリップフロップ464はその
データ入力端子（Ｄ）にMUX462の出力端子に発生した信
号を受け、かつCLK16信号をそのクロック入力端子に受
ける。フリップフロップ464の真（Ｑ）、および相補反
転（）出力端子で発生した２クロックサイクル遅延し
た信号は１対のORゲート466および468からなる論理回路
へそれぞれ伝えられる。またそこで発生した信号はAND
ゲート470で受けられる。ORゲート466および468はまた
フリップフロップ454および458の真の出力端子で発生し
た信号をそれぞれ受ける。活性状態存在検出（APS）信
号はANDゲート470の相補反転出力に発生される。
信チャンネルインターフェイス10で発生したST＋および
ST−信号を受けかつブロック110内蔵のクロック（図示
せず）からの入力線データ信号から復元されたクロック
信号の周期よりも16倍速い周期を有するクロック信号
（CLK16）を受ける入力キャリア同期回路区間450（第1A
図の122）を含む。入力キャリア同期回路区間450は、各
々がCLK16クロック信号をそのクロック入力に受ける４
個のＤ型フリップフロップ452,454,456および458を含
む。ST＋信号はフリップフロップ454と直列に接続され
てST＋信号の二重バッファを与えるフリップフロップ45
2のデータ入力（Ｄ）へ与えられる。ST−信号はフリッ
プフロップ458と直列に接続されてST−信号の二重バッ
ファを与えるフリップフロップ456のデータ入力（Ｄ）
へ与えられる。個別に同期化された信号ST＋，▲
▼,ST−，▲▼は２ビットのクロックされたシフ
トレジスタ（Ｓ−Ｒ）460（第1A図の124）へ伝えられ
る。シフトレジスタ460は２入力１出力のマルチプレク
サ（MUX）462を含む。MUX462はＳ−R460に含まれるＤ型
フリップフロップ464の真の出力端子に発生した信号を
制御入力（S0）に受ける。この制御信号は、MUX462によ
り、MUX462の端子IOへの信号（フリップフロップ458の
真の出力端子で発生した信号）またはID端子への信号
（フリップフロップ454の相補反転出力端子で発生した
信号）のいずれの信号をMUX462の出力に発生させるかを
選択するために用いらる。フリップフロップ464はその
データ入力端子（Ｄ）にMUX462の出力端子に発生した信
号を受け、かつCLK16信号をそのクロック入力端子に受
ける。フリップフロップ464の真（Ｑ）、および相補反
転（）出力端子で発生した２クロックサイクル遅延し
た信号は１対のORゲート466および468からなる論理回路
へそれぞれ伝えられる。またそこで発生した信号はAND
ゲート470で受けられる。ORゲート466および468はまた
フリップフロップ454および458の真の出力端子で発生し
た信号をそれぞれ受ける。活性状態存在検出（APS）信
号はANDゲート470の相補反転出力に発生される。
ブロック120のレジスタ部分472（第1A図の129）はその
データ入力（Ｄ）に、フリップフロップ440（第３図）
で発生したIACP信号を第１の入力信号に受けるORゲート
476で発生した信号を受ける。NORゲート478はフリップ
フロップ454および458の真および相補反転出力端子に発
生した出力信号をそれぞれ受ける。NORゲート478の出力
端子に発生した信号は、ANDゲート480の第１の入力へ伝
えられる。ANDゲート480はORゲート476の第２の入力端
子に伝えられる信号を発生する。ANDゲート480の第２の
入力端子はフリップフロップ474の真の出力端子（Ｑ）
で発生した信号を受ける。フリップフロップ474はCLK16
信号をそのクロック入力端子に受ける。
データ入力（Ｄ）に、フリップフロップ440（第３図）
で発生したIACP信号を第１の入力信号に受けるORゲート
476で発生した信号を受ける。NORゲート478はフリップ
フロップ454および458の真および相補反転出力端子に発
生した出力信号をそれぞれ受ける。NORゲート478の出力
端子に発生した信号は、ANDゲート480の第１の入力へ伝
えられる。ANDゲート480はORゲート476の第２の入力端
子に伝えられる信号を発生する。ANDゲート480の第２の
入力端子はフリップフロップ474の真の出力端子（Ｑ）
で発生した信号を受ける。フリップフロップ474はCLK16
信号をそのクロック入力端子に受ける。
ORゲート482（第1A図の125）はAPS,▲▼および
フリップフロップ474の真の出力端子に発生した信号を
受けて、そこからブロック120のキャリア線変化パルス
幅弁別回路区間484（第1A図の126）へ伝えられる先行キ
ャリアリセット（ACRST）信号を発生する。
フリップフロップ474の真の出力端子に発生した信号を
受けて、そこからブロック120のキャリア線変化パルス
幅弁別回路区間484（第1A図の126）へ伝えられる先行キ
ャリアリセット（ACRST）信号を発生する。
第４図から見られるように、ACRST信号は５個のＤ型フ
リップフロップと４個のマルチプレクサとを含む弁別回
路484（第1A図の126）の５ビットのカウンタ部分へ伝え
られる。Ｄ型フリップフロップ486は、ORゲート482で発
生したACRST信号を第１の入力に受けるORゲート487で発
生した信号をそのデータ入力（Ｄ）に受ける。ORゲート
487の第２の入力はフリップフロップ486の相補反転出力
端子（）で発生した出力を受ける。フリップフロップ
486はまたCLK16信号をそのクロック入力に受ける。２入
力１出力のマルチプレクサ（MUX）488はフリップフロッ
プ486の出力端子（Ｑ）で発生した信号を制御入力（S
0）に受ける。この信号はMUX488によって、MUX488の端
子IOおよび相補反転端子IDへ与えられる信号のうちのい
ずれをMUX488の出力に発生させるかを選択するために用
いられる。
リップフロップと４個のマルチプレクサとを含む弁別回
路484（第1A図の126）の５ビットのカウンタ部分へ伝え
られる。Ｄ型フリップフロップ486は、ORゲート482で発
生したACRST信号を第１の入力に受けるORゲート487で発
生した信号をそのデータ入力（Ｄ）に受ける。ORゲート
487の第２の入力はフリップフロップ486の相補反転出力
端子（）で発生した出力を受ける。フリップフロップ
486はまたCLK16信号をそのクロック入力に受ける。２入
力１出力のマルチプレクサ（MUX）488はフリップフロッ
プ486の出力端子（Ｑ）で発生した信号を制御入力（S
0）に受ける。この信号はMUX488によって、MUX488の端
子IOおよび相補反転端子IDへ与えられる信号のうちのい
ずれをMUX488の出力に発生させるかを選択するために用
いられる。
第２のＤ型フリップフロップ490は、ORゲート482で発生
したACRST信号を第１の入力に受けるORゲート492により
発生された信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート492の第２の入力はMUX488の出力端子に発生した信
号を受ける。フリップフロップ490はまたCLK16信号をそ
のクロック入力に受ける。第２の２入力１出力マルチプ
レクサ（MUX）494はフリップフロップ490の出力端子
（Ｑ）に発生されかつMUX488の真（IO）および相補反転
（ID）入力へも伝えられる信号を第１の入力に受けるOR
ゲート496によって発生される信号を制御入力（S0）に
受ける。ORゲート496の第２の入力はフリップフロップ4
86の相補反転出力端子（）で発生した信号を受ける。
この制御信号はMUX494により、MUX494の端子IQまたは相
補反転端子1Dへ与えられた信号のうちのいずれをMUX494
の出力に発生させるかを選択するために用いられる。
したACRST信号を第１の入力に受けるORゲート492により
発生された信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート492の第２の入力はMUX488の出力端子に発生した信
号を受ける。フリップフロップ490はまたCLK16信号をそ
のクロック入力に受ける。第２の２入力１出力マルチプ
レクサ（MUX）494はフリップフロップ490の出力端子
（Ｑ）に発生されかつMUX488の真（IO）および相補反転
（ID）入力へも伝えられる信号を第１の入力に受けるOR
ゲート496によって発生される信号を制御入力（S0）に
受ける。ORゲート496の第２の入力はフリップフロップ4
86の相補反転出力端子（）で発生した信号を受ける。
この制御信号はMUX494により、MUX494の端子IQまたは相
補反転端子1Dへ与えられた信号のうちのいずれをMUX494
の出力に発生させるかを選択するために用いられる。
第３のＤ型フリップフロップ498は、ORゲート482で発生
したACRST信号を第１の入力に受けるORゲート500で発生
した信号をそのデータ入力（Ｄ）に受ける。ORゲート50
0の第２の入力はMUX494の出力端子で発生した信号を受
ける。フリップフロップ498はまたCLK16信号をそのクロ
ック入力に受ける。第３の２入力１出力マルチプレクサ
（MUX）502は、フリップフロップ490の出力端子（Ｑ）
に発生した信号を第１の入力に受けるORゲート504で発
生した信号を制御入力（S0）に受ける。ORゲート504の
第２の入力はフリップフロップ486の相補反転出力端子
（）に発生した信号を受け、ORゲート504の第３の入
力はフリップフロップ498の出力端子（Ｑ）で発生され
かつMUX494の真（IO）および相補反転（ID）入力へも伝
えられる信号を受ける。制御信号はMUX502により、MUX5
02の端子IOまたは相補反転端子IDへ与えられた信号のう
ちいずれの信号をMUX502の出力に発生させるかを選択す
るために用いられる。
したACRST信号を第１の入力に受けるORゲート500で発生
した信号をそのデータ入力（Ｄ）に受ける。ORゲート50
0の第２の入力はMUX494の出力端子で発生した信号を受
ける。フリップフロップ498はまたCLK16信号をそのクロ
ック入力に受ける。第３の２入力１出力マルチプレクサ
（MUX）502は、フリップフロップ490の出力端子（Ｑ）
に発生した信号を第１の入力に受けるORゲート504で発
生した信号を制御入力（S0）に受ける。ORゲート504の
第２の入力はフリップフロップ486の相補反転出力端子
（）に発生した信号を受け、ORゲート504の第３の入
力はフリップフロップ498の出力端子（Ｑ）で発生され
かつMUX494の真（IO）および相補反転（ID）入力へも伝
えられる信号を受ける。制御信号はMUX502により、MUX5
02の端子IOまたは相補反転端子IDへ与えられた信号のう
ちいずれの信号をMUX502の出力に発生させるかを選択す
るために用いられる。
第４のＤ型フリップフロップ506は、ORゲート482で発生
したACRST信号を第１の入力に受けるORゲート508によっ
て発生した信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート508の第２の入力はMUX502の出力端子で発生した信
号を受ける。フリップフロップ506はまたCLK16信号をそ
のクロック入力に受ける。第４の２入力１出力マルチプ
レクサ（MUX）510は、フリップフロップ498の相補反転
出力端子（）で発生された信号を第１の入力に受ける
ORゲート512により発生した信号を制御入力（S0）に受
ける。ORゲート512の第２の入力はフリップフロップ486
の相補反転出力端子（）に発生した信号を受け、ORゲ
ート512の第３の入力はフリップフロップ498の相補反転
出力端子（）で発生した信号を受け、かつORゲート51
2の第４の入力はフリップフロップ506の出力端子（Ｑ）
で発生されMUX502の真（IO）および相補反転（ID）入力
へも伝えられる信号を受ける。制御信号はMUX512によ
り、MUX510の端子IOまたは相補反転端子IDへ与えられた
信号のいずれをMUX510の出力に発生させるかを選択する
ために用いられる。
したACRST信号を第１の入力に受けるORゲート508によっ
て発生した信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート508の第２の入力はMUX502の出力端子で発生した信
号を受ける。フリップフロップ506はまたCLK16信号をそ
のクロック入力に受ける。第４の２入力１出力マルチプ
レクサ（MUX）510は、フリップフロップ498の相補反転
出力端子（）で発生された信号を第１の入力に受ける
ORゲート512により発生した信号を制御入力（S0）に受
ける。ORゲート512の第２の入力はフリップフロップ486
の相補反転出力端子（）に発生した信号を受け、ORゲ
ート512の第３の入力はフリップフロップ498の相補反転
出力端子（）で発生した信号を受け、かつORゲート51
2の第４の入力はフリップフロップ506の出力端子（Ｑ）
で発生されMUX502の真（IO）および相補反転（ID）入力
へも伝えられる信号を受ける。制御信号はMUX512によ
り、MUX510の端子IOまたは相補反転端子IDへ与えられた
信号のいずれをMUX510の出力に発生させるかを選択する
ために用いられる。
第５のＤ型フリップフロップ514は、ORゲート482で発生
しACRST信号を第１の入力に受けるORゲート516で発生し
た信号をそのデータ入力（Ｄ）に受ける。ORゲート516
の第２の入力はMUX510の出力端子で発生した信号を受け
る。フリップフロップ514はまたCLK16信号をそのクロッ
ク入力に受ける。フリップフロップ514の出力端子Ｑで
発生した信号はNORゲート518の第１の入力へ伝えられる
とともにMUX510の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート518は、第２の入力端子にフリ
ップフロップ506の相補反転出力（）端子に発生した
信号を受けかつ第３の入力端子にフリップフロップ498
の真（Ｑ）出力端子に発生した信号を受ける。NORゲー
ト518の出力端子に発生した信号は、ORゲート520の第１
の入力端子へ与えられるとともにORゲート504の第４の
入力端子およびORゲート496の第３の入力端子へも伝え
られる。フリップフロップ514の真の（Ｑ）出力端子に
発生した信号はORゲート520の第２の入力端子に受けら
れる。
しACRST信号を第１の入力に受けるORゲート516で発生し
た信号をそのデータ入力（Ｄ）に受ける。ORゲート516
の第２の入力はMUX510の出力端子で発生した信号を受け
る。フリップフロップ514はまたCLK16信号をそのクロッ
ク入力に受ける。フリップフロップ514の出力端子Ｑで
発生した信号はNORゲート518の第１の入力へ伝えられる
とともにMUX510の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート518は、第２の入力端子にフリ
ップフロップ506の相補反転出力（）端子に発生した
信号を受けかつ第３の入力端子にフリップフロップ498
の真（Ｑ）出力端子に発生した信号を受ける。NORゲー
ト518の出力端子に発生した信号は、ORゲート520の第１
の入力端子へ与えられるとともにORゲート504の第４の
入力端子およびORゲート496の第３の入力端子へも伝え
られる。フリップフロップ514の真の（Ｑ）出力端子に
発生した信号はORゲート520の第２の入力端子に受けら
れる。
ORゲート520の出力端子に発生した信号はANDゲート522
（第1A図の128）の相補反転入力端子へ伝えられ、またN
ANDゲート470で発生したAPS信号はANDゲート522の真の
入力端子で受けられる。ANDゲート522はそこから相補反
転出力端子に先行キャリア検出（▲▼）信号を発
生する。
（第1A図の128）の相補反転入力端子へ伝えられ、またN
ANDゲート470で発生したAPS信号はANDゲート522の真の
入力端子で受けられる。ANDゲート522はそこから相補反
転出力端子に先行キャリア検出（▲▼）信号を発
生する。
第５図において、受信クロック復元ブロック150は、受
信監視区間136で発生されるクロック復元プリセット（C
RESET）信号と、外部受信クロック制御回路区間144で発
生される相補反転ディジタル位相ロックループ（▲
▼）信号と、入力線データ（LINE DATA）信号
から再生されたクロック信号の周期の16倍速い周期を有
するブロック110内蔵のクロック（図示せず）からのク
ロック信号（CLK16）とを受ける復元クロック発振器区
間530（第1A図の152）を含む。
信監視区間136で発生されるクロック復元プリセット（C
RESET）信号と、外部受信クロック制御回路区間144で発
生される相補反転ディジタル位相ロックループ（▲
▼）信号と、入力線データ（LINE DATA）信号
から再生されたクロック信号の周期の16倍速い周期を有
するブロック110内蔵のクロック（図示せず）からのク
ロック信号（CLK16）とを受ける復元クロック発振器区
間530（第1A図の152）を含む。
第５図に示されるように、CRESET信号は、５個のＤ型フ
リップフロップと５個のマルチプレクサとを含む５ビッ
トカウンタ部分を有する復元クロック発振器区間530へ
伝えられる。２入力１出力マルチプレクサ（MUX）532
は、ORゲート534の出力端子に発生した信号を制御入力
（S0）に受ける。この信号はMUX532により、MUX532の端
子IOまたは相補反転端子IDへ与えられる信号のうちのい
ずれをMUX532の出力に発生させるかを選択するために用
いられる。ORゲート534は第１の入力に▲
▼信号を受ける。
リップフロップと５個のマルチプレクサとを含む５ビッ
トカウンタ部分を有する復元クロック発振器区間530へ
伝えられる。２入力１出力マルチプレクサ（MUX）532
は、ORゲート534の出力端子に発生した信号を制御入力
（S0）に受ける。この信号はMUX532により、MUX532の端
子IOまたは相補反転端子IDへ与えられる信号のうちのい
ずれをMUX532の出力に発生させるかを選択するために用
いられる。ORゲート534は第１の入力に▲
▼信号を受ける。
PLL0D型フリップフロップ536は、CRESET信号を第１の入
力に受けるORゲート537により発生される信号をそのデ
ータ入力（Ｄ）に受ける。ORゲート537の第２の入力はM
UX532の出力端子に発生される信号を受ける。フリップ
フロップ536はまたそのクロック入力にCLK16信号を受け
る。フリップフロップ536の相補反転出力端子（）に
発生した信号はMUX532の真（IO）および相補反転（ID）
入力端子へ伝えられる。第２の２入力１出力マルチプレ
クサ（MUX）538は、フリップフロップ356の相補反転出
力端子（）に発生した信号を第１の入力に受けるORゲ
ート540の出力端子に発生した信号を制御入力（S0）に
受ける。この信号はMUX538により、MUX538のIOまたは相
補反転IDに対して与えられた信号のうちのいずれをMUX5
38の出力に発生させるかを選択するために用いられる。
第２の（PLL1）Ｄ型フリップフロップ542は、CRESET信
号を第１の入力に受けるORゲート544により発生させら
れる信号をそのデータ入力（Ｄ）に受ける。ORゲート54
4の第２の入力はMUX538の出力端子に発生した信号を受
ける。フリップフロップ542は、またそのクロック入力
にCLK16信号を受ける。フリップフロップ542の相補反転
出力端子（）に発生した信号はMUX538の真（IO）およ
び相補反転（ID）入力端子へ伝えられる。
力に受けるORゲート537により発生される信号をそのデ
ータ入力（Ｄ）に受ける。ORゲート537の第２の入力はM
UX532の出力端子に発生される信号を受ける。フリップ
フロップ536はまたそのクロック入力にCLK16信号を受け
る。フリップフロップ536の相補反転出力端子（）に
発生した信号はMUX532の真（IO）および相補反転（ID）
入力端子へ伝えられる。第２の２入力１出力マルチプレ
クサ（MUX）538は、フリップフロップ356の相補反転出
力端子（）に発生した信号を第１の入力に受けるORゲ
ート540の出力端子に発生した信号を制御入力（S0）に
受ける。この信号はMUX538により、MUX538のIOまたは相
補反転IDに対して与えられた信号のうちのいずれをMUX5
38の出力に発生させるかを選択するために用いられる。
第２の（PLL1）Ｄ型フリップフロップ542は、CRESET信
号を第１の入力に受けるORゲート544により発生させら
れる信号をそのデータ入力（Ｄ）に受ける。ORゲート54
4の第２の入力はMUX538の出力端子に発生した信号を受
ける。フリップフロップ542は、またそのクロック入力
にCLK16信号を受ける。フリップフロップ542の相補反転
出力端子（）に発生した信号はMUX538の真（IO）およ
び相補反転（ID）入力端子へ伝えられる。
第３の２入力１出力マルチプレクサ（MUX）546は、フリ
ップフロップ536の出力端子（Ｑ）で発生され、またMUX
532の真（IO）および相補反転（ID）入力へも伝えられ
る信号を第１の入力に受けるORゲート548で発生する信
号を制御入力（S0）に受ける。ORゲート548の第２の入
力はフリップフロップ542の真の出力端子（Ｑ）で発生
した信号を受ける。この制御信号は、MUX546により、MU
X546のIOまたは相補反転ID端子に与えられた信号のいず
れをMUX546の出力に発生させるかを選択するために用い
られる。第３の（PLL2）Ｄ型フリップフロップ550は、C
RESET信号を第１の入力に受けるORゲート552により発生
させられた信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート552の第２の入力はMUX546の出力端子に発生した信
号を受ける。フリップフロップ550はまたそのクロック
入力にCLK16信号を受ける。フリップフロップ550の真の
出力端子（Ｑ）に発生した信号は、MUX546の真（IO）お
よび相補反転（ID）入力端子へ伝えられる。
ップフロップ536の出力端子（Ｑ）で発生され、またMUX
532の真（IO）および相補反転（ID）入力へも伝えられ
る信号を第１の入力に受けるORゲート548で発生する信
号を制御入力（S0）に受ける。ORゲート548の第２の入
力はフリップフロップ542の真の出力端子（Ｑ）で発生
した信号を受ける。この制御信号は、MUX546により、MU
X546のIOまたは相補反転ID端子に与えられた信号のいず
れをMUX546の出力に発生させるかを選択するために用い
られる。第３の（PLL2）Ｄ型フリップフロップ550は、C
RESET信号を第１の入力に受けるORゲート552により発生
させられた信号をそのデータ入力（Ｄ）に受ける。ORゲ
ート552の第２の入力はMUX546の出力端子に発生した信
号を受ける。フリップフロップ550はまたそのクロック
入力にCLK16信号を受ける。フリップフロップ550の真の
出力端子（Ｑ）に発生した信号は、MUX546の真（IO）お
よび相補反転（ID）入力端子へ伝えられる。
第４の２入力１出力マルチプレクサ（MUX）554は、フリ
ップフロップ536の出力端子（Ｑ）に発生した信号を第
１の入力に受けるORゲート556により発生された信号を
制御入力（S0）に受ける。ORゲート556の第２の入力
は、フリップフロップ542の真の出力端子（Ｑ）に発生
した信号を受ける。この制御信号は、MUX554により、MU
X554のIOまたは相補反転ID端子に与えられる信号のいず
れをMUX554の出力に発生させるかを選択するために用い
られる。第４の（PLL3）Ｄ型フリップフロップ558は、C
RESET信号を第１の入力に受けるORゲート560により発生
された信号をそのデータ入力（Ｄ）に受ける。ORゲート
560の第２の入力は、MUX554の出力端子に発生した信号
を受ける。フリップフロップ558はまた、そのクロック
入力にCLK16信号を受ける。フリップフロップ558の出力
端子（Ｑ）に発生した信号は、MUX554の真（IO）および
相補反転（ID）入力へ伝えられる。
ップフロップ536の出力端子（Ｑ）に発生した信号を第
１の入力に受けるORゲート556により発生された信号を
制御入力（S0）に受ける。ORゲート556の第２の入力
は、フリップフロップ542の真の出力端子（Ｑ）に発生
した信号を受ける。この制御信号は、MUX554により、MU
X554のIOまたは相補反転ID端子に与えられる信号のいず
れをMUX554の出力に発生させるかを選択するために用い
られる。第４の（PLL3）Ｄ型フリップフロップ558は、C
RESET信号を第１の入力に受けるORゲート560により発生
された信号をそのデータ入力（Ｄ）に受ける。ORゲート
560の第２の入力は、MUX554の出力端子に発生した信号
を受ける。フリップフロップ558はまた、そのクロック
入力にCLK16信号を受ける。フリップフロップ558の出力
端子（Ｑ）に発生した信号は、MUX554の真（IO）および
相補反転（ID）入力へ伝えられる。
第５の２入力１出力マルチプレクサ（MUX）562は、フリ
ップフロップ536の相補反転出力端子（）に発生した
信号を第１の入力に受けるORゲート564により発生され
た信号を制御入力（S0）に受ける。ORゲート564の第２
の入力は、フリップフロップ542の出力端子（Ｑ）に発
生した信号を受ける。この制御信号は、MUX562により、
MUX562のIOまたは相補反転ID端子へ与えられる信号のい
ずれをMUX562の出力に発生させるかを選択するために用
いられる。第５の（XPLL）Ｄ型フリップフロップ566
は、CRESET信号を第１の入力に受けるORゲート568によ
り発生された信号をそのデータ入力（Ｄ）に受ける。OR
ゲート568の第２の入力は、MUX562の出力端子に発生し
た信号を受ける。フリップフロップ566は、またそのク
ロック入力にCLK16信号を受ける。
ップフロップ536の相補反転出力端子（）に発生した
信号を第１の入力に受けるORゲート564により発生され
た信号を制御入力（S0）に受ける。ORゲート564の第２
の入力は、フリップフロップ542の出力端子（Ｑ）に発
生した信号を受ける。この制御信号は、MUX562により、
MUX562のIOまたは相補反転ID端子へ与えられる信号のい
ずれをMUX562の出力に発生させるかを選択するために用
いられる。第５の（XPLL）Ｄ型フリップフロップ566
は、CRESET信号を第１の入力に受けるORゲート568によ
り発生された信号をそのデータ入力（Ｄ）に受ける。OR
ゲート568の第２の入力は、MUX562の出力端子に発生し
た信号を受ける。フリップフロップ566は、またそのク
ロック入力にCLK16信号を受ける。
フリップフロップ566（XPLL）の出力端子（Ｑ）に発生
した信号は、NORゲート570の第１の入力へ与えられると
ともに、MUX562の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート570は、フリップフロップ558
（PLL3）の真の（Ｑ）出力端子に発生した信号を第２の
入力端子に受け、かつ第３の入力端子にフリップフロッ
プ550（PLL2）の相補反転（）出力端子に発生した信
号を受ける。1/4信号はNORゲート570の出力端子に発生
する。
した信号は、NORゲート570の第１の入力へ与えられると
ともに、MUX562の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート570は、フリップフロップ558
（PLL3）の真の（Ｑ）出力端子に発生した信号を第２の
入力端子に受け、かつ第３の入力端子にフリップフロッ
プ550（PLL2）の相補反転（）出力端子に発生した信
号を受ける。1/4信号はNORゲート570の出力端子に発生
する。
フリップフロップ558（PLL3）の出力端子（Ｑ）に発生
した信号は、NORゲート572の第１の入力へ与えられると
ともに、MUX554の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート572は、第２の入力端子にフリ
ップフロップ566（XPLL）の真（Ｑ）の出力端子に発生
した信号を受け、かつ第３の入力端子にフリップフロッ
プ550（PLL2）の相補反転（）出力端子に発生した信
号を受ける。3/4信号はNORゲート572の出力端子に発生
する。NORゲート570および572は、ブロック150の受信ク
ロック復元ロジック区間574を構成する。
した信号は、NORゲート572の第１の入力へ与えられると
ともに、MUX554の真（IO）および相補反転（ID）入力へ
も伝えられる。NORゲート572は、第２の入力端子にフリ
ップフロップ566（XPLL）の真（Ｑ）の出力端子に発生
した信号を受け、かつ第３の入力端子にフリップフロッ
プ550（PLL2）の相補反転（）出力端子に発生した信
号を受ける。3/4信号はNORゲート572の出力端子に発生
する。NORゲート570および572は、ブロック150の受信ク
ロック復元ロジック区間574を構成する。
受信クロック復元ブロック150の復元クロック対データ
クロック位相検出区間576（第1A図の156）。区間576
は、選択されたORゲート534,540および556へ与えられて
復元クロック発振器530により発生されたクロック周波
数を調整する▲▼,CENTER,▲
▼信号を発生する。受信データ解釈および監視区
間130により発生された▲▼信号はORゲート578
の第１の入力端子に受けられる。ORゲート578は、第２
の入力端子にフリップフロップ558（PLL3）の真（Ｑ）
の出力端子に発生した信号を受け、第３の入力端子にフ
リップフロップ550（PLL2）の真（Ｑ）の出力端子に発
生した信号を受け、かつ第４の入力端子にフリップフロ
ップ566（XPLL）の真（Ｑ）の出力端子に発生した信号
を受ける。
クロック位相検出区間576（第1A図の156）。区間576
は、選択されたORゲート534,540および556へ与えられて
復元クロック発振器530により発生されたクロック周波
数を調整する▲▼,CENTER,▲
▼信号を発生する。受信データ解釈および監視区
間130により発生された▲▼信号はORゲート578
の第１の入力端子に受けられる。ORゲート578は、第２
の入力端子にフリップフロップ558（PLL3）の真（Ｑ）
の出力端子に発生した信号を受け、第３の入力端子にフ
リップフロップ550（PLL2）の真（Ｑ）の出力端子に発
生した信号を受け、かつ第４の入力端子にフリップフロ
ップ566（XPLL）の真（Ｑ）の出力端子に発生した信号
を受ける。
ORゲート578の出力端子は、その出力端子がORゲート582
の第１の入力端子に接続されるANDゲート580の第１の入
力端子に接続される。ORゲート582は、▲
▼ Ｄ型フリップフロップ584のデータ（Ｄ）入力端
子に受けられる信号をその出力端子に発生する。フリッ
プフロップ584は、そのクロック入力端子にCLK16信号を
受け、かつANDゲート580の第２の入力端子およびANDゲ
ート586の第１の入力端子へ伝えられるSHORTEN信号をそ
の真（Ｑ）の出力端子に発生する。ORゲート582の第２
の入力端子は、ANDゲート588の真の出力端子に発生した
セット・リセット（SRST）信号を受ける。ANDゲート588
は、フリップフロップ558により発生された▲
▼信号を第１の入力端子に受け、かつフリップフロップ
550により発生された▲▼信号を第２の入力端
子に受ける。
の第１の入力端子に接続されるANDゲート580の第１の入
力端子に接続される。ORゲート582は、▲
▼ Ｄ型フリップフロップ584のデータ（Ｄ）入力端
子に受けられる信号をその出力端子に発生する。フリッ
プフロップ584は、そのクロック入力端子にCLK16信号を
受け、かつANDゲート580の第２の入力端子およびANDゲ
ート586の第１の入力端子へ伝えられるSHORTEN信号をそ
の真（Ｑ）の出力端子に発生する。ORゲート582の第２
の入力端子は、ANDゲート588の真の出力端子に発生した
セット・リセット（SRST）信号を受ける。ANDゲート588
は、フリップフロップ558により発生された▲
▼信号を第１の入力端子に受け、かつフリップフロップ
550により発生された▲▼信号を第２の入力端
子に受ける。
受信データ解釈および監視区間130により発生される▲
▼信号はまたORゲート590の第１の入力端子に
受けられる。ORゲート590は、第２の入力端子にフリッ
プフロップ558（PLL3）の真（Ｑ）の出力端子に発生し
た信号を受け、第３の入力端子にフリップフロップ550
（PLL2）の真（Ｑ）出力端子に発生した信号を受け、か
つ第４の端子にフリップフロップ566（XPLL）の相補反
転（）出力端子に発生した信号を受ける。ORゲート59
0の出力端子は、その出力端子がORゲート594の第１の入
力端子に接続されるANDゲート592の第１の出力端子に接
続される。ORゲート594は、その出力端子に▲
▼ Ｄ型フリップフロップ596のデータ（Ｄ）入力
端子に受けられる信号を発生する。フリップフロップ59
6はそのクロック入力端子にCLK16信号を受け、かつその
真（Ｑ）の出力端子にANDゲート592の第２の入力端子へ
伝えられる▲▼信号を発生し、その相補反
転（）出力端子に相補反転された▲▼信
号を発生してNORゲート598の第１の入力端子およびORゲ
ート534の第２の入力端子へ伝える。NORゲート598の第
２の入力端子は、ANDゲート588の相補反転出力端子に発
生した相補反転セット・リセット（▲▼）信号
受ける。NORゲート598は、第３の入力端子にフリップフ
ロップ584で発生した▲▼信号を受け、
かつ第４の入力端子に受信デコードロジックブロック14
0で発生した▲▼信号を受ける。NORゲート
598の出力に発生した信号は発振器区間530内のORゲート
540の第２の入力に受けられる。発振器区間530内のORゲ
ート534の第２の入力端子はANDゲート588の相補反転出
力端子に発生した相補反転セット・リセット（▲
▼）信号を受ける。ORゲート534は、第３の入力端子
にフリップフロップ596により発生された相補反転▲
▼信号を受け、かつ第４の入力端子にANDゲ
ート586の出力端子に発生した信号を受ける。
▼信号はまたORゲート590の第１の入力端子に
受けられる。ORゲート590は、第２の入力端子にフリッ
プフロップ558（PLL3）の真（Ｑ）の出力端子に発生し
た信号を受け、第３の入力端子にフリップフロップ550
（PLL2）の真（Ｑ）出力端子に発生した信号を受け、か
つ第４の端子にフリップフロップ566（XPLL）の相補反
転（）出力端子に発生した信号を受ける。ORゲート59
0の出力端子は、その出力端子がORゲート594の第１の入
力端子に接続されるANDゲート592の第１の出力端子に接
続される。ORゲート594は、その出力端子に▲
▼ Ｄ型フリップフロップ596のデータ（Ｄ）入力
端子に受けられる信号を発生する。フリップフロップ59
6はそのクロック入力端子にCLK16信号を受け、かつその
真（Ｑ）の出力端子にANDゲート592の第２の入力端子へ
伝えられる▲▼信号を発生し、その相補反
転（）出力端子に相補反転された▲▼信
号を発生してNORゲート598の第１の入力端子およびORゲ
ート534の第２の入力端子へ伝える。NORゲート598の第
２の入力端子は、ANDゲート588の相補反転出力端子に発
生した相補反転セット・リセット（▲▼）信号
受ける。NORゲート598は、第３の入力端子にフリップフ
ロップ584で発生した▲▼信号を受け、
かつ第４の入力端子に受信デコードロジックブロック14
0で発生した▲▼信号を受ける。NORゲート
598の出力に発生した信号は発振器区間530内のORゲート
540の第２の入力に受けられる。発振器区間530内のORゲ
ート534の第２の入力端子はANDゲート588の相補反転出
力端子に発生した相補反転セット・リセット（▲
▼）信号を受ける。ORゲート534は、第３の入力端子
にフリップフロップ596により発生された相補反転▲
▼信号を受け、かつ第４の入力端子にANDゲ
ート586の出力端子に発生した信号を受ける。
受信データ解釈および監視区間130で発生した▲
▼信号はまたORゲート600の第１の入力端子に受けら
れる。ORゲート600は、第２の入力端子にフリップフロ
ップ558（▲▼）の相補反転（）出力端子に
発生した信号を受け、第３の入力端子にフリップフロッ
プ550（▲▼）の相補反転（）出力端子に発
生した信号を受け、かつ第４の入力端子にフリップフロ
ップ566（XPLL）の相補反転（）出力端子に発生した
信号を受ける。
▼信号はまたORゲート600の第１の入力端子に受けら
れる。ORゲート600は、第２の入力端子にフリップフロ
ップ558（▲▼）の相補反転（）出力端子に
発生した信号を受け、第３の入力端子にフリップフロッ
プ550（▲▼）の相補反転（）出力端子に発
生した信号を受け、かつ第４の入力端子にフリップフロ
ップ566（XPLL）の相補反転（）出力端子に発生した
信号を受ける。
ORゲート600の出力端子は、その出力端子がORゲート604
の第１の入力端子に接続されるANDゲート602の第１の入
力端子に接続される。ORゲート604はその出力端子に▲
▼ Ｄ型フリップフロップ606のデー
タ（Ｄ）入力端子に受けられる信号を発生する。フリッ
プフロップ606はそのクロック入力端子にCLK16信号を受
け、ANDゲート602の第２の入力端子とANDゲート586の第
２の入力端子とへ伝えられる▲▼信号
をその真（Ｑ）の出力端子に発生する。ORゲート604の
第２の入力端子はANDゲート588の真の出力端子に発生し
たセット・リセット（SRST）信号を受ける。
の第１の入力端子に接続されるANDゲート602の第１の入
力端子に接続される。ORゲート604はその出力端子に▲
▼ Ｄ型フリップフロップ606のデー
タ（Ｄ）入力端子に受けられる信号を発生する。フリッ
プフロップ606はそのクロック入力端子にCLK16信号を受
け、ANDゲート602の第２の入力端子とANDゲート586の第
２の入力端子とへ伝えられる▲▼信号
をその真（Ｑ）の出力端子に発生する。ORゲート604の
第２の入力端子はANDゲート588の真の出力端子に発生し
たセット・リセット（SRST）信号を受ける。
第６図において、受信データ解釈および監視ブロック13
0は、線入力データ（LINE INPUT DATA）信号とフリッ
プフロップ440（第３図）で発生した▲▼信号
とCLK16信号とを受ける入力データ同期回路610（第1B図
の132）を含む。第１のバッファ用Ｄ型フリップフロッ
プ612は、LINE INPUT DATA信号と▲▼信号と
を受けるORゲート614で発生した出力信号をそのデータ
入力端子（Ｄ）に受ける。フリップフロップ612はまた
はCLK16信号をそのクロック入力に受ける。第２のバッ
ファ用Ｄ型フリップフロップ616はそのデータ入力端子
（Ｄ）にフリップフロップ612の真（Ｑ）の出力端子に
発生した信号を受ける。フリップフロップ616はCLK16信
号をそのクロック入力端子に受ける。第３のバッファ用
Ｄ型フリップフロップ618はフリップフロップ616の真
（Ｑ）の出力端子に発生したDAT0信号をそのデータ入力
（Ｄ）に受け、かつまたCLK16信号をそのクロック入力
端子に受ける。
0は、線入力データ（LINE INPUT DATA）信号とフリッ
プフロップ440（第３図）で発生した▲▼信号
とCLK16信号とを受ける入力データ同期回路610（第1B図
の132）を含む。第１のバッファ用Ｄ型フリップフロッ
プ612は、LINE INPUT DATA信号と▲▼信号と
を受けるORゲート614で発生した出力信号をそのデータ
入力端子（Ｄ）に受ける。フリップフロップ612はまた
はCLK16信号をそのクロック入力に受ける。第２のバッ
ファ用Ｄ型フリップフロップ616はそのデータ入力端子
（Ｄ）にフリップフロップ612の真（Ｑ）の出力端子に
発生した信号を受ける。フリップフロップ616はCLK16信
号をそのクロック入力端子に受ける。第３のバッファ用
Ｄ型フリップフロップ618はフリップフロップ616の真
（Ｑ）の出力端子に発生したDAT0信号をそのデータ入力
（Ｄ）に受け、かつまたCLK16信号をそのクロック入力
端子に受ける。
ブロック130はまた、フリップフロップ616および618の
真（Ｑ）の出力端子にそれぞれ発生したDAT0およびDAT1
信号を受ける排他的論理和（XOR）ゲート622を備えるデ
ータゼロ交差検出器620（第1B図の134）を含む。ゲート
622は▲▼信号を相補反転出力端子から発生し
て出力する。
真（Ｑ）の出力端子にそれぞれ発生したDAT0およびDAT1
信号を受ける排他的論理和（XOR）ゲート622を備えるデ
ータゼロ交差検出器620（第1B図の134）を含む。ゲート
622は▲▼信号を相補反転出力端子から発生し
て出力する。
ブロック130はまた、XORゲート622の出力端子に発生し
た真および相補反転信号を受けるとともに、受信機100
のブロック110,120および150に関連して既に述べたDPLL
ON,▲▼,IACP,▲▼,1/4信号をも受ける
受信監視部分624を含む。ORゲート626はIACPおよびDPLL
ON信号を受けて、ORゲート630の第１の入力に受けられ
る信号を発生するANDゲート628の第１の入力に受けられ
る信号をそこから発生する。ORゲート630の出力端子
は、その真（Ｑ）の出力端子にRSUP1信号を発生するＤ
型フリップフロップ632のデータ入力（Ｄ）端子に接続
される。フリップフロップ632はまたCLK16信号をそのク
ロック入力端子に受ける。RSUP1信号はANDゲート628の
第２の入力端子に受けられるとともに、ORゲート634の
第１の入力端子にも受けられる。ORゲート634は、その
第２の入力に、ANDゲート522（第４図）で発生された▲
▼信号を受ける。ORゲート634の出力端子は、XOR
ゲート622の真の出力端子に発生した信号を第２（IO）
の入力端子に受ける２入力１出力マルチプレクサ（MU
X）636の第１（ID）入力端子に接続される。MUX636は、
▲▼信号を第２の入力にまた受けるORゲート63
8の第１の入力へ伝えられる信号をその出力端子に発生
する。
た真および相補反転信号を受けるとともに、受信機100
のブロック110,120および150に関連して既に述べたDPLL
ON,▲▼,IACP,▲▼,1/4信号をも受ける
受信監視部分624を含む。ORゲート626はIACPおよびDPLL
ON信号を受けて、ORゲート630の第１の入力に受けられ
る信号を発生するANDゲート628の第１の入力に受けられ
る信号をそこから発生する。ORゲート630の出力端子
は、その真（Ｑ）の出力端子にRSUP1信号を発生するＤ
型フリップフロップ632のデータ入力（Ｄ）端子に接続
される。フリップフロップ632はまたCLK16信号をそのク
ロック入力端子に受ける。RSUP1信号はANDゲート628の
第２の入力端子に受けられるとともに、ORゲート634の
第１の入力端子にも受けられる。ORゲート634は、その
第２の入力に、ANDゲート522（第４図）で発生された▲
▼信号を受ける。ORゲート634の出力端子は、XOR
ゲート622の真の出力端子に発生した信号を第２（IO）
の入力端子に受ける２入力１出力マルチプレクサ（MU
X）636の第１（ID）入力端子に接続される。MUX636は、
▲▼信号を第２の入力にまた受けるORゲート63
8の第１の入力へ伝えられる信号をその出力端子に発生
する。
ORゲート638の出力端子は、その真（Ｑ）および相補反
転出力端子にRSUP0および▲▼信号をそれぞ
れ発生するＤ型フリップフロップ640のデータ（Ｄ）入
力端子に接続される。フリップフロップ640はまたCLK16
信号をそのクロック入力端子に受ける。MUX636はその制
御（S0）端子にRSUP0信号を受ける。この信号はMUX636
により、MUX636のIOまたはID端子に与えられた信号のい
ずれをその出力端子に発生するかを選択するために用い
られる。
転出力端子にRSUP0および▲▼信号をそれぞ
れ発生するＤ型フリップフロップ640のデータ（Ｄ）入
力端子に接続される。フリップフロップ640はまたCLK16
信号をそのクロック入力端子に受ける。MUX636はその制
御（S0）端子にRSUP0信号を受ける。この信号はMUX636
により、MUX636のIOまたはID端子に与えられた信号のい
ずれをその出力端子に発生するかを選択するために用い
られる。
ブロック130の受信監視回路部分624はまたNORゲート642
を含む。NORゲート642は▲▼，▲▼
および▲▼信号を受け、そこからCRESET信号を
発生してORゲート630の第２の入力端子、上述の受信ク
ロック復元ブロック150およびNORゲート644の第１の入
力端子へ伝える。ORゲート646は▲▼信号とNOR
ゲート644で発生した信号とを受けてそこからＤ型フリ
ップフロップ648のデータ入力（Ｄ）端子へ伝えられる
信号を発生する。フリップフロップ648はまたCLK16信号
をそのクロック入力に受け、その真の（Ｑ）出力端子に
▲▼信号を発生してNORゲート650の第１の入力端子
へ与えるとともにORゲート652の第１の入力端子へ与え
る。これはブロック130の部分668に関連して以下に説明
される。
を含む。NORゲート642は▲▼，▲▼
および▲▼信号を受け、そこからCRESET信号を
発生してORゲート630の第２の入力端子、上述の受信ク
ロック復元ブロック150およびNORゲート644の第１の入
力端子へ伝える。ORゲート646は▲▼信号とNOR
ゲート644で発生した信号とを受けてそこからＤ型フリ
ップフロップ648のデータ入力（Ｄ）端子へ伝えられる
信号を発生する。フリップフロップ648はまたCLK16信号
をそのクロック入力に受け、その真の（Ｑ）出力端子に
▲▼信号を発生してNORゲート650の第１の入力端子
へ与えるとともにORゲート652の第１の入力端子へ与え
る。これはブロック130の部分668に関連して以下に説明
される。
第６図から示されるように、受信データ解釈および監視
ブロック130はまた、フリップフロップ626で発生された
DAT0および▲▼信号を受けるとともに1/4,3/4
および▲▼信号をも受けるデータ1/4,3/4
セルサンプル回路部分654（第1B図の138）を含む。後者
の２つの信号はANDゲート656の入力に受けられる。３入
力１出力マルチプレクサ（MUX）658は第１の制御入力
（S0）にANDゲート656の出力に発生した信号を受け、か
つ第２の制御入力（S1）に1/4信号を受け、それによりM
UX658のIO,IDまたはI1端子に与えられた信号のいずれを
MUX658の出力に発生するかを選択する。
ブロック130はまた、フリップフロップ626で発生された
DAT0および▲▼信号を受けるとともに1/4,3/4
および▲▼信号をも受けるデータ1/4,3/4
セルサンプル回路部分654（第1B図の138）を含む。後者
の２つの信号はANDゲート656の入力に受けられる。３入
力１出力マルチプレクサ（MUX）658は第１の制御入力
（S0）にANDゲート656の出力に発生した信号を受け、か
つ第２の制御入力（S1）に1/4信号を受け、それによりM
UX658のIO,IDまたはI1端子に与えられた信号のいずれを
MUX658の出力に発生するかを選択する。
２入力１出力マルチプレクサ（MUX）660はその制御入力
（S0）に3/4信号を受ける。この信号はMUX660のIDまた
はI0端子に与えられた信号のいずれをMUX660の出力に発
生するを選択するために用いられる。DAT0信号はMUX658
およびMUX660のそれぞれのI1およびIO入力端子に与えら
れる。▲▼信号はMUX658のIO入力端子に与えら
れる。Ｄ型フリップフロップ662はそのデータ入力
（Ｄ）にMUX658の出力端子に発生した信号を受けかつCL
K16信号をそのクロック入力に受ける。フリップフロッ
プ662はその真（Ｑ）および相補反転（）出力端子に
それぞれOVALおよび▲▼信号を発生する。OVAL
信号はMUX658のID入力端子に受けられる。Ｄ型フリップ
フロップ664はそのデータ入力（Ｄ）端子にMUX660の出
力端子に発生した信号を受けかつCLK16信号をそのクロ
ック入力に受ける。フリップフロップ664はその真
（Ｑ）および相補反転（）出力端子にそれぞれVALお
よび▲▼信号を発生する。VAL信号はMUX660のID
入力端子に受けられる。
（S0）に3/4信号を受ける。この信号はMUX660のIDまた
はI0端子に与えられた信号のいずれをMUX660の出力に発
生するを選択するために用いられる。DAT0信号はMUX658
およびMUX660のそれぞれのI1およびIO入力端子に与えら
れる。▲▼信号はMUX658のIO入力端子に与えら
れる。Ｄ型フリップフロップ662はそのデータ入力
（Ｄ）にMUX658の出力端子に発生した信号を受けかつCL
K16信号をそのクロック入力に受ける。フリップフロッ
プ662はその真（Ｑ）および相補反転（）出力端子に
それぞれOVALおよび▲▼信号を発生する。OVAL
信号はMUX658のID入力端子に受けられる。Ｄ型フリップ
フロップ664はそのデータ入力（Ｄ）端子にMUX660の出
力端子に発生した信号を受けかつCLK16信号をそのクロ
ック入力に受ける。フリップフロップ664はその真
（Ｑ）および相補反転（）出力端子にそれぞれVALお
よび▲▼信号を発生する。VAL信号はMUX660のID
入力端子に受けられる。
最後に、受信機100のブロック130は上述のORゲート652
を含むデータセルステータスデコーダ部分668（第1B図
の139）を含む。ゲート652は第２の入力端子にIACP信号
を受け、ORゲート672および674の出力端子に発生した信
号を受けるNANDゲート670の出力端子に発生した信号を
第３の入力端子に受ける。ORゲート672はVAL,OVALおよ
びDAT0信号を受ける、またORゲート674は▲
▼，▲▼および▲▼信号を受ける。AND
ゲート676はORゲート652で発生した信号と1/4信号とを
受け、そこからEOM1/4信号を発生してORゲート650の
第２の入力端子へ伝えるとともに受信デコードロジック
ブロック140へも伝える。
を含むデータセルステータスデコーダ部分668（第1B図
の139）を含む。ゲート652は第２の入力端子にIACP信号
を受け、ORゲート672および674の出力端子に発生した信
号を受けるNANDゲート670の出力端子に発生した信号を
第３の入力端子に受ける。ORゲート672はVAL,OVALおよ
びDAT0信号を受ける、またORゲート674は▲
▼，▲▼および▲▼信号を受ける。AND
ゲート676はORゲート652で発生した信号と1/4信号とを
受け、そこからEOM1/4信号を発生してORゲート650の
第２の入力端子へ伝えるとともに受信デコードロジック
ブロック140へも伝える。
部分668はまた、VALおよびOVAL信号を受けてそこからDA
TA/▲▼および▲▼/FAULT信号をそ
の真および相補反転出力端子にそれぞれ出力するXORゲ
ート678を含む。
TA/▲▼および▲▼/FAULT信号をそ
の真および相補反転出力端子にそれぞれ出力するXORゲ
ート678を含む。
受信機100の受信デコードロジックブロック140のロジッ
ク図は第10A図および第10B図に示される。第7A図に示さ
れるプリアンブル検知部分700（第1B図の142）は、受信
機100のブロック110,120,130および150に関連して既に
説明されたCLK16,EOM1/4,1/4,DATA,▲▼，▲
▼信号と、以下に説明する▲▼信号と
を受ける。３個のプリップフロップ702,704および706の
組はそれらの真（Ｑ）および相補反転（）出力端子に
プリアンプル検知器タイミング信号PD2および▲
▼，およびPD1および▲▼,PD0および▲▼
をそれぞれ発生することにより３ビット間遅延を与え
る。第7A図に示されるように、フリップフロップ702,70
4および706はそれらのデータ（Ｄ）入力端子にORゲート
708,710,712でそれぞれ発生した信号をそれぞれ受け
る。ORゲート708,710および712は第１の入力端子にEOM
1/4信号をともに受け、かつ第２の入力に２入力１出
力マルチプレクサ（MUX）714,716,718のそれぞれの出力
に発生した信号をそれぞれ受ける。フリップフロップ70
2,704および706はともにCLK16信号をそれらのクロック
入力に受ける。MUX714,716および718の各々は制御入力
（S0）に▲▼信号を受ける。この信号はそれ
らのMUXによりそれらのIOまたはID端子に与えられた信
号のいずれをそれぞれの出力端子に発生させるか選択す
るために用いられる。
ク図は第10A図および第10B図に示される。第7A図に示さ
れるプリアンブル検知部分700（第1B図の142）は、受信
機100のブロック110,120,130および150に関連して既に
説明されたCLK16,EOM1/4,1/4,DATA,▲▼，▲
▼信号と、以下に説明する▲▼信号と
を受ける。３個のプリップフロップ702,704および706の
組はそれらの真（Ｑ）および相補反転（）出力端子に
プリアンプル検知器タイミング信号PD2および▲
▼，およびPD1および▲▼,PD0および▲▼
をそれぞれ発生することにより３ビット間遅延を与え
る。第7A図に示されるように、フリップフロップ702,70
4および706はそれらのデータ（Ｄ）入力端子にORゲート
708,710,712でそれぞれ発生した信号をそれぞれ受け
る。ORゲート708,710および712は第１の入力端子にEOM
1/4信号をともに受け、かつ第２の入力に２入力１出
力マルチプレクサ（MUX）714,716,718のそれぞれの出力
に発生した信号をそれぞれ受ける。フリップフロップ70
2,704および706はともにCLK16信号をそれらのクロック
入力に受ける。MUX714,716および718の各々は制御入力
（S0）に▲▼信号を受ける。この信号はそれ
らのMUXによりそれらのIOまたはID端子に与えられた信
号のいずれをそれぞれの出力端子に発生させるか選択す
るために用いられる。
MUX714および716はそれらのID入力端子にフリップフロ
ップ702,704のそれぞれ（）およびＱ出力端子にそれ
ぞれ発生した出力信号を受ける。２入力１出力MUX720,7
22はそれぞれORゲート724,726の第１の入力端子にそれ
ぞれ受けられる信号をそれらの出力端子に発生する。OR
ゲート724,726はそれぞれMUX714,718のそれぞれ1D,10入
力端子に受けられる信号を発生する。フリップフロップ
706のＱ出力端子に発生した信号はMUX722の真（I0）お
よび相補反転（ID）入力端子に受けられる。またフリッ
プフロップ706の出力端子に発生した信号はMUX718のI
D入力端子に受けられる。
ップ702,704のそれぞれ（）およびＱ出力端子にそれ
ぞれ発生した出力信号を受ける。２入力１出力MUX720,7
22はそれぞれORゲート724,726の第１の入力端子にそれ
ぞれ受けられる信号をそれらの出力端子に発生する。OR
ゲート724,726はそれぞれMUX714,718のそれぞれ1D,10入
力端子に受けられる信号を発生する。フリップフロップ
706のＱ出力端子に発生した信号はMUX722の真（I0）お
よび相補反転（ID）入力端子に受けられる。またフリッ
プフロップ706の出力端子に発生した信号はMUX718のI
D入力端子に受けられる。
MUX720,722はそれぞれの制御入力（S0）にORゲート728,
730で発生した信号出力をそれぞれ受ける。ORゲート72
8,730はそれぞれPD1およびPD0信号、PD0,P1および▲
▼信号を受ける。MUX716はそのI0入力端子にORゲー
ト732に発生した信号を受ける。ORゲート732は第１の入
力端子にANDゲート734で発生した信号を受け、かつ第２
の入力端子にNORゲート738で発生した信号を受ける。AN
Dゲート734は、DATA信号とPD2信号とを受けるORゲート7
36で発生した信号を第１の入力端子に受け、かつPD0とP
D1信号とを受けるORゲート735で発生した信号を第２の
相補反転入力端子に受ける。PD1,PD2,▲▼信号
とXORゲート740で発生した信号とをORゲート738は受け
る。XORゲート740はPD0および▲▼信号を受け
る。
730で発生した信号出力をそれぞれ受ける。ORゲート72
8,730はそれぞれPD1およびPD0信号、PD0,P1および▲
▼信号を受ける。MUX716はそのI0入力端子にORゲー
ト732に発生した信号を受ける。ORゲート732は第１の入
力端子にANDゲート734で発生した信号を受け、かつ第２
の入力端子にNORゲート738で発生した信号を受ける。AN
Dゲート734は、DATA信号とPD2信号とを受けるORゲート7
36で発生した信号を第１の入力端子に受け、かつPD0とP
D1信号とを受けるORゲート735で発生した信号を第２の
相補反転入力端子に受ける。PD1,PD2,▲▼信号
とXORゲート740で発生した信号とをORゲート738は受け
る。XORゲート740はPD0および▲▼信号を受け
る。
▲▼および▲▼信号はORゲート742で受
けられる。ORゲート742はそこから信号を発生して、PD2
信号を第２の入力端子に受けるANDゲート744の第１の入
力端子に伝える。ANDゲート744で発生した信号はORゲー
ト724および726の第２の入力端子に伝えられる。プリア
ンブル検知器700はNORゲート746および748からCP1およ
びCP2信号をそれぞれ発生する。NORゲート746はIMODE,P
D2および▲▼信号を受け、NORゲート748はPD2,
PD1および▲▼信号を受ける。第7B図に示される
ように、CP1およびCP2信号はともに外部受信クロック制
御回路750（第1B図の144）へ伝えられ、CP2信号は受信
機データ制御回路752（第1B図の146）に伝えられる。
けられる。ORゲート742はそこから信号を発生して、PD2
信号を第２の入力端子に受けるANDゲート744の第１の入
力端子に伝える。ANDゲート744で発生した信号はORゲー
ト724および726の第２の入力端子に伝えられる。プリア
ンブル検知器700はNORゲート746および748からCP1およ
びCP2信号をそれぞれ発生する。NORゲート746はIMODE,P
D2および▲▼信号を受け、NORゲート748はPD2,
PD1および▲▼信号を受ける。第7B図に示される
ように、CP1およびCP2信号はともに外部受信クロック制
御回路750（第1B図の144）へ伝えられ、CP2信号は受信
機データ制御回路752（第1B図の146）に伝えられる。
区間750は、そのデータ（Ｄ）入力にORゲート756で発生
した信号を受けるフリップフロップ754を含む。ORゲー
ト756は第１の入力端子に２入力１出力MUX758で発生し
た信号を受ける。MUX758はその制御入力（S0）に1/4信
号を受ける。この信号はMUX758にIOまたはID端子に与え
られる信号のいずれをその出力端子に発生させるかを選
択するために用いられる。ORゲート756の第２の入力端
子はANDゲート760の出力に発生した信号を受ける。AND
ゲート760はEOM1/4信号と、第１の入力にフリップフ
ロップ754の（Ｑ）出力に発生したDP1信号を受けるORゲ
ート761の出力に発生した信号とを受ける。フリップフ
ロップ754はまたCLK16信号をそのクロック入力に受け
る。フリップフロップ754の出力端子に発生したDP1信
号はMUX758のID入力端子とORゲート760の第１の入力と
へ伝えられる。ORゲート760は真の出力端子にDPLLON信
号を発生し、かつ相補反転出力端子に▲▼
信号を発生する。２入力１出力MUX762はその制御入力端
子（S0）にCP1信号を受ける。この信号はそのIOまたはI
D入力端子に与えられた信号のいずれをその出力に発生
するかを選択するために用いられる。この出力はORゲー
ト764の第１の入力へ伝えられる。ゲート764は第２の入
力に▲▼信号を受け、かつそこからMUX758の
I0入力端子へ伝えられる信号を発生する。MUX762はその
I0入力にDP0信号を受ける。
した信号を受けるフリップフロップ754を含む。ORゲー
ト756は第１の入力端子に２入力１出力MUX758で発生し
た信号を受ける。MUX758はその制御入力（S0）に1/4信
号を受ける。この信号はMUX758にIOまたはID端子に与え
られる信号のいずれをその出力端子に発生させるかを選
択するために用いられる。ORゲート756の第２の入力端
子はANDゲート760の出力に発生した信号を受ける。AND
ゲート760はEOM1/4信号と、第１の入力にフリップフ
ロップ754の（Ｑ）出力に発生したDP1信号を受けるORゲ
ート761の出力に発生した信号とを受ける。フリップフ
ロップ754はまたCLK16信号をそのクロック入力に受け
る。フリップフロップ754の出力端子に発生したDP1信
号はMUX758のID入力端子とORゲート760の第１の入力と
へ伝えられる。ORゲート760は真の出力端子にDPLLON信
号を発生し、かつ相補反転出力端子に▲▼
信号を発生する。２入力１出力MUX762はその制御入力端
子（S0）にCP1信号を受ける。この信号はそのIOまたはI
D入力端子に与えられた信号のいずれをその出力に発生
するかを選択するために用いられる。この出力はORゲー
ト764の第１の入力へ伝えられる。ゲート764は第２の入
力に▲▼信号を受け、かつそこからMUX758の
I0入力端子へ伝えられる信号を発生する。MUX762はその
I0入力にDP0信号を受ける。
区間750はまたそのデータ（Ｄ）入力端子にORゲート768
で発生した信号を受けるフリップフロップ766を含む。O
Rゲート768はEOM1/4信号と、２入力１出力MUX770の相
補反転出力に発生した信号とを受ける。フリップフロッ
プ766はその相補反転（）出力端子に、MUX770のID入
力端子に受けられるDC1信号を発生する。フリップフロ
ップ766はまたCLK16信号をそのクロック入力に受ける。
MUX770はその制御入力（S0）に▲▼信号を受
ける。この信号はMUX770のIQまたはID端子に与えられた
信号のいずれをMUX770の（相補反転）の出力に発生する
かを選択するために用いられる。区間750はまた、フリ
ップフロップ766で発生したDC1信号を第１の入力端子に
受けて真の出力端子にORゲート774の第１の入力端子に
受けられる信号を発生するORゲート772を含む。ORゲー
ト774はMUX770のI0入力に受けられる信号を発生する。O
Rゲート774はANDゲート776で発生した信号を第２の入力
端子に受ける。ANDゲート776は第１の入力にDATA信号を
受け、かつCP1とCP2信号とを受けるORゲート778で発生
した信号を第２の入力に受ける。ORゲート772は相補反
転出力端子に▲▼信号を発生する。
で発生した信号を受けるフリップフロップ766を含む。O
Rゲート768はEOM1/4信号と、２入力１出力MUX770の相
補反転出力に発生した信号とを受ける。フリップフロッ
プ766はその相補反転（）出力端子に、MUX770のID入
力端子に受けられるDC1信号を発生する。フリップフロ
ップ766はまたCLK16信号をそのクロック入力に受ける。
MUX770はその制御入力（S0）に▲▼信号を受
ける。この信号はMUX770のIQまたはID端子に与えられた
信号のいずれをMUX770の（相補反転）の出力に発生する
かを選択するために用いられる。区間750はまた、フリ
ップフロップ766で発生したDC1信号を第１の入力端子に
受けて真の出力端子にORゲート774の第１の入力端子に
受けられる信号を発生するORゲート772を含む。ORゲー
ト774はMUX770のI0入力に受けられる信号を発生する。O
Rゲート774はANDゲート776で発生した信号を第２の入力
端子に受ける。ANDゲート776は第１の入力にDATA信号を
受け、かつCP1とCP2信号とを受けるORゲート778で発生
した信号を第２の入力に受ける。ORゲート772は相補反
転出力端子に▲▼信号を発生する。
第7B図に見らるように、区間752は、２入力１出力MUX78
2で発生した信号をそのデータ（Ｄ）入力に受けるフリ
ップフロップ780を含む。MUX782はその制御出力（S0）
に1/4信号を受ける。この信号はMUX782のIOまたはID端
子に与えられた信号のいずれをその出力端子に発生する
かを選択するために用いられる。フリップフロップ780
のＱ出力端子に発生したDP0信号はMUX782のID入力端子
へ伝えられる。フリップフロップ780の相補反転（）
端子に発生した信号はORゲート760の第２の入力へ伝え
られる。
2で発生した信号をそのデータ（Ｄ）入力に受けるフリ
ップフロップ780を含む。MUX782はその制御出力（S0）
に1/4信号を受ける。この信号はMUX782のIOまたはID端
子に与えられた信号のいずれをその出力端子に発生する
かを選択するために用いられる。フリップフロップ780
のＱ出力端子に発生したDP0信号はMUX782のID入力端子
へ伝えられる。フリップフロップ780の相補反転（）
端子に発生した信号はORゲート760の第２の入力へ伝え
られる。
区間752はまた、そのデータ（Ｄ）入力端子にORゲート7
86で発生した信号を受けるフリップフロップ784を含
む。ORゲート786はEOM1/4信号と２入力１出力MUX788
の相補反転出力に発生した信号とを受ける。フリップフ
ロップ784は、その相補反転（）出力端子にMUX788のI
D入力端子で受けられるDC0信号を発生する。フリップフ
ロップ784はまたCLK16信号をそのクロック入力に受け
る。MUX788はその制御入力（S0）にIMODE信号を受け
る。この信号はMUX788のIOまたはID端子に与えられた信
号のいずをMUX788の（相補反転）出力に発生させるかを
選択するために用いられる。区間750はまた、第１の入
力端子にフリップフロップ784で発生したDC1信号を受け
て出力端子にMUX788のI0入力に受けられる信号を発生す
るORゲート790を含む。ORゲート790はANDゲート792で発
生した信号を第２の入力端子に受ける。ANDゲート792は
第１の入力に▲▼信号を受け、かつDC1およびC
P2信号を受けるORゲート794で発生した信号を第２の入
力に受ける。フリップフロップ780の端子で発生した
信号はORゲート760の第２の入力端子へ伝えられ、フリ
ップフロップ780のＱ端子で発生した▲▼信号はM
UX762のI0入力端子とORゲート61の第２の入力へ伝えら
れ、フリップフロップ784の真（Ｑ）の出力端子に発生
した信号がORゲート772の第２の入力端子へ伝えられ
る。
86で発生した信号を受けるフリップフロップ784を含
む。ORゲート786はEOM1/4信号と２入力１出力MUX788
の相補反転出力に発生した信号とを受ける。フリップフ
ロップ784は、その相補反転（）出力端子にMUX788のI
D入力端子で受けられるDC0信号を発生する。フリップフ
ロップ784はまたCLK16信号をそのクロック入力に受け
る。MUX788はその制御入力（S0）にIMODE信号を受け
る。この信号はMUX788のIOまたはID端子に与えられた信
号のいずをMUX788の（相補反転）出力に発生させるかを
選択するために用いられる。区間750はまた、第１の入
力端子にフリップフロップ784で発生したDC1信号を受け
て出力端子にMUX788のI0入力に受けられる信号を発生す
るORゲート790を含む。ORゲート790はANDゲート792で発
生した信号を第２の入力端子に受ける。ANDゲート792は
第１の入力に▲▼信号を受け、かつDC1およびC
P2信号を受けるORゲート794で発生した信号を第２の入
力に受ける。フリップフロップ780の端子で発生した
信号はORゲート760の第２の入力端子へ伝えられ、フリ
ップフロップ780のＱ端子で発生した▲▼信号はM
UX762のI0入力端子とORゲート61の第２の入力へ伝えら
れ、フリップフロップ784の真（Ｑ）の出力端子に発生
した信号がORゲート772の第２の入力端子へ伝えられ
る。
最後に、先行キャリア存在合成器成分800（第1B図の16
2）と、外部受信クロックおよびキャリア存在合成部分8
02（第1B図の164）と受信データおよびキャリア検出合
成器部分804（第1B図の166）とを備える受信機100の出
力合成器ブロック160のロジック図が第８図に示され
る。
2）と、外部受信クロックおよびキャリア存在合成部分8
02（第1B図の164）と受信データおよびキャリア検出合
成器部分804（第1B図の166）とを備える受信機100の出
力合成器ブロック160のロジック図が第８図に示され
る。
第８図に示されるように、部分800は、MUX806によってM
UX806のIOまたはID端子に与えられる信号のいずれをMUX
806の出力に発生するかを選択するために用いられる信
号、すなわちDPLLON信号を制御入力（S0）に受ける２入
力１出力のMUX806を含む。▲▼信号はMUX806の
ID端子へ与えられる。ORゲート808はMUX806で発生した
出力信号とTRANSMIT信号とを受けてそこから２入力１出
力MUX810のID入力で受けられる信号を発生する。ORゲー
ト812はMUX810の出力端子に発生した信号とRESET信号と
を受けてそこからＤ型フリップフロップ814のデータ
（Ｄ）入力に受けられる信号を発生する。フリップフロ
ップ814はMUX806および810のI0入力端子へ伝えられる相
補反転された先行キャリア存在（▲▼）信号をそ
の出力端子（Ｑ）に発生する。フリップフロップ814
は、Ｄ型フリップフロップ816のデータ（Ｄ）入力で受
けられるとともにXORゲート818の第１の入力で受けられ
る信号をその出力端子に発生する。フリップフロップ
816はその出力端子（Ｑ）にXORゲート818の第２の入力
へ伝えられる信号を発生する。XORゲート818はそこから
MUX810のS0制御入力へ伝えられる信号を発生する。フリ
ップフロップ814および816の各々はCLK16信号をそれら
のクロック入力端子に受ける。
UX806のIOまたはID端子に与えられる信号のいずれをMUX
806の出力に発生するかを選択するために用いられる信
号、すなわちDPLLON信号を制御入力（S0）に受ける２入
力１出力のMUX806を含む。▲▼信号はMUX806の
ID端子へ与えられる。ORゲート808はMUX806で発生した
出力信号とTRANSMIT信号とを受けてそこから２入力１出
力MUX810のID入力で受けられる信号を発生する。ORゲー
ト812はMUX810の出力端子に発生した信号とRESET信号と
を受けてそこからＤ型フリップフロップ814のデータ
（Ｄ）入力に受けられる信号を発生する。フリップフロ
ップ814はMUX806および810のI0入力端子へ伝えられる相
補反転された先行キャリア存在（▲▼）信号をそ
の出力端子（Ｑ）に発生する。フリップフロップ814
は、Ｄ型フリップフロップ816のデータ（Ｄ）入力で受
けられるとともにXORゲート818の第１の入力で受けられ
る信号をその出力端子に発生する。フリップフロップ
816はその出力端子（Ｑ）にXORゲート818の第２の入力
へ伝えられる信号を発生する。XORゲート818はそこから
MUX810のS0制御入力へ伝えられる信号を発生する。フリ
ップフロップ814および816の各々はCLK16信号をそれら
のクロック入力端子に受ける。
部分802はそのデータ入力（Ｄ）にORゲート822で発生し
た信号を受けるＤ型フリップフロップ820を含む。ORゲ
ート822は、RESET信号と、▲▼および▲▼
信号を受けるORゲート824で発生した信号とを受ける。
フリップフロップ820はCLK16信号をそのクロック入力端
子に受ける。フリップフロップ820はそのＱ出力端子に
相補反転キャリア存在（▲▼）信号を発生する。部
分802はまたはその制御入力（S0）に3/4信号を受ける２
入力１出力のMUX826を含む。3/4信号は、またMUX826に
より、そのIOまたはID端子に与えられる信号のいずれを
MUX826の出力に発生させるかを選択するために用いられ
る。MUX826のI0入力は▲▼信号を受け、かつID端
子はORゲート828で発生した信号を受ける。ORゲート828
は、第１の入力端子に1/4信号を受け、かつ第２の入力
端子にＤ型フリップフロップ830のＱ出力端子に発生し
た信号を受ける。フリップフロップ830はそのデータ
（Ｄ）入力にORゲート832で発生した信号を受ける。OR
ゲート832は、RESET信号とMUX826の出力端子に発生した
信号とを受ける。フリップフロップ830はまたCLK16信号
をそのクロック入力に受け、かつその出力にRXC信号
を発生する。
た信号を受けるＤ型フリップフロップ820を含む。ORゲ
ート822は、RESET信号と、▲▼および▲▼
信号を受けるORゲート824で発生した信号とを受ける。
フリップフロップ820はCLK16信号をそのクロック入力端
子に受ける。フリップフロップ820はそのＱ出力端子に
相補反転キャリア存在（▲▼）信号を発生する。部
分802はまたはその制御入力（S0）に3/4信号を受ける２
入力１出力のMUX826を含む。3/4信号は、またMUX826に
より、そのIOまたはID端子に与えられる信号のいずれを
MUX826の出力に発生させるかを選択するために用いられ
る。MUX826のI0入力は▲▼信号を受け、かつID端
子はORゲート828で発生した信号を受ける。ORゲート828
は、第１の入力端子に1/4信号を受け、かつ第２の入力
端子にＤ型フリップフロップ830のＱ出力端子に発生し
た信号を受ける。フリップフロップ830はそのデータ
（Ｄ）入力にORゲート832で発生した信号を受ける。OR
ゲート832は、RESET信号とMUX826の出力端子に発生した
信号とを受ける。フリップフロップ830はまたCLK16信号
をそのクロック入力に受け、かつその出力にRXC信号
を発生する。
部分804は、そのデータ（Ｄ）入力にORゲート836で発生
した信号を受けるＤ型フリップフロップ834を含む。OR
ゲート836は、RESET信号と、DC0およびDC1信号を受ける
XORゲート383の相補反転出力端子に発生した信号とを受
ける。フリップフロップ834はCLK16信号をそのクロック
入力端子に受ける。フリップフロップ834は、そのＱ出
力端子に相補反転キャリア検出（▲▼）信号を発生
する。部分804はまた、その制御入力（S0）に3/4信号を
受ける２入力１出力のMUX840を含む。この3/4信号はMUX
840により、そのIOまたはID端子に与えられた信号のい
ずれをMUX840の出力に発生させるかを選択するために用
いられる。MUX840のI0端子は、▲▼および▲
▼信号を受けるORゲート842で発生した信号を受け、
かつそのID端子はＤ型フリップフロップ844のＱ出力端
子に発生した信号を受ける。フリップフロップ844はそ
のデータ（Ｄ）入力に、RESET信号とMUX840の出力端子
に発生した信号とを受けるORゲート846で発生した信号
を受ける。フリップフロップ844はまた、CLK16信号をそ
のクロック入力に受け、かつその出力にRXD信号を発
生する。
した信号を受けるＤ型フリップフロップ834を含む。OR
ゲート836は、RESET信号と、DC0およびDC1信号を受ける
XORゲート383の相補反転出力端子に発生した信号とを受
ける。フリップフロップ834はCLK16信号をそのクロック
入力端子に受ける。フリップフロップ834は、そのＱ出
力端子に相補反転キャリア検出（▲▼）信号を発生
する。部分804はまた、その制御入力（S0）に3/4信号を
受ける２入力１出力のMUX840を含む。この3/4信号はMUX
840により、そのIOまたはID端子に与えられた信号のい
ずれをMUX840の出力に発生させるかを選択するために用
いられる。MUX840のI0端子は、▲▼および▲
▼信号を受けるORゲート842で発生した信号を受け、
かつそのID端子はＤ型フリップフロップ844のＱ出力端
子に発生した信号を受ける。フリップフロップ844はそ
のデータ（Ｄ）入力に、RESET信号とMUX840の出力端子
に発生した信号とを受けるORゲート846で発生した信号
を受ける。フリップフロップ844はまた、CLK16信号をそ
のクロック入力に受け、かつその出力にRXD信号を発
生する。
C. マンチェスタコード化方式の受信機の内部信号特性 この発明のマンチェスタコード化方式の受信機100はい
くつかの重要な内部インターフェイス信号を発生する。
受信機100の線の活性状態機能を検出するのに関係のあ
るものは以下の内部信号である。まず、線活性状態が存
在することを示す内部先行キャリア存在（IACP）信号で
ある。正のキャリア存在レベルよりも大きいかまたは負
のキャリア存在レベルよりも小さい差動電圧を有する線
信号により受信機100はIACP信号を“H"にし、この値を
２連続ビット時間の間このような差動電圧を有する線信
号が存在しなくなるまで保つ。
くつかの重要な内部インターフェイス信号を発生する。
受信機100の線の活性状態機能を検出するのに関係のあ
るものは以下の内部信号である。まず、線活性状態が存
在することを示す内部先行キャリア存在（IACP）信号で
ある。正のキャリア存在レベルよりも大きいかまたは負
のキャリア存在レベルよりも小さい差動電圧を有する線
信号により受信機100はIACP信号を“H"にし、この値を
２連続ビット時間の間このような差動電圧を有する線信
号が存在しなくなるまで保つ。
第２の内部信号は、受信機100にIACPを“H"にさせる線
活性状態が有効なマンチェスタコード化データである場
合を示す先行キャリア検出（ACS）である。検出された
線信号が正のキャリア存在レベルよりも大きな差動電圧
を有し次に3/4ないし１＋1/4ビット時間内で負のキャリ
ア存在レベルよりも小さな電圧を有する場合か、または
その線信号が負のキャリア存在レベルよりも小さく次に
上述のウインドの期間内で正のキャリア存在レベルより
も大きな電圧を有する場合に受信機100は▲▼を
“H"にセットする。ACS信号は、IACPが“H"またはIACP
が“L"にセットされた後の最初のクロック期間の間のみ
“H"にセットされる。
活性状態が有効なマンチェスタコード化データである場
合を示す先行キャリア検出（ACS）である。検出された
線信号が正のキャリア存在レベルよりも大きな差動電圧
を有し次に3/4ないし１＋1/4ビット時間内で負のキャリ
ア存在レベルよりも小さな電圧を有する場合か、または
その線信号が負のキャリア存在レベルよりも小さく次に
上述のウインドの期間内で正のキャリア存在レベルより
も大きな電圧を有する場合に受信機100は▲▼を
“H"にセットする。ACS信号は、IACPが“H"またはIACP
が“L"にセットされた後の最初のクロック期間の間のみ
“H"にセットされる。
エッジ（EDGE）内部信号は、受信機100が入力線データ
によりゼロ交差を検出した場合には常に“H"に設定され
る。クロック復元プリセット（CRESET）信号は、線活性
状態が検出された（IACPが“H"）後の次の線データエッ
ジ（EDGEが“H"）に続く１クロック周期の間“H"にセッ
トされてデータ修正が完成（ACSが“H"）される。CRESE
T信号は入力線データを受けている間、受信機100によっ
て一旦“H"にセットされる。線獲得（LA）信号はCRESET
の“H"へのセットに続いて物理的（線上に無信号）また
は論理的（デコーダされた）メッセージの終了まで“H"
にセットされる。
によりゼロ交差を検出した場合には常に“H"に設定され
る。クロック復元プリセット（CRESET）信号は、線活性
状態が検出された（IACPが“H"）後の次の線データエッ
ジ（EDGEが“H"）に続く１クロック周期の間“H"にセッ
トされてデータ修正が完成（ACSが“H"）される。CRESE
T信号は入力線データを受けている間、受信機100によっ
て一旦“H"にセットされる。線獲得（LA）信号はCRESET
の“H"へのセットに続いて物理的（線上に無信号）また
は論理的（デコーダされた）メッセージの終了まで“H"
にセットされる。
1/4および3/4のデータサンプリング信号は線入力データ
が有効なマンチェスタコード化データであるか否かを決
定するために用いられる。線データはそのときのビット
間時間間隔の1/4および3/4間隔で開始点からサンプルさ
れる。DATA信号は、デコードされた線データが1/4およ
び3/4サンプル時間で反対の論理極性を有することに基
づいた有効なマンチェスタコード化データである場合に
“H"にセットされる。論理的なメッセージの終了（EOM
1/4）は、線活性状態が何ら検出されない場合には常
に“H"にセットされ、CRESETが“H"にセットされる場合
には“L"にリセットされ、かつメッセージの論理的な終
了またはLAが“L"にセットされるまで“L"になってい
る。
が有効なマンチェスタコード化データであるか否かを決
定するために用いられる。線データはそのときのビット
間時間間隔の1/4および3/4間隔で開始点からサンプルさ
れる。DATA信号は、デコードされた線データが1/4およ
び3/4サンプル時間で反対の論理極性を有することに基
づいた有効なマンチェスタコード化データである場合に
“H"にセットされる。論理的なメッセージの終了（EOM
1/4）は、線活性状態が何ら検出されない場合には常
に“H"にセットされ、CRESETが“H"にセットされる場合
には“L"にリセットされ、かつメッセージの論理的な終
了またはLAが“L"にセットされるまで“L"になってい
る。
ディジタル位相ロックループオン状態（DPLLON）信号
は、CRESETおよびLA信号が“H"にセットされた後1/4サ
ンプル間隔で“H"にセットされる。“H"のDPLLON信号
は、受信機100の線活性状態検出機能が実行されたこと
および受信監視器が外部受信出力信号RxCおよびRxDを発
生し始めることができるということを示す。したがっ
て、“H"のDPLLON信号は受信機100が線活性状態検出を
再び開始することができる前にDPLLONの“L"へのリセッ
トが行なわれなければならない。
は、CRESETおよびLA信号が“H"にセットされた後1/4サ
ンプル間隔で“H"にセットされる。“H"のDPLLON信号
は、受信機100の線活性状態検出機能が実行されたこと
および受信監視器が外部受信出力信号RxCおよびRxDを発
生し始めることができるということを示す。したがっ
て、“H"のDPLLON信号は受信機100が線活性状態検出を
再び開始することができる前にDPLLONの“L"へのリセッ
トが行なわれなければならない。
D.マンチェスタコード化された信号に対するクロック復
元方法 第１図において、受信データ解釈および監視回路130に
よって発生されたCRESETおよびEDGE信号は受信機100の
受信デコードロジック140部分で発生されたDPLLON信号
とともに受信機100の受信クロック復元ブロック150へ与
えられなければならない。簡単に言えば、受信クロック
復元部150で用いられる方法は、ブロック150の復元クロ
ック発振器部分152（第５図の530）は、“H"のCRESET信
号をブロック130の受信監視部分136から受けるまで線入
力データのビット間周波数の約16倍の周波数で非同期し
ているということである。このとき、すなわち線活性状
態の検出（▲▼が“H"）に続いて受けられた最
初のマンチェスタコード化セルのほぼ中間点にあると
き、復元されたクロック発振器152は初めて受信された
データセルの中央に同期する。しかしながら、クロック
152はまだ、以下に述べるように、自由発振すなわち入
力データに非追随している。
元方法 第１図において、受信データ解釈および監視回路130に
よって発生されたCRESETおよびEDGE信号は受信機100の
受信デコードロジック140部分で発生されたDPLLON信号
とともに受信機100の受信クロック復元ブロック150へ与
えられなければならない。簡単に言えば、受信クロック
復元部150で用いられる方法は、ブロック150の復元クロ
ック発振器部分152（第５図の530）は、“H"のCRESET信
号をブロック130の受信監視部分136から受けるまで線入
力データのビット間周波数の約16倍の周波数で非同期し
ているということである。このとき、すなわち線活性状
態の検出（▲▼が“H"）に続いて受けられた最
初のマンチェスタコード化セルのほぼ中間点にあると
き、復元されたクロック発振器152は初めて受信された
データセルの中央に同期する。しかしながら、クロック
152はまだ、以下に述べるように、自由発振すなわち入
力データに非追随している。
受信クロック復元ロジック部分154（第５図の574）は４
つの信号を受ける。すなわち、復元クロック発振器152
のフリップフロップ566,550,および558でそれぞれ発生
される過剰位相ロックループ信号（XPLL）、相補反転位
相ロックループ２（▲▼）信号、真および相補
反転位相ロックループ３（PLL3,▲▼）信号で
ある。ロジック回路154内部の１対のNORゲート（第５図
570および572）は、それぞれXPLL,PLL3および▲
▼と、XPLL,▲▼およびPLL2を受ける。第１
のNORゲート570は、最初のマンチェスタコード化セルが
受信監視器136で受信されたと検出された後のビット期
間の約1/4の1/4サンプル信号をそこから発生する。（第
２のNORゲート572は、以下に述べるように、3/4サンプ
ル信号を発生する。） 最初のマンチェスタコード化セルに続く（すなわち、
“H"のCRESETの発生に続く）1/4ビット周期の後に内部
受信クロック制御器144で発生した“H"の▲
▼信号は、復元クロック発振器152へ与えられ、それ
によりそれが受信クロック復元ブロック150の復元クロ
ック対データクロック位相検出部分156（第５図の576）
で実行されるように入力データに追随することが可能と
なる。
つの信号を受ける。すなわち、復元クロック発振器152
のフリップフロップ566,550,および558でそれぞれ発生
される過剰位相ロックループ信号（XPLL）、相補反転位
相ロックループ２（▲▼）信号、真および相補
反転位相ロックループ３（PLL3,▲▼）信号で
ある。ロジック回路154内部の１対のNORゲート（第５図
570および572）は、それぞれXPLL,PLL3および▲
▼と、XPLL,▲▼およびPLL2を受ける。第１
のNORゲート570は、最初のマンチェスタコード化セルが
受信監視器136で受信されたと検出された後のビット期
間の約1/4の1/4サンプル信号をそこから発生する。（第
２のNORゲート572は、以下に述べるように、3/4サンプ
ル信号を発生する。） 最初のマンチェスタコード化セルに続く（すなわち、
“H"のCRESETの発生に続く）1/4ビット周期の後に内部
受信クロック制御器144で発生した“H"の▲
▼信号は、復元クロック発振器152へ与えられ、それ
によりそれが受信クロック復元ブロック150の復元クロ
ック対データクロック位相検出部分156（第５図の576）
で実行されるように入力データに追随することが可能と
なる。
復元クロック対データクロック位相検出回路156は、受
信データ解釈および監視回路130で発生した▲
▼信号とともに、上述のXPLL,▲▼,PLL3および
▲▼と、復元クロック発振器152で発生したシ
フトレジスタリセット（SRST）と真の位相ロックループ
３（PLL3）を受ける。ブロック130のデータゼロ交差検
出部分134（第６図の622）で発生した▲▼信号
を、検出器156の３つのウインド発生部分の各々で▲
▼信号を受けることにより監視して、復元クロッ
ク対データクロック位相検出器156は入力データ（INPUT
DATA）に追随する。ここで３つのウインドウ発生部分
は、短縮化ウインドウレジスタ（第５図の584）、中心
化ウインドウレジスタ（第５図の596）、および長期化
ウインドウレジスタ（第５図の606）である。短縮化ウ
インドウは、復元クロック発振器152で発生したクロッ
ク信号期間の中心点の5/16ないし7/16の後に発生する。
中心化ウインドウは復元クロック期間の中心点の1/2の
後に発生する。長期化ウインドウは、復元クロック期間
の中心点の9/16ないし11/16の後に発生する。
信データ解釈および監視回路130で発生した▲
▼信号とともに、上述のXPLL,▲▼,PLL3および
▲▼と、復元クロック発振器152で発生したシ
フトレジスタリセット（SRST）と真の位相ロックループ
３（PLL3）を受ける。ブロック130のデータゼロ交差検
出部分134（第６図の622）で発生した▲▼信号
を、検出器156の３つのウインド発生部分の各々で▲
▼信号を受けることにより監視して、復元クロッ
ク対データクロック位相検出器156は入力データ（INPUT
DATA）に追随する。ここで３つのウインドウ発生部分
は、短縮化ウインドウレジスタ（第５図の584）、中心
化ウインドウレジスタ（第５図の596）、および長期化
ウインドウレジスタ（第５図の606）である。短縮化ウ
インドウは、復元クロック発振器152で発生したクロッ
ク信号期間の中心点の5/16ないし7/16の後に発生する。
中心化ウインドウは復元クロック期間の中心点の1/2の
後に発生する。長期化ウインドウは、復元クロック期間
の中心点の9/16ないし11/16の後に発生する。
この発明の受信クロック復元器150で用いられる方法
は、▲▼信号が中心化ウインドウに先行してい
るか同期しているかまたは遅延しているかを決定するた
めにデータエッジ（▲▼）信号に追随すること
により復元クロック発生器を調整することである。短縮
化用ウインドウ、中心化用ウインドウまたは長期化用ウ
インドウ内で発生した▲▼信号は対応するレジ
スタに記憶される。
は、▲▼信号が中心化ウインドウに先行してい
るか同期しているかまたは遅延しているかを決定するた
めにデータエッジ（▲▼）信号に追随すること
により復元クロック発生器を調整することである。短縮
化用ウインドウ、中心化用ウインドウまたは長期化用ウ
インドウ内で発生した▲▼信号は対応するレジ
スタに記憶される。
短縮化用レジスタは、そのＱ出力に▲▼
信号を発生し、かつORゲート578を介し▲▼,PL
L2,PLL3およびXPLL信号を受ける内部でクロックされた
遅延フリップフロップ584を備える。このORゲート578の
出力は、フリップフロップ584出力に発生したそのとき
の信号▲▼とANDがとられる。ANDゲート
580の出力部の信号は、短縮化用ウインドウレジスタを
備えるフリップフロップ584のＤ入力に接続される第２
のORゲート582を介して伝達される。復元クロック発振
器部分152内で発生された“H"のSRST信号は、3/4サンプ
リング間隔が達成されたことを示し、第２のORゲート58
2の第２の入力に受けられ、それにより短縮用フリップ
フロップ584をリセットする。このようにして、発振器1
52で発生したクロックの位相は3/4サンプル信号が発生
された後にのみ調整される。
信号を発生し、かつORゲート578を介し▲▼,PL
L2,PLL3およびXPLL信号を受ける内部でクロックされた
遅延フリップフロップ584を備える。このORゲート578の
出力は、フリップフロップ584出力に発生したそのとき
の信号▲▼とANDがとられる。ANDゲート
580の出力部の信号は、短縮化用ウインドウレジスタを
備えるフリップフロップ584のＤ入力に接続される第２
のORゲート582を介して伝達される。復元クロック発振
器部分152内で発生された“H"のSRST信号は、3/4サンプ
リング間隔が達成されたことを示し、第２のORゲート58
2の第２の入力に受けられ、それにより短縮用フリップ
フロップ584をリセットする。このようにして、発振器1
52で発生したクロックの位相は3/4サンプル信号が発生
された後にのみ調整される。
短縮化用レジスタ584の動作を支配するブール方程式は
したがって以下のように表わされる。
したがって以下のように表わされる。
▲▼n+1＝（XPLL ＋PLL3＋PLL2＋▲▼） すなわちSHORTENn+1＝▲▼ ・▲▼・▲▼・EDGE したがって、“H"のSHORTEN信号が3/4サンプリングに続
く次の内部クロックで（すなわち、期間の中心点からビ
ット間期間の13/16の点で）発生されるのは、復元クロ
ック発振器152を構成するカウンタの回路段のいずれも
がEDGE信号の受信と同時または先立ってセットされてい
ないことを示す発振回路ブロック152で発生される３個
の“L"の位相ロックループ信号と一致して▲▼
信号が受けられる場合である。この状況は、受信クロッ
ク復元ブロック150が、データゼロ交差検出器134によっ
て決定されるようなINPUT DATAの次のゼロ交差のオー
バラン受信しない場合に発生する。したがって、“L"の
▲▼信号は再生クロック発振器152へ与
えられ、発振器152に発振器152で発生された次のクロッ
ク周期において1/16ビット間期間増加調整させる。ここ
で、“L"のCENTER信号はまた、以下に説明されるよう
に、発振器152へ与えられている。
く次の内部クロックで（すなわち、期間の中心点からビ
ット間期間の13/16の点で）発生されるのは、復元クロ
ック発振器152を構成するカウンタの回路段のいずれも
がEDGE信号の受信と同時または先立ってセットされてい
ないことを示す発振回路ブロック152で発生される３個
の“L"の位相ロックループ信号と一致して▲▼
信号が受けられる場合である。この状況は、受信クロッ
ク復元ブロック150が、データゼロ交差検出器134によっ
て決定されるようなINPUT DATAの次のゼロ交差のオー
バラン受信しない場合に発生する。したがって、“L"の
▲▼信号は再生クロック発振器152へ与
えられ、発振器152に発振器152で発生された次のクロッ
ク周期において1/16ビット間期間増加調整させる。ここ
で、“L"のCENTER信号はまた、以下に説明されるよう
に、発振器152へ与えられている。
中心化用レジスタは同様に、そのＱ出力にCENTER信号を
発生し、その出力に▲▼信号を発生する
内部クロック化された遅延フリップフロップ596と、SRS
T信号とともに▲▼,PLL2,PLL3および▲
▼信号をも受ける論理回路とを備える。中心化用レジ
スタの動作を支配するブール方程式は以下のておりであ
る。
発生し、その出力に▲▼信号を発生する
内部クロック化された遅延フリップフロップ596と、SRS
T信号とともに▲▼,PLL2,PLL3および▲
▼信号をも受ける論理回路とを備える。中心化用レジ
スタの動作を支配するブール方程式は以下のておりであ
る。
▲▼n+1＝（▲▼ ＋PLL3＋PLL2＋▲▼） すなわちCENTERn+1＝XPLL・▲▼・▲
▼・EDGE したがって、“H"のCENTER信号が3/4サンプリングの後
に続く次の内部クロックで発生されるのは、EDGE信号
が、発振器ブロック152で発生された最初の２個の位相
ロックループ信号のみに対して“H"信号が発生されたこ
とと一致して受けられる場合である。これは、▲
▼信号と受信が同期しているかまたは▲▼信
号がオーバランしていないかのいずれかを示している。
“H"のCENTER信号は復元クロック発振器152へ与えられ
る。
▼・EDGE したがって、“H"のCENTER信号が3/4サンプリングの後
に続く次の内部クロックで発生されるのは、EDGE信号
が、発振器ブロック152で発生された最初の２個の位相
ロックループ信号のみに対して“H"信号が発生されたこ
とと一致して受けられる場合である。これは、▲
▼信号と受信が同期しているかまたは▲▼信
号がオーバランしていないかのいずれかを示している。
“H"のCENTER信号は復元クロック発振器152へ与えられ
る。
同様に長期化用レジスタは次のブール方程式に支配され
る。
る。
▲▼n+1＝（▲▼ ＋▲▼＋▲▼＋▲▼） すなわちLENGTHENn+1＝XPLL・PLL3・PLL2・EDGE それゆえ、“H"のLENGTHEN信号が3/4サンプリングに続
く次の内部クロックで発生されるのは、発振器ブロック
152で発生される３個の位相ロックループ信号のすべて
が、“H"信号となることと一致してEDGE信号が受けら
れ、ゼロ交差検出器134からの▲▼信号の受信
のオーバランを示す場合である。したがって、“L"の▲
▼信号は発振器152へ与えられ、発振
器152はそこで発生される次のクロック期間内で1/16ビ
ット間期間の短縮を行なう。ここで、“L"のCENTER信号
はまた以下に説明するように与えられている。
く次の内部クロックで発生されるのは、発振器ブロック
152で発生される３個の位相ロックループ信号のすべて
が、“H"信号となることと一致してEDGE信号が受けら
れ、ゼロ交差検出器134からの▲▼信号の受信
のオーバランを示す場合である。したがって、“L"の▲
▼信号は発振器152へ与えられ、発振
器152はそこで発生される次のクロック期間内で1/16ビ
ット間期間の短縮を行なう。ここで、“L"のCENTER信号
はまた以下に説明するように与えられている。
復元クロック対データクロック位相検出器156で発生さ
れた▲▼および▲▼信
号は復元クロック発振器152内のANDゲート586へ与えら
れ、検出器156で発生される▲▼およびC
ENTER信号は発振器152内のNORゲート598へ与えられる。
ANDゲート586で発生した出力信号は、CENTER信号と▲
▼および▲▼信号をも受けるORゲー
ト534へ伝えられる。このORゲート534で発生される出力
信号は、復元クロック発振器152を形成するカウンタの
最下位回路段のマルチプレクス用ラッチ532の選択入力
へ与えられる。
れた▲▼および▲▼信
号は復元クロック発振器152内のANDゲート586へ与えら
れ、検出器156で発生される▲▼およびC
ENTER信号は発振器152内のNORゲート598へ与えられる。
ANDゲート586で発生した出力信号は、CENTER信号と▲
▼および▲▼信号をも受けるORゲー
ト534へ伝えられる。このORゲート534で発生される出力
信号は、復元クロック発振器152を形成するカウンタの
最下位回路段のマルチプレクス用ラッチ532の選択入力
へ与えられる。
発振器152内のNORゲート598はまた▲▼信号と
▲▼信号を受け、発振器152内のNORゲート
598で発生される出力信号は、カウンタの最下位ラッチ
に接続される内部クロック化された遅延フリップフロッ
プ536で発生される出力を受ける発振器152内の第２の
ORゲート540へ伝えられる。この第２のORゲート540の出
力は、カウンタの次の上位の回路段のマルチプレクス用
ラッチ538の選択入力へ与えられる。このようにして、
カウンタ内の状態変化は、以下に表１と関連して説明さ
れるように、短縮化または長期化されたクロック周期を
反映するように変更される。
▲▼信号を受け、発振器152内のNORゲート
598で発生される出力信号は、カウンタの最下位ラッチ
に接続される内部クロック化された遅延フリップフロッ
プ536で発生される出力を受ける発振器152内の第２の
ORゲート540へ伝えられる。この第２のORゲート540の出
力は、カウンタの次の上位の回路段のマルチプレクス用
ラッチ538の選択入力へ与えられる。このようにして、
カウンタ内の状態変化は、以下に表１と関連して説明さ
れるように、短縮化または長期化されたクロック周期を
反映するように変更される。
したがって、位相検出器156で発生される▲
▼および▲▼信号の両方またはCE
NTER信号が“H"である場合には、発振器152で発生され
るクロックの適正は行なわれず、次のクロック周期の間
の状態変化は、以下に表１に関連して説明されるよう
に、先行するクロック周期の間と同一である。
▼および▲▼信号の両方またはCE
NTER信号が“H"である場合には、発振器152で発生され
るクロックの適正は行なわれず、次のクロック周期の間
の状態変化は、以下に表１に関連して説明されるよう
に、先行するクロック周期の間と同一である。
一方、発生される▲▼または▲
▼信号のいずれかが“L"でありかつCENTER信号
がまた“L"である場合には、復元クロック発振器152を
構成するカウンタの次の下位の回路段に対しラッチ538
の出力を反転することにより状態変化が修正される。
▼信号のいずれかが“L"でありかつCENTER信号
がまた“L"である場合には、復元クロック発振器152を
構成するカウンタの次の下位の回路段に対しラッチ538
の出力を反転することにより状態変化が修正される。
復元クロック発振器152（第５図の530）内のカウンタは
４段のディジタル位相ロックループ回路を備える。各回
路段は、それぞれORゲート537,544,552および560を介し
て真および相補反転の最下位位相ロックループ０（PLL
0,▲▼）フリップフロップ536,位相ロックルー
プ１（PLL1,▲▼）フリップフロップ542,位相
ロックループ２（PLL2,▲▼）フリップフロッ
プ550,最上位位相ロックループ３（PLL3,▲
▼）フリップフロップ558、および過剰位相ロックルー
プ（XPLL,▲▼）フリップフロップ556信号をそ
れぞれそのQ,出力に発生する関連する内部クロック化
された遅延フリップフロップの入力に接続される。CRES
ET信号はそれぞれ対応の遅延フリップフロップの各入力
に接続されるORゲート537,544,552および560の第２の入
力に受けられ、それにより“H"のCRESET信号はカウンタ
をリセットする。最下位および次の下位のマルチプレク
ス用ラッチ532および538の選択入力は上述のとおりであ
る。PLL2,▲▼信号を発生するフリップフロッ
プ550に関連するラッチへの選択入力はPLL1,およびPLL0
信号を受けるORゲート548により形成される。▲
▼,PLL3信号を発生するフリップフロップ558に関連す
るラッチ554のそれは、PLL2,PLL1およびPLL0信号を受け
るORゲート556により形成される。最後にXPLL,▲
▼信号を発生するフリップフロップ556に関連するラ
ッチ562のそれは、PLL1および▲▼信号を受け
るORゲート564により形成される。
４段のディジタル位相ロックループ回路を備える。各回
路段は、それぞれORゲート537,544,552および560を介し
て真および相補反転の最下位位相ロックループ０（PLL
0,▲▼）フリップフロップ536,位相ロックルー
プ１（PLL1,▲▼）フリップフロップ542,位相
ロックループ２（PLL2,▲▼）フリップフロッ
プ550,最上位位相ロックループ３（PLL3,▲
▼）フリップフロップ558、および過剰位相ロックルー
プ（XPLL,▲▼）フリップフロップ556信号をそ
れぞれそのQ,出力に発生する関連する内部クロック化
された遅延フリップフロップの入力に接続される。CRES
ET信号はそれぞれ対応の遅延フリップフロップの各入力
に接続されるORゲート537,544,552および560の第２の入
力に受けられ、それにより“H"のCRESET信号はカウンタ
をリセットする。最下位および次の下位のマルチプレク
ス用ラッチ532および538の選択入力は上述のとおりであ
る。PLL2,▲▼信号を発生するフリップフロッ
プ550に関連するラッチへの選択入力はPLL1,およびPLL0
信号を受けるORゲート548により形成される。▲
▼,PLL3信号を発生するフリップフロップ558に関連す
るラッチ554のそれは、PLL2,PLL1およびPLL0信号を受け
るORゲート556により形成される。最後にXPLL,▲
▼信号を発生するフリップフロップ556に関連するラ
ッチ562のそれは、PLL1および▲▼信号を受け
るORゲート564により形成される。
これらの相互接続により、以下に表Ｉに示されるように
復元クロック発振器152の動作を説明するクロック復元
ステートマシーンがもたらされる。表Ｉにおいて真の信
号XPLL,PLL3,PLL2,PLL1,PLL0の値はロー状態に対して
“L"として示され、かつハイ状態に対しては“H"として
示される。
復元クロック発振器152の動作を説明するクロック復元
ステートマシーンがもたらされる。表Ｉにおいて真の信
号XPLL,PLL3,PLL2,PLL1,PLL0の値はロー状態に対して
“L"として示され、かつハイ状態に対しては“H"として
示される。
表Ｉにおいて、第４番目の行は、XPLL,PLL3および▲
▼信号を受けるNORゲートの出力を用いて受信ク
ロック復元ロジック154で1/4サンプル信号が発生される
Ｓ状態を表わす。第４行にに示されるように、XPLL,PLL
3および▲▼はS0状態ですべてロー状態であり
応じて、この状態においてのみ“H"の1/4サンプル信号
が受信クロック復元ロジック154で発生される。
▼信号を受けるNORゲートの出力を用いて受信ク
ロック復元ロジック154で1/4サンプル信号が発生される
Ｓ状態を表わす。第４行にに示されるように、XPLL,PLL
3および▲▼はS0状態ですべてロー状態であり
応じて、この状態においてのみ“H"の1/4サンプル信号
が受信クロック復元ロジック154で発生される。
行5,6および７はSHORTEN用ウインドウに対応し、上述の
SHORTENn+1に対するブール方程式を参照すれば、対応す
る短縮用ウインドウ状態W10,W11およびW12の間、３つの
信号▲▼，▲▼および▲▼は
“H"であり、それゆえブール方程式で要求されるよう
に、これらの状態のいずれかの間に受けられる“H"のED
GE信号は“H"のSHORTEN信号を発生させる。
SHORTENn+1に対するブール方程式を参照すれば、対応す
る短縮用ウインドウ状態W10,W11およびW12の間、３つの
信号▲▼，▲▼および▲▼は
“H"であり、それゆえブール方程式で要求されるよう
に、これらの状態のいずれかの間に受けられる“H"のED
GE信号は“H"のSHORTEN信号を発生させる。
同様に、表Ｉの第８行は、CENTER用ウインドウ状態W20
に対応し、上述のCENTERn+1に対するブール方程式を参
照すれば、状態W10の間は、３個の信号XPLL,▲
▼および▲▼は“H"となり、それゆえ、ブール
方程式から要求されるように、W20状態の間に受けられ
る“H"のEDGE信号は“H"のCENTER信号を発生させる。
に対応し、上述のCENTERn+1に対するブール方程式を参
照すれば、状態W10の間は、３個の信号XPLL,▲
▼および▲▼は“H"となり、それゆえ、ブール
方程式から要求されるように、W20状態の間に受けられ
る“H"のEDGE信号は“H"のCENTER信号を発生させる。
最後に、表Ｉの第９行，第10行および第11行は、LENGTH
EN用ウインドウに対応し、上述のLENGTHENに対するブー
ル方程式を参照すれば、対応する長期化ウインドウ状態
W30,W31,W32の間に、３個の信号XPLL,PLL3およびPLL2が
“H"となり、それゆえブール方程式により要求されるよ
うに、これらの状態のいずれかの間に受けられる“H"の
EDGE信号は“H"のLENGTHEN信号を発生させる。
EN用ウインドウに対応し、上述のLENGTHENに対するブー
ル方程式を参照すれば、対応する長期化ウインドウ状態
W30,W31,W32の間に、３個の信号XPLL,PLL3およびPLL2が
“H"となり、それゆえブール方程式により要求されるよ
うに、これらの状態のいずれかの間に受けられる“H"の
EDGE信号は“H"のLENGTHEN信号を発生させる。
表Ｉの第12行は、XPLL,▲▼および▲
▼信号を受けるNORゲート572の出力を用いる復元クロッ
ク受信ロジック154により3/4サンプル信号が、発生され
る状態S1を表わす。第12行に示されるように、信号XPL
L,▲▼および▲▼はすべて状態S1で
“L"であり応じてこの状態においてのみ3/4サンプル信
号を受信クロック復元ロジック154に発生させる。
▼信号を受けるNORゲート572の出力を用いる復元クロッ
ク受信ロジック154により3/4サンプル信号が、発生され
る状態S1を表わす。第12行に示されるように、信号XPL
L,▲▼および▲▼はすべて状態S1で
“L"であり応じてこの状態においてのみ3/4サンプル信
号を受信クロック復元ロジック154に発生させる。
発振器152内のカウンタのマルチプレクス用ラッチへの
選択入力のために上で述べられた論理相互接続により、
表Ｉにおけるそれらの位置に応じて１つの状態から次へ
と変化する。たとえば、リセットの始まりにおいて、カ
ウンタはW30からW31へと変化し、次にW32へと変化する
ように。しかしながら、上述のように最下位ラッチおよ
び次の下位のラッチへの選択入力は、▲
▼,CENTERおよび▲▼信号に依存するの
で、状態P0からの変化は、受信復元クロック対データク
ロック位相検出器156で発生される▲▼,
CENETR,▲▼信号により、長期化調整
（一旦P0状態への復帰）、中心化（無調整）（状態P1へ
の変化）または短期化調整（状態P2への変化）のいずれ
が特定化されるかに依存する。このことは、表Ｉにおい
て変化列における項目により反映される。全部で16状態
があり、かつ各状態変化は内部クロックでクロックされ
て受信ビット間時間期間の1/16ごとに状態変化がもたら
されるので、P0状態において必要とされるような１個の
状態変化の付加または消去は、復元クロック発振器152
で発生したクロック周期を、ビット間時間期間の1/16だ
け長期化または短期化させる。
選択入力のために上で述べられた論理相互接続により、
表Ｉにおけるそれらの位置に応じて１つの状態から次へ
と変化する。たとえば、リセットの始まりにおいて、カ
ウンタはW30からW31へと変化し、次にW32へと変化する
ように。しかしながら、上述のように最下位ラッチおよ
び次の下位のラッチへの選択入力は、▲
▼,CENTERおよび▲▼信号に依存するの
で、状態P0からの変化は、受信復元クロック対データク
ロック位相検出器156で発生される▲▼,
CENETR,▲▼信号により、長期化調整
（一旦P0状態への復帰）、中心化（無調整）（状態P1へ
の変化）または短期化調整（状態P2への変化）のいずれ
が特定化されるかに依存する。このことは、表Ｉにおい
て変化列における項目により反映される。全部で16状態
があり、かつ各状態変化は内部クロックでクロックされ
て受信ビット間時間期間の1/16ごとに状態変化がもたら
されるので、P0状態において必要とされるような１個の
状態変化の付加または消去は、復元クロック発振器152
で発生したクロック周期を、ビット間時間期間の1/16だ
け長期化または短期化させる。
第1A図および第1B図はこの発明によるマンチェスタコー
ド化方式の受信機の機能ブロック図である。 第２図はこの発明によるマンチェスタコード化方式の受
信機の端子特性のタイミング図である。 第３図はこの発明の受信機の受信線活性状態カウンタの
ロジック図である。 第４図はこの発明の受信機の受信クロック修正区間のロ
ジック図である。 第５図はこの発明の受信機の受信クロック復元区間のロ
ジック図である。 第６図はこの発明の受信機の受信データ解釈および監視
区間のロジック図である。 第7A図および第7B図はこの発明の受信機の受信デコード
ロジック区間のロジック図である。 第８図はこの発明の受信機の受信出力合成区間のロジッ
ク図である。 図において、100は受信機、110は受信線活性状態カウン
タ、120は受信クロック修正回路部、130は受信データ監
視および解釈回路部分、140は受信デコードロジック回
路部、150は受信クロック復元回路部、160は出力合成回
路部、122,450は入力キャリア周期回路、124,460はシフ
トレジスタ、129,472はレジスタ、126,484はキャリア線
変化パルス幅弁別回路、152,530は復元ブロック発振
器、154,574は受信クロック復元ロジック、156,576は復
元クロック対データクロック位相検出回路、132,610は
入力データ同期回路、138,654はデータ1/4,3/4セルサン
プル回路、139,668はデータセルステータス回路、136,6
24は受信監視回路、142,700はプリアンブル検出器、14
4,750は外部受信クロック制御回路、146,752は受信機デ
ータ制御回路、162,800は先行キャリア合成器、164,802
は外部クロックおよびキャリア存在合成器、166,804は
出力合成器である。 なお、図中、同符号は同一または相当部分を示す。
ド化方式の受信機の機能ブロック図である。 第２図はこの発明によるマンチェスタコード化方式の受
信機の端子特性のタイミング図である。 第３図はこの発明の受信機の受信線活性状態カウンタの
ロジック図である。 第４図はこの発明の受信機の受信クロック修正区間のロ
ジック図である。 第５図はこの発明の受信機の受信クロック復元区間のロ
ジック図である。 第６図はこの発明の受信機の受信データ解釈および監視
区間のロジック図である。 第7A図および第7B図はこの発明の受信機の受信デコード
ロジック区間のロジック図である。 第８図はこの発明の受信機の受信出力合成区間のロジッ
ク図である。 図において、100は受信機、110は受信線活性状態カウン
タ、120は受信クロック修正回路部、130は受信データ監
視および解釈回路部分、140は受信デコードロジック回
路部、150は受信クロック復元回路部、160は出力合成回
路部、122,450は入力キャリア周期回路、124,460はシフ
トレジスタ、129,472はレジスタ、126,484はキャリア線
変化パルス幅弁別回路、152,530は復元ブロック発振
器、154,574は受信クロック復元ロジック、156,576は復
元クロック対データクロック位相検出回路、132,610は
入力データ同期回路、138,654はデータ1/4,3/4セルサン
プル回路、139,668はデータセルステータス回路、136,6
24は受信監視回路、142,700はプリアンブル検出器、14
4,750は外部受信クロック制御回路、146,752は受信機デ
ータ制御回路、162,800は先行キャリア合成器、164,802
は外部クロックおよびキャリア存在合成器、166,804は
出力合成器である。 なお、図中、同符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭52−119002（ＪＰ，Ａ) 特開 昭61−113325（ＪＰ，Ａ) 特公 昭62−8863（ＪＰ，Ｂ２) 特公 昭63−49286（ＪＰ，Ｂ２) 米国特許4608702（ＵＳ，Ａ) 米国特許4400817（ＵＳ，Ａ) 国際公開84−4863（ＷＯ，Ａ) 欧州特許出願公開185556（ＥＰ，Ａ２)
Claims (4)
- 【請求項１】１対の信号線上で検出されるマンチェスタ
コード化された信号からクロックを再生するための方法
であって、前記マンチェスタコード化された信号はビッ
ト間期間Ｔを各々が有するシリアルマンチェスタコード
化ビットストリームであり、 （ａ） 前記１対の信号線上で検出されたライン信号が
所定の正のキャリア存在レベル以上または所定の負のキ
ャリア存在レベル以下の差電圧を有するときには常に先
行キャリア存在信号（LACP）を発生するステップと、 （ｂ） 前記１対の信号線上の検出されたライン信号が
前記正のキャリア存在レベル以上の差電圧を有し続いて
所定の第１の期間内で前記負のキャリア存在レベル以下
の差電圧を有するかまたは前記検出ライン信号が前記負
のキャリア存在レベル以下にあり続いて前記所定の第１
の期間内で前記正のキャリア存在レベル以上の差電圧を
有するときに、先行キャリアセンス信号（ACS）を発生
するステップと、 （ｃ） 前記１対の信号線上の符号付差電圧が０になっ
たときには常にゼロ交差を検出するステップと、 （ｄ） 前記ゼロ交差が検出されたとき、常にエッジ信
号（EDGE）を発生するステップと、 （ｅ） 近似的にＴの周期を有する再生クロック信号を
発生するステップと、 （ｆ） 前記先行キャリア存在信号、前記先行キャリア
センス信号および前記エッジ信号に応答して、クロック
復元プリセット信号を発生してまず前記再生クロック信
号を前記周期Ｔの中間点に同期させるステップと、 （ｇ） 前記クロック復元プリセット信号に応答して、
線獲得信号を発生するステップと、 （ｈ） 前記検出ライン信号に対し現在のビット内期間
の開始から第２の所定の周期でサンプリング信号を発生
するステップと、 （ｉ） 前記クロック復元プリセット信号と前記線獲得
信号が発生された後の前記サンプリング信号に応答し
て、デジタル位相ロックループ信号（DPLL）を発生する
ステップと、 （ｊ） 前記デジタル位相ロックループ信号と前記エッ
ジ信号とに応答して、受信信号のゼロ交差の発生時点と
も最も新しく発生された再生クロック信号の周期の中間
点の発生時点とを比較するステップと、 （ｋ） 前記デジタル位相ロックループ信号と前記エッ
ジ信号とに応答して複数の状態遷移を通して複数段を有
するｎ状態リングカウンタを駆動するステップとを備
え、前記複数段の各々はフリップフロップとマルチプレ
クサとを有し、前記比較ステップ（ｊ）において前記最
も新しく発生された再生クロック信号の前記中間点の発
生よりも前記ゼロ交差の発生が（ｉ）前、（ii）同時お
よび（iii）後がそれぞれ示されたとき、それぞれに対
応して前記最も新しく発生された再生クロック信号の周
期よりも（ｉ）短い、（ii）同じおよび（iii）長い周
期を有する次の再生クロック信号を発生しかつ該再生ク
ロック信号と前記中間点とを同期させるステップと、 （１） 次の受信シリアル信号に対し前記ステップ
（ｃ）、（ｄ）、（ｇ）および（ｋ）を繰返すステップ
とを含み、マンチェスタコード化された信号からクロッ
ク信号を復元する方法。 - 【請求項２】前記再生クロックを発生するステップ
（ｋ）は、T/nの間隔で発生する状態遷移を生じさせか
つ前記ｎ状態リングカウンタに１状態飛越し遷移、次の
状態への遷移および同一状態での遷移を前記ゼロ交差の
前記中間点の前、同時および後の発生それぞれに対応し
て生じさせるステップを含む、特許請求の範囲第１項記
載のマンチェスタコード化された信号からクロック信号
を復元する方法。 - 【請求項３】前記ｎは16であり、かつ前記比較ステップ
（ｊ）はさらに、信号/SHORTEN、CENTER、および/LENGT
HENを以下の式 /SHORTEN＝ｆ（状態） CENTER＝ｇ（状態） /LENGTHEN＝ｈ（状態） に応じて発生させるステップを含み、ただしｆ、ｇおよ
びｈは前記ｎ状態カウンタのブール関数であり、前記再
生クロック発生ステップ（ｄ）はさらに、信号/LENGTHE
N・CENTER信号CENTER、または信号/SHORTEN・CENTERの
いずれがハイレベルの信号であるかに応じて、対応して
前記最も新しく発生された再生クロック信号の前記周期
より短い、等しい、またはより長い周期を有する再生ク
ロック信号の発生を行なうステップを含む、特許請求の
範囲第２項記載のマンチェスタコード化された信号から
クロック信号を復元する方法。 - 【請求項４】前記第１の所定期間は3/4ないし１＋1/4ビ
ット期間のウィンドウを有しかつ前記第２の所定の期間
は現在のビット内時間間隔の開始から1/4の間隔を備え
る、特許請求の範囲第１項記載のマンチェスタコード化
された信号からクロック信号を復元する方法。
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|---|---|---|---|
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