JPH0754419B2 - 液晶表示制御装置 - Google Patents
液晶表示制御装置Info
- Publication number
- JPH0754419B2 JPH0754419B2 JP60215537A JP21553785A JPH0754419B2 JP H0754419 B2 JPH0754419 B2 JP H0754419B2 JP 60215537 A JP60215537 A JP 60215537A JP 21553785 A JP21553785 A JP 21553785A JP H0754419 B2 JPH0754419 B2 JP H0754419B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory device
- data
- ram
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は液晶表示装置の表示制御を行なう液晶表示制
御装置に係り、特に表示データを記憶する外部記憶装置
としてダイナミック型記憶装置が使用できるようにした
改良に関する。
御装置に係り、特に表示データを記憶する外部記憶装置
としてダイナミック型記憶装置が使用できるようにした
改良に関する。
［発明の技術的背景］ 液晶表示装置（以下、LCDと称する）、特に大規模ドッ
ト・マトリックス型LCDを表示駆動する場合には専用の
液晶表示コントローラー用集積回路が使用される。この
液晶表示コントローラー用集積回路として例えば、株式
会社東芝が製造、販売しているドット・マトリックス液
晶表示コントローラー集積回路「T6936」などが知られ
ている。この液晶コントローラー集積回路には表示デー
タの記憶手段として外部記憶装置が接続され、表示デー
タがこの外部記憶装置に格納されると共に必要に応じて
読み出され、このデータに基づきLCDで表示が行なわれ
る。
ト・マトリックス型LCDを表示駆動する場合には専用の
液晶表示コントローラー用集積回路が使用される。この
液晶表示コントローラー用集積回路として例えば、株式
会社東芝が製造、販売しているドット・マトリックス液
晶表示コントローラー集積回路「T6936」などが知られ
ている。この液晶コントローラー集積回路には表示デー
タの記憶手段として外部記憶装置が接続され、表示デー
タがこの外部記憶装置に格納されると共に必要に応じて
読み出され、このデータに基づきLCDで表示が行なわれ
る。
第３図は従来の液晶表示コントローラー用集積回路を使
用した液晶表示システムの構成を示すブロック図であ
る。このシステムでは液晶表示コントローラー用集積回
路61に表示データ記憶装置としてスタティック型の外部
RAM接続されており、さらにこの液晶表示コントローラ
ー用集積回路61はCPU（中央演算処理装置）63で制御さ
れる。液晶表示コントローラー用集積回路61の制御の下
に外部RAM62から読み出された表示データはコモンドラ
イバー、セグメントドライバーからなる表示ドライバー
64を介してLCD65に供給され、ここでキャラクタ表示や
グラフィック表示がなされる。この場合、外部RAM62の
アクセスは液晶表示コントローラー用集積回路61で直接
行われている。
用した液晶表示システムの構成を示すブロック図であ
る。このシステムでは液晶表示コントローラー用集積回
路61に表示データ記憶装置としてスタティック型の外部
RAM接続されており、さらにこの液晶表示コントローラ
ー用集積回路61はCPU（中央演算処理装置）63で制御さ
れる。液晶表示コントローラー用集積回路61の制御の下
に外部RAM62から読み出された表示データはコモンドラ
イバー、セグメントドライバーからなる表示ドライバー
64を介してLCD65に供給され、ここでキャラクタ表示や
グラフィック表示がなされる。この場合、外部RAM62の
アクセスは液晶表示コントローラー用集積回路61で直接
行われている。
第４図は従来の他の液晶表示コントローラー用集積回路
を使用した液晶表示システムの構成を示すブロック図で
ある。このシステムではCPU63が外部RAM62を直接アクセ
スすることができるようにしたものであり、CPU63が外
部RAM62をアクセスして必要なデータを読出し、液晶表
示コントローラー用集積回路61を介してLCD65に供給す
る。
を使用した液晶表示システムの構成を示すブロック図で
ある。このシステムではCPU63が外部RAM62を直接アクセ
スすることができるようにしたものであり、CPU63が外
部RAM62をアクセスして必要なデータを読出し、液晶表
示コントローラー用集積回路61を介してLCD65に供給す
る。
ところで、従来ではLCDの表示画面が比較的小さく、格
納すべき表示データ量も少ないため、外部RAMとして記
憶容量が比較的小さく、かつ制御が簡単なスタティック
型RAMがもっぱら使用されている。
納すべき表示データ量も少ないため、外部RAMとして記
憶容量が比較的小さく、かつ制御が簡単なスタティック
型RAMがもっぱら使用されている。
［背景技術の問題点］ ところで最近ではドット・マトリックス型LCDの大画面
化により、格納すべき表示用データの量が増大する傾向
にある。現在、１チップ化されているRAMではそのメモ
リセルの構成により、スタティック型のものはダイナミ
ック型のものに比較して小さな容量のものしか実現され
ていないのが実情である。このため、大容量のダイナミ
ック型RAMを液晶表示コントローラー用集積回路の外部R
AMとして使用するという要求がある。ところが、このダ
イナミック型RAMでは特有のリフレッシュ操作が必要で
あり、従来の液晶表示コントローラー用集積回路はスタ
ティック型RAMのみを使用することを前提に構成されて
おり、リフレッシュ機能を持っていないので、外部RAM
としてダイナミック型のものを使用することができない
という欠点がある。
化により、格納すべき表示用データの量が増大する傾向
にある。現在、１チップ化されているRAMではそのメモ
リセルの構成により、スタティック型のものはダイナミ
ック型のものに比較して小さな容量のものしか実現され
ていないのが実情である。このため、大容量のダイナミ
ック型RAMを液晶表示コントローラー用集積回路の外部R
AMとして使用するという要求がある。ところが、このダ
イナミック型RAMでは特有のリフレッシュ操作が必要で
あり、従来の液晶表示コントローラー用集積回路はスタ
ティック型RAMのみを使用することを前提に構成されて
おり、リフレッシュ機能を持っていないので、外部RAM
としてダイナミック型のものを使用することができない
という欠点がある。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は外部記憶装置として大容量のダイナミ
ック型記憶装置を使用することができる液晶表示制御装
置を提供することにある。
あり、その目的は外部記憶装置として大容量のダイナミ
ック型記憶装置を使用することができる液晶表示制御装
置を提供することにある。
［発明の概要］ この発明の液晶表示制御装置は、第１及び第２タイミン
グ期間を設定するタイミングコントローラーと、スタテ
ィック型半導体記憶装置をアクセスするための第１アド
レスを発生する第１アドレス発生手段と、ダイナミック
型半導体記憶装置をリフレッシュするためのリフレッシ
ュアドレスを発生するリフレッシュアドレス発生手段
と、上記第１アドレス及びリフレッシュアドレスを入力
し、上記ダイナミック型半導体記憶装置をアクセスする
ための第２アドレスを発生するアドレス供給制御手段と
を有し、上記第１タイミング期間に上記第１アドレスを
上記スタティック型半導体記憶装置に供給する、又は、
上記第１タイミング期間に上記第２アドレスを上記ダイ
ナミック型半導体記憶装置に供給すると共に上記第２タ
イミング期間に上記リフレッシュアドレスを上記ダイナ
ミック型半導体記憶装置に供給することにより、外部記
憶装置として上記スタティック型半導体記憶装置又はダ
イナミック型半導体記憶装置のいずれか一方を選択的に
使用して、上記外部記憶装置に記憶された表示データに
従った表示を液晶表示装置に行わせることを特徴とす
る。
グ期間を設定するタイミングコントローラーと、スタテ
ィック型半導体記憶装置をアクセスするための第１アド
レスを発生する第１アドレス発生手段と、ダイナミック
型半導体記憶装置をリフレッシュするためのリフレッシ
ュアドレスを発生するリフレッシュアドレス発生手段
と、上記第１アドレス及びリフレッシュアドレスを入力
し、上記ダイナミック型半導体記憶装置をアクセスする
ための第２アドレスを発生するアドレス供給制御手段と
を有し、上記第１タイミング期間に上記第１アドレスを
上記スタティック型半導体記憶装置に供給する、又は、
上記第１タイミング期間に上記第２アドレスを上記ダイ
ナミック型半導体記憶装置に供給すると共に上記第２タ
イミング期間に上記リフレッシュアドレスを上記ダイナ
ミック型半導体記憶装置に供給することにより、外部記
憶装置として上記スタティック型半導体記憶装置又はダ
イナミック型半導体記憶装置のいずれか一方を選択的に
使用して、上記外部記憶装置に記憶された表示データに
従った表示を液晶表示装置に行わせることを特徴とす
る。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る液晶表示制御装置の構成を示す
ブロック図である。第１図において、ステータスバッフ
ァ11、インストラクションラッチ12、データラッチ13、
データバッファ14、データスタック15、アドレスコント
ローラー16及びデータコントローラー17からなるブロッ
クは、前記CPUとの間でインストラクション、ステータ
ス及びデータなどCPUデータD0ないしD7の授受を行な
い、かつ処理を行なうCPUインターフェース部18であ
る。
第１図はこの発明に係る液晶表示制御装置の構成を示す
ブロック図である。第１図において、ステータスバッフ
ァ11、インストラクションラッチ12、データラッチ13、
データバッファ14、データスタック15、アドレスコント
ローラー16及びデータコントローラー17からなるブロッ
クは、前記CPUとの間でインストラクション、ステータ
ス及びデータなどCPUデータD0ないしD7の授受を行な
い、かつ処理を行なうCPUインターフェース部18であ
る。
発振回路19及びタイミングコントローラー20からなるブ
ロックは基本タイミング発生部21であり、各種タイミン
グ信号を発生する。
ロックは基本タイミング発生部21であり、各種タイミン
グ信号を発生する。
LCDタイミング発生回路22、並直変換回路23及びLCDデー
タコントローラー24からなるブロックは前記LCDに供給
すべき各種タイミング信号、例えばＹドライバー用同期
信号CDATA,Xドライバー用ラッチ、パルス/Yドライバー
用シフトクロックパルスLP,フレーム信号FR,上面（この
実施例装置では上面と下面の２面のLCD駆動が可能にさ
れている）LCDのＸドライバー用シフトクロックパルスH
SCP,下面LCDのＸドライバー用シフトクロックパルスLSC
P及び各種セグメントデータED,HOD,LOFを発生するLCDデ
ータ発生部25である。
タコントローラー24からなるブロックは前記LCDに供給
すべき各種タイミング信号、例えばＹドライバー用同期
信号CDATA,Xドライバー用ラッチ、パルス/Yドライバー
用シフトクロックパルスLP,フレーム信号FR,上面（この
実施例装置では上面と下面の２面のLCD駆動が可能にさ
れている）LCDのＸドライバー用シフトクロックパルスH
SCP,下面LCDのＸドライバー用シフトクロックパルスLSC
P及び各種セグメントデータED,HOD,LOFを発生するLCDデ
ータ発生部25である。
RAMデータラッチ26及びRAMデータバッファ27からなるブ
ロックは外部表示RAMインターフェース部28であり、こ
のインターフェース部28を通じて前記外部RAMとの間で
データd0ないしd7の授受が行われる。
ロックは外部表示RAMインターフェース部28であり、こ
のインターフェース部28を通じて前記外部RAMとの間で
データd0ないしd7の授受が行われる。
内部RAM29および演算回路30からなるブロックはアドレ
ス計算部31であり、内部RAM29にはテキスト・モード及
びグラフィック・モードのホームアドレス及びエリア桁
数、テンポラリアドレスなどのアドレスデータが記憶さ
れている。ここでいうテキスト・モードとはLCDの表示
画面の８ドット×８ドットを一つの単位として情報をコ
ード化して外部RAMに記憶する場合であり、グラフィッ
ク・モードとはLCDの表示画面の８ドット一列を一つの
単位としたパターンとして外部RAMに記憶する場合のも
のである。またホームアドレスとは外部RAMのテキスト
・エリアもしくはグラフィック・エリアにおいてLCD表
示画面のホーム位置に対応したアドレスであり、さらに
エリア桁数とは同一画面上に表示すべきホームアドレス
からの桁数である。
ス計算部31であり、内部RAM29にはテキスト・モード及
びグラフィック・モードのホームアドレス及びエリア桁
数、テンポラリアドレスなどのアドレスデータが記憶さ
れている。ここでいうテキスト・モードとはLCDの表示
画面の８ドット×８ドットを一つの単位として情報をコ
ード化して外部RAMに記憶する場合であり、グラフィッ
ク・モードとはLCDの表示画面の８ドット一列を一つの
単位としたパターンとして外部RAMに記憶する場合のも
のである。またホームアドレスとは外部RAMのテキスト
・エリアもしくはグラフィック・エリアにおいてLCD表
示画面のホーム位置に対応したアドレスであり、さらに
エリア桁数とは同一画面上に表示すべきホームアドレス
からの桁数である。
カーソルポインタ32及びカーソルコントローラー33から
なるブロックはカーソルパターン及びカーソル位置制御
のためのカーソル制御部34である。
なるブロックはカーソルパターン及びカーソル位置制御
のためのカーソル制御部34である。
グラフィックデータラッチ35、テキストデータラッチ36
及び表示セレクタ37からなるブロックは、上記RAMデー
タラッチ26に記憶されているグラフィックデータ、後述
するキャラクタジェネレータROMからのキャラクタデー
タ、上記カーソルコントローラー33からのカーソルデー
タなどからなるテキストデータを一時的にラッチし、こ
れらグラフィックデータ及びテキストデータの選択及び
AND、OR、排他的ORなどの重ね合せ処理を行ない、上記
並直変換回路23に供給する表示データ選択制御部38であ
る。
及び表示セレクタ37からなるブロックは、上記RAMデー
タラッチ26に記憶されているグラフィックデータ、後述
するキャラクタジェネレータROMからのキャラクタデー
タ、上記カーソルコントローラー33からのカーソルデー
タなどからなるテキストデータを一時的にラッチし、こ
れらグラフィックデータ及びテキストデータの選択及び
AND、OR、排他的ORなどの重ね合せ処理を行ない、上記
並直変換回路23に供給する表示データ選択制御部38であ
る。
テキストポインタ39、グラフィックポインタ40、アドレ
スポインタ41及びキャラクタジェネレータレジスタ42か
らなるブロックは、上記アドレス計算部31で計算された
各種アドレスを記憶するアドレスポインタ部43であり、
このアドレスポインタ部43から外部RAMに対するアドレ
スが出力される。そしてこのアドレスポインタ部43から
出力されるアドレスad0ないしad15はそのまま外部スタ
ティックRAMに供給される。
スポインタ41及びキャラクタジェネレータレジスタ42か
らなるブロックは、上記アドレス計算部31で計算された
各種アドレスを記憶するアドレスポインタ部43であり、
このアドレスポインタ部43から外部RAMに対するアドレ
スが出力される。そしてこのアドレスポインタ部43から
出力されるアドレスad0ないしad15はそのまま外部スタ
ティックRAMに供給される。
また、キャラクタジェネレータROM44は上記キャラクタ
ジェネレータレジスタ42の内容に基づきキャラクタコー
ドを読み出し、上記テキストデータラッチ36に供給す
る。コピーコントローラー45は上記アドレスポインタ41
で指定されたポイントと実画面上のグラフィックポイン
タ40のポイントが一致したとき、一致したポイントから
後の実画面１ライン分の表示してあるデータを順次一致
したグラフィックポインタ40の記憶領域に１バイトずつ
書込み制御を行なう。
ジェネレータレジスタ42の内容に基づきキャラクタコー
ドを読み出し、上記テキストデータラッチ36に供給す
る。コピーコントローラー45は上記アドレスポインタ41
で指定されたポイントと実画面上のグラフィックポイン
タ40のポイントが一致したとき、一致したポイントから
後の実画面１ライン分の表示してあるデータを順次一致
したグラフィックポインタ40の記憶領域に１バイトずつ
書込み制御を行なう。
ここまでの構成は前記した従来の集積回路「T6936」な
どとほぼ同じであり、この実施例装置ではさらにリフレ
ッシュカウンタ51及びアドレス回路52が追加されてい
る。上記リフレッシュカウンタ51はダイナミック型RAM
におけるリフレッシュアドレスを順次発生するものであ
り、ここで発生されたリフレッシュアドレスは上記アド
レスポインタ部43で記憶された通常のデータアクセス用
のアドレスと共に上記アドレス回路52に供給される。こ
のアドレス回路52は上記リフレッシュアドレス及びデー
タアクセス用のアドレスからダイナミックRAM用のロウ
及びカラムアドレスMA1ないしMA7とロウアドレスストロ
ーブ信号▲▼及びカラムアドレスストローブ信号
▲▼を発生する。そしてこれらアドレスMA0ない
しMA7、ロウアドレスストローブ信号▲▼及びカ
ラムアドレスストローブ信号▲▼はそれぞれ、外
部RAMとしてダイナミック型RAMを接続した場合にこの外
部RAMに供給される。
どとほぼ同じであり、この実施例装置ではさらにリフレ
ッシュカウンタ51及びアドレス回路52が追加されてい
る。上記リフレッシュカウンタ51はダイナミック型RAM
におけるリフレッシュアドレスを順次発生するものであ
り、ここで発生されたリフレッシュアドレスは上記アド
レスポインタ部43で記憶された通常のデータアクセス用
のアドレスと共に上記アドレス回路52に供給される。こ
のアドレス回路52は上記リフレッシュアドレス及びデー
タアクセス用のアドレスからダイナミックRAM用のロウ
及びカラムアドレスMA1ないしMA7とロウアドレスストロ
ーブ信号▲▼及びカラムアドレスストローブ信号
▲▼を発生する。そしてこれらアドレスMA0ない
しMA7、ロウアドレスストローブ信号▲▼及びカ
ラムアドレスストローブ信号▲▼はそれぞれ、外
部RAMとしてダイナミック型RAMを接続した場合にこの外
部RAMに供給される。
第２図は上記実施例装置の基本動作を示すタイミングチ
ャートである。第２図においてｆφは前記発振回路19で
発生される基本クロックパルスであり、このパルスｆφ
から全体に供給される２相のクロックパルスφ１及びφ
２が前記タイミングコントローラー20で発生される。さ
らにこのタイミングコントローラー20では第２図に示す
ようにK0ないしK3からなるタイミング期間が設定されて
いる。K0のタイミング期間ではキャラクタデータの取込
みが行われる。K1のタイミング期間ではグラフィックデ
ータの取込みが行われる。K2のタイミング期間では外部
RAMのデータリフレッシュが行われる。さらにK3のタイ
ミング期間ではデータの書込みもしくは読出しと各種イ
ンストラクションの実行が行われる。
ャートである。第２図においてｆφは前記発振回路19で
発生される基本クロックパルスであり、このパルスｆφ
から全体に供給される２相のクロックパルスφ１及びφ
２が前記タイミングコントローラー20で発生される。さ
らにこのタイミングコントローラー20では第２図に示す
ようにK0ないしK3からなるタイミング期間が設定されて
いる。K0のタイミング期間ではキャラクタデータの取込
みが行われる。K1のタイミング期間ではグラフィックデ
ータの取込みが行われる。K2のタイミング期間では外部
RAMのデータリフレッシュが行われる。さらにK3のタイ
ミング期間ではデータの書込みもしくは読出しと各種イ
ンストラクションの実行が行われる。
すなわち、K0、K1及びK3の各タイミング期間では従来の
ものと同様に各種データの取込み並びにデータの書込
み、読出しが行われ、このとき必要に応じて前記外部表
示RAMインターフェース部28を通じて外部RAMとの間でデ
ータd0ないしd7の授受が行われると共に、外部RAMがス
タティックRAMの場合にはアドレスポインタ部43から出
力されるアドレスad0ないしad15がそのまま外部RAMに供
給される。他方、外部RAMがダイナミックRAMの場合に
は、アドレスポインタ部43から出力されるアドレスad0
ないしad15がアドレス回路52に供給され、この後、この
アドレス回路52から出力されるロウ及びカラムアドレス
MA0ないしMA7とロウアドレスストローブ信号▲▼
及びカラムアドレスストローブ信号▲▼が外部RA
Mに供給される。
ものと同様に各種データの取込み並びにデータの書込
み、読出しが行われ、このとき必要に応じて前記外部表
示RAMインターフェース部28を通じて外部RAMとの間でデ
ータd0ないしd7の授受が行われると共に、外部RAMがス
タティックRAMの場合にはアドレスポインタ部43から出
力されるアドレスad0ないしad15がそのまま外部RAMに供
給される。他方、外部RAMがダイナミックRAMの場合に
は、アドレスポインタ部43から出力されるアドレスad0
ないしad15がアドレス回路52に供給され、この後、この
アドレス回路52から出力されるロウ及びカラムアドレス
MA0ないしMA7とロウアドレスストローブ信号▲▼
及びカラムアドレスストローブ信号▲▼が外部RA
Mに供給される。
K2のタイミング期間ではリフレッシュカウンタ51がリフ
レッシュアドレスを順次発生するリフレッシュサイクル
（RFSH）となる。従って、このときアドレス回路52から
はリフレッシュ用のロウ及びカラムアドレスMA0ないしM
A7とロウアドレスストローブ信号▲▼及びカラム
アドレスストローブ信号▲▼が出力され、外部RA
Mに供給される。
レッシュアドレスを順次発生するリフレッシュサイクル
（RFSH）となる。従って、このときアドレス回路52から
はリフレッシュ用のロウ及びカラムアドレスMA0ないしM
A7とロウアドレスストローブ信号▲▼及びカラム
アドレスストローブ信号▲▼が出力され、外部RA
Mに供給される。
このようにリフレッシュ動作を他の動作と時分割的に行
いかつこれらの動作を周期的に行うことにより、表示期
間に表示のチラツキが生じないようにデータの転送とリ
フレッシュとを行うことができる。
いかつこれらの動作を周期的に行うことにより、表示期
間に表示のチラツキが生じないようにデータの転送とリ
フレッシュとを行うことができる。
このように上記実施例装置ではダイナミックRAMのデー
タリフレッシュ用アドレスを発生する機能が付加された
ので、外部RAMとして大容量のダイナミックRAMを接続す
ることができるようになった。また、スタティックRAM
用のアドレスも出力されるので、従来と同様に外部RAM
としてスタティックのものを使用することもできる。
タリフレッシュ用アドレスを発生する機能が付加された
ので、外部RAMとして大容量のダイナミックRAMを接続す
ることができるようになった。また、スタティックRAM
用のアドレスも出力されるので、従来と同様に外部RAM
としてスタティックのものを使用することもできる。
なお、タイミングコントローラー20で設定されているK0
ないしK3からなるタイミング期間は従来装置でも同様に
設定されており、ただしK2のタイミングは従来では外部
キャラクタジェネレータからのデータの取込みタイミン
グであったが、上記実施例装置ではこのタイミングを外
部RAMのリフレッシュタイミングとしたものである。
ないしK3からなるタイミング期間は従来装置でも同様に
設定されており、ただしK2のタイミングは従来では外部
キャラクタジェネレータからのデータの取込みタイミン
グであったが、上記実施例装置ではこのタイミングを外
部RAMのリフレッシュタイミングとしたものである。
上記のようにこの実施例装置では大容量のダイナミック
型RAMを外部RAMとして接続することができるようになっ
た。従って、価格の点でスタティック型RAMよりも安価
なダイナミック型RAMを使用することができるのでシス
テム全体の価格を低減化することができるという効果も
ある。また、CPUの主メモリとして、現在ではダイナミ
ック型RAMを使用する場合が多くなってきており、一つ
のシステムにダイナミック型とスタティック型という異
種のメモリが混在することを避けることもできるという
効果もある。
型RAMを外部RAMとして接続することができるようになっ
た。従って、価格の点でスタティック型RAMよりも安価
なダイナミック型RAMを使用することができるのでシス
テム全体の価格を低減化することができるという効果も
ある。また、CPUの主メモリとして、現在ではダイナミ
ック型RAMを使用する場合が多くなってきており、一つ
のシステムにダイナミック型とスタティック型という異
種のメモリが混在することを避けることもできるという
効果もある。
［発明の効果］ 以上説明したようにこの発明によれば、外部記憶装置と
して大容量のダイナミック型記憶装置を使用することが
できる液晶表示制御装置を提供することができる。
して大容量のダイナミック型記憶装置を使用することが
できる液晶表示制御装置を提供することができる。
第１図はこの発明に係る液晶表示制御装置の構成を示す
ブロック図、第２図は上記実施例装置の基本タイミング
を示すタイミングチャート、第３図及び第４図はそれぞ
れ従来装置を使用したシステムの構成を示すブロック図
である。 18……CPUインターフェース部、21……基本タイミング
発生部、25……LCDデータ発生部、28……外部表示RAMイ
ンターフェース部、31……アドレス計算部、34……カー
ソル制御部、38……表示データ選択制御部、43……アド
レスポインタ部、44……キャラクタジェネレータROM、4
5……コピーコントローラー、51……リフレッシュカウ
ンタ、52……アドレス回路。
ブロック図、第２図は上記実施例装置の基本タイミング
を示すタイミングチャート、第３図及び第４図はそれぞ
れ従来装置を使用したシステムの構成を示すブロック図
である。 18……CPUインターフェース部、21……基本タイミング
発生部、25……LCDデータ発生部、28……外部表示RAMイ
ンターフェース部、31……アドレス計算部、34……カー
ソル制御部、38……表示データ選択制御部、43……アド
レスポインタ部、44……キャラクタジェネレータROM、4
5……コピーコントローラー、51……リフレッシュカウ
ンタ、52……アドレス回路。
Claims (1)
- 【請求項１】第１及び第２タイミング期間を設定するタ
イミングコントローラーと、 スタティック型半導体記憶装置をアクセスするための第
１アドレスを発生する第１アドレス発生手段と、 ダイナミック型半導体記憶装置をリフレッシュするため
のリフレッシュアドレスを発生するリフレッシュアドレ
ス発生手段と、 上記第１アドレス及びリフレッシュアドレスを入力し、
上記ダイナミック型半導体記憶装置をアクセスするため
の第２アドレスを発生するアドレス供給制御手段とを有
し、 上記第１タイミング期間に上記第１アドレスを上記スタ
ティック型半導体記憶装置に供給する、又は、上記第１
タイミング期間に上記第２アドレスを上記ダイナミック
型半導体記憶装置に供給すると共に上記第２タイミング
期間に上記リフレッシュアドレスを上記ダイナミック型
半導体記憶装置に供給することにより、外部記憶装置と
して上記スタティック型半導体記憶装置又はダイナミッ
ク型半導体記憶装置のいずれか一方を選択的に使用し
て、上記外部記憶装置に記憶された表示データに従った
表示を液晶表示装置に行わせることを特徴とする液晶表
示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215537A JPH0754419B2 (ja) | 1985-09-28 | 1985-09-28 | 液晶表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215537A JPH0754419B2 (ja) | 1985-09-28 | 1985-09-28 | 液晶表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275494A JPS6275494A (ja) | 1987-04-07 |
| JPH0754419B2 true JPH0754419B2 (ja) | 1995-06-07 |
Family
ID=16674069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215537A Expired - Lifetime JPH0754419B2 (ja) | 1985-09-28 | 1985-09-28 | 液晶表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313127A (ja) * | 1992-05-11 | 1993-11-26 | Sharp Corp | 液晶駆動回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699397A (en) * | 1980-01-14 | 1981-08-10 | Hitachi Ltd | Liquid crystal display unit |
| JPS57164796A (en) * | 1981-04-02 | 1982-10-09 | Nippon Electric Co | Indication system for liquid crystal display unit |
| JPS5939838A (ja) * | 1982-08-31 | 1984-03-05 | Nippon Petrochem Co Ltd | 新規なノルボルナン誘導体、その製法およびそれを含む香料組成物 |
-
1985
- 1985-09-28 JP JP60215537A patent/JPH0754419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275494A (ja) | 1987-04-07 |
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