JPS5990133A - 直接メモリアクセスデ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の技術分野 本発明は直接メモリアクセス（ＤＭＡ）データ転送動作
に関し、より詳細には複数の独立のプロセッサ間のＤＭ
Ａデータ転送動作に関する。

従来技術の説明 計ｉＥ　シス７ム、より詳細にはワードノロセッシング
システムに於ては、これまでバイトベースで１つのメモ
リーから他のメモリーへデータを移すことが慣用的に行
なわれていた。１以上のプロセッサがデータをアクセス
し１こ時にはプロセッサのうちの１つが他の１つから情
報を要求し１度に１バイトだけ情報を受信ずろ。このバ
イト毎の転送に対する別の方法は１つのプロセッサがメ
モリをアクセスしその中にデータを書き込むという共通
メモリである。次に、第２のプロセッサが同じ共通メモ
リからデータを読みだすというこの後者のシステムに於
ては共通メモリからデータをアクセスするあるいは共通
メモリへデータをアクセスする直接メモリアクセスを使
用することが可能である。

しかし、本発明より以前には一方の独立の１０セツサシ
ステムから他方のシステムへデータを転送する直接メモ
リアクセスを使用する方法は存在しなかった。更に、直
接メモリアクセス法はこれまで王に一つのプロセッサシ
ステムの要素内のデータを転送するために使用されてい
１こ。本発明より前にはＤ　Ｍ　Ａベースでプロセッサ
間にデータを転送するシステムは全くなかった。

独立のプロセッサ間にＤＭＡベースでデータを転送する
際にバイト毎の転送による最も重要な利点は速度がきわ
めて増大することである。

データ転送の際にいがなる量のデータもＤＭＡ動作によ
りアクセスできる。メモリアクセスがＤＭＡニア７）ロ
ーラの代わりにプロセッサにより行なわれる場合には、
あるオーバーヘッド動作が必要とされる。例えば、デー
タをあるプロセッサのメモリから他のメモリへ転送する
際に第１のプロセッサは他方のプロセッサのメモリを初
期設定プロセッサメモリ内にマツプしなければならない
。

第１のプロセッサはデータがアクセスされるべきメモリ
内のアドレスを決定し、更に、転送されるべきデータの
バイト番号を要求する。次にメモリ読み出しサイクルが
実行されデータが一時記憶レジスタ内に記憶される。こ
のデータは一時記憶レジスタから読み出され行先メモリ
内へ書き込まれる。この手順がバイトベースで実行され
ている間アドレスレジスタは増分されワードカウントレ
ジスタは減分される。これら二つの変数の値は各マシン
サイクル毎にテストされる。しかし、ＤＭＡ動作に於て
同じ機能がこれら変数の状態のトラックを維持するため
にプロセッサを使用することを必要とせずに実行されろ
。

言い換えると、メモリ転送動作はプロセッサには無関係
にかつ透過的に行なわれる。

発明の要約 本発明により一つのプロセッサに関連したメモリから別
のプロセッサに関連し１こメモリへデータを転送する装
置が提供される。直接メモリアクセス（ＤＭＡ）コント
ローラは各１０セツサに接続されどちらかのあるいは両
方のプロセッサの介在なしに一方のメモリから他方のメ
モリへ大容疑のデータの転送を行なう。

以下に図面を参照して本発明について詳細に説明する。

本発明のワードプロセッシングシステムは王に二つの７
０セツシングユニツトすなわちＣＲＴ　７”ロセツサー
とフロピーディスクプロセッサーとから成っている。

このＣＲＴコントローラはメモリからのデータをＣＲＴ
モニタあるいはスクリーンを駆動するのに−Ｊｓｆろビ
デオ信号に変換する。本発明のＣＲＴプロセッサの構造
及び動作は第１図を参照して最も良（理解できる。第１
図はインテル社の型式番号８０８５Ａ−２マイクロプロ
セッサ即ち中央処理装置（ＣＰＵ）１０（以下マイクロ
プロセッサという）と例えばインテル社により１６ＫＸ
１ホーマツトで型式番号２１１８として供給されろ６４
にバイトのダイナミックメモリ１２と８ビツトデータバ
ス１４とマイクロプロセッサ１０及びメモリ１２間に接
続され１こ１６ビツトアドレスバス１６とを備えている
。インテル社の８２７５プログラマブルＣＲＴコントロ
ーラ２０とゼネ−ラ＃　イ７スツルメンツ社の型式番号
Ａ、Ｙ−５−１０１５Ｄシリアル−パラレル汎用非同期
レシーバ／トランスミッタ（ＵＡＲＴ）２２とがこれら
の内部ノくスのうちの１つ以上に接続されている。この
ＵＡＲ，Ｔ２２はキーボード２４マイクロプロセツサ１
０及びメモリ１２とシリアルに通信する。メモリ状態コ
ントローラ２８はメモリ１２へのリフレッシュ機能を行
ないかつ以下に述べろように競合しているデバイス間の
調停機能を行なう。

インテル社の型式番号８２５７−２の直接メモリアクセ
ス（ＤＭＡ）コントローラ２５はデータバス１４とアド
レスバス１６とに接続されている。

このように接続された時ＤＭＡコントローラ２５は以下
に述べるようにスクリーン上に表示されたキャラクタラ
イン毎に１回メモリ１２をリフレッシュする。このＤＭ
Ａコントローラ２５はチャンネル毎に２つのレジスタを
有している。一方のレジスタは転送されろバイト番号を
カウントし、他方のレジスタはアドレスポインタとして
使用される。

Ｉ　］ｐ　ｃインターフェース２６はＩＰＣ’バス６０
を介してワードプロセッシングシステム内の別のグロセ
ツシングユニツ）５２ｖｃＪ妾続サレテいる。

このワードプロセッシングシステムは、リコー社の型式
番号ＲＰ　１６００プリンタのようなプリンティングデ
バイス６６にシリアルラインを介して適当に接続できる
ディスクプロセツザ６４を備えている。

ＣＲＴコントローラ２０はモトロフ社の型式番号ＭＤ５
０００−１４０モニタのようなＣＲＴモニタ即ち表示ス
クリーン５８に直接接続されている。

水晶４２はマイクロプロセッサ１０の入力ポートに接続
され一定のかつ正確に決められた周波数で動作する。オ
ツシレータ４０はメモリー状態コントローラ２８に接続
されているこのコントローラ２８はメモリ１２を駆動し
ＣＲＴコントローラ２０へのキャラクタクロックを発生
する。動作に於て、データはメモリ１２からＤＭＡコン
トローラ２５を介してＣＲＴコントローラ２０へ転送さ
れる。

ＣＲＴコントローラ２０はプログラマブルである。その
ためスクリーン６８上に表示されるべき英数字情報のラ
イン数１本のライン内に表示されるべきキャラクタ−の
数及び１行のキャラクタ−を表示するために使用されろ
走査線の数はすべて適当な修正によってオツシレータ４
０及び水晶４２かも選択できる。

１つの実施例に於て２つの標準ディスプレイフォーマッ
トの内の１つはそれぞれ異なった周波数を有する２つの
オツシレータ４０の内のどちらか１方を特定することに
より選択できろ。オツ７レータ４０及び水晶４２は工場
であるいはサービス員により現場で装備できろ。当然に
、表示されるキャラクタの大きさは取り換えに都合の良
いアクセスに水晶を配置するという適当な構造の修正に
よってユーザーが特定できる。１つの実施例では２つの
好適水晶発信機の速度は５５．０４ＭＨｚと５５．６８
ＭＨｚとである。好適実施例にキャラクタの大きさは９
本の垂直線かけろ７個の水平ドツトからなり、又キャラ
クタの自体の大きさは１２本の線と８個の水平ドツトか
ら成り、又キャラクタのブロックの大きさは１２本の線
と９個の水平ドツトから成っている。

ｉＰＣインタフェース２６は機能的にハ、１９８０年８
月１２日に出願されＴこ係属中の米国特許出願番号第１
７７．５１９号の発明「分散処理回路を用℃・たワード
プロセッシングシステム用通信システム（Ｃｏ＋ｒｒｎ
ｕｎｉｃａｔｉｏｎｓ　Ｓｙｓｔｅｍｓ　ｆｏｒ　ａ　
ＷｏｒｄＰｒｏｃｅｓｓｉｎｇ　ＳｙＳｔｅｍ　Ｅｍｐ
ｌｏｙｉｎｇ　ＤｉｓｔｒｉｂｕｔｅｄＰｒｏｃｅｓｓ
ｉｎｇ　Ｃ１ｒｃｕｉｔｒｙ刀に示され詳細に説明され
たＩＰＣインターフェースと同じである。

このＣＲＴプロセッサはデータプロセッシングステーシ
ョンの一部分をなすだけである。この回路の他の部分は
ディスクプロセッサ６４に含まれている。このディスク
プロセッサ６４は図示されていない４個のフロッピーデ
ィスクドライノく−及びプリンタに接続されている。デ
ィスクプロセッサ６４はディスクＩ１０機能を制御しプ
リントフキ−０１つが押される１こびにキーボード２４
から情報を転送するために押されたキーに抵抗するキャ
ラクタがシリアルライン及びＵＡＲＴ２２を介してキー
ボード２４からＣＲＴコントローラ２０へ送信される。

このＵＡＲＴ２２はデータを直列形式から並列形式へ変
換する。ＵＡＲ’Ｉ”　２２がキャラクタを受信すると
マイクロプロセッサ１０上の割す込みレスタート（Ｒ８
Ｔ）７．５ラインを上昇ｆることによりマイクロプロセ
ッサ１０に信号を送る。このマイクロプロセッサ１０は
次に処理を中断しＵＡＲＴ２２に問い合わせる。このキ
ャラクタはマイクロプロセッサ１０のアキュムレータに
移される。アキュムレータからプログラムメモリ１２内
にあるキーボード７１ンドラープログラム即ちサブルー
チンがそのデータのピースをＣＲＴプロセッサツメモリ
１２内のバッファに転送する。

ＣＲＴコントローラ２０はこのＣＲＴコントローラ２０
内部データバッファを充填するためにＤＭＡコントロー
ラ２５にＤ　Ｍ　Ａ要求信号を発生する。同様に、アト
リビュート制御ロジック２１はアトリビュートレジスタ
２１を充填するためにＤＭＡコントローラ２５へＤＭＡ
要求信号を発生−ｊる。ＤＭＡコントローラ２５はマイ
クロプロセッサ１０ヘホールド要求を発生する。マイク
ロプロセッサ１０は現在のマシンサイクルを完了しＤ’
ＭＡコントローラ２５へＨＯＬＤ　ＡＣＫ信号を有する
要求を受けとったことを報告する。ＤＭＡコントローラ
２５は（アドレスを発生することにより）アドレスバス
１６の制御を得て又（制御バスのメモリ読取りライン及
びＩ１０書き込みラインを附勢することにより）制御バ
ス１８の制御を得、これによりメモリ１２から１バイト
のデータを行き先レジスタに移す。転送が完了するとホ
ールドラインＩ−Ｉ　ＯＬ　Ｄラインは低くされ、これ
によってマイクロプロセッサ１０が再び動作できるよう
にする。ＤＭＡコントローラ２５は各表示ラインの終端
でマイクロプロセッサ１０に割り込み信号を発生する。

マイクロプロセッサ１０はＤＭＡコントローラ２５を再
び初期設定することにより割込み信号を受は取ったこと
を知らせこのコントローラ２５にアドレスポインタをテ
キストの新しい行に向けるように指示する。

マイクロプロセッサ１０がその割込みノ・ンドラール・
チンから復帰するとこのマイクロプロセッサ１０はＣＲ
Ｔスクリーン６８を形成するプログラムに入り新しいキ
ャラクタがメモリ１２内のある位置に移されそしてスク
リーン６８上に表示される。

それぞれ入力用゛、出力用の２つのラインノくツファが
ＣＲＴコントローラ２０内に備えられており、ＣＲＴコ
ントローラ２０日の初期設定ノくラメータに基づいて使
用される。もちろん初期設定ノくラメータ及びメモリ１
２内のデータ割当ては、そのシステムにより使用される
水晶４２の特性に応じて変更できろ。入力ラインバッフ
ァはその時のマイクロプロセッサの動作速度でＤＭＡ＝
７ｙ）ｏ−−１ｙ２５によりデータを充填すなわちロー
ドされる。

出力ラインバッファは各ＣＲＴ走査線に対して１回巡回
される。ＣＲＴコントローラ２０がテキス１・０１行の
表示を完了した時入力及び出力バッファの機能は逆転さ
れる。

プリンタの動作が住じた時にＣＲＴプロセッサメモリ１
２からのデータはＩＰＣインタフェース２６及びＩＰＣ
バス６０を介してディスクプロセッサ６４内のメモリへ
転送される。このデータの転送は前述の係属中の米国特
許出願番号第１７７．５１９号に示され詳細に説明され
ている。ＣＲＴプロセッサはディスクプロセッサ６４に
よりマスター／スレーブ関係を確立し、次に情報を１回
に１バイトづつディスクプロセッサ６４へ転送する。こ
の情報はひとたびディスクプロセッサ６４によって受信
されるとディスクプロセッサ５４内のプログラムによっ
てプリンタ６６が受信できるフォーマットに変換される
。

ＣＲＴプロ士ツサが情報をディスクから要求した時この
プロセッサはＩＰＣインターフェース２６とＩＰＣバス
６０との間にマスター／スレーブ関係を再び確立するこ
とによってディスクプロセッサ６４に信号を送る。この
ＣＲＴプロセッサはデータ要求をディスクプロセッサ６
４に転送する。

ディスクプロセッサ６４は次にディスクからデータをア
クセスし、これをそのメモリ内に転送する。

次にディスクプロセッサ６４は要求し１こデータを受信
したことをＣＲＴプロセツザに合図する。このデータは
次に１回に１バイトづつＩＰＣインターフェース２６と
ＩＰＣバス６０との間で再び転送される。これらの転送
の全てはディスクプロセッサ６４あるいはＣＲＴプロセ
ソザの制御の下で行なわれる。

一般に、ＩＰＣインターフェース２６が前述の係属中の
米国特許出願番号第１７７．５１９号に示され説明され
ているように転送される。各バイト毎に動作している間
、本発明のスレーブマイクロプロセッサは保持状態にお
かれている。前述の特許出願中に開示されたシステムに
於ては、メモリインターリーブ計画はそのメモリの全部
を使用するように構成されていた。このことは本発明に
於ては要求されない。データがスレーブマイクロプロセ
ッサに転送されている時このマイクロプロセサは転送さ
れる各バイトに対して伝送中保持状態におかれるように
回路が簡単化されている。この手順の使用はマスタース
レーブ動作を使用可能にするために必要な構成要素の数
を低減する。

第２図は第１図に示されたＣＲＴコントローラ２０の詳
細を示す図である。第２図はアトリビュートレジスタ２
１及びビデオ論理回路６７も備えている。

第２図にはＣＲＴコントローラ及びこれに関連する回路
を含むＣＲＴプロセッサカードの一部が示されている。

参照番号２１は一般に、ナショナルセミコンダクタ社に
より製造された型式番号ＭＭ５０５４０８０バイト長、
８ビット幅の外部アトリビュートレジスタであるデバイ
ス５０及び５２を示している。これらの循環ダイナミッ
クシフトレジスタ５０及び５２はディスプレイの一本の
線上に表示されるべき各キャラクタに関連するアトリビ
ュート情報を記憶している。

各キャラクタコードは８ビツトアトリビユートで構成さ
れている。このアトリビュートのビットは以下に示すよ
うに定義されている。

ＯＢＯＬＤ １　　　　ＢＬＩＮＫ ２　　　　ＲＥＶＥＲ８Ｅ　ＶＩＤＥＯ５ＵＮＤＥＲ，
５ＣＯＲＥ ４　　　　ＤＯＵＢＬＥ　ＵＮＩ）ＥＲ３ＣＯＲＥ５　
　　　　　　　　　ＡＬＴＥＲＮＡＴＥ　　Ｃ１−Ｌへ
１１１ＡＣ’ｌ’ＥＲ５ＥＴ６　　　使用せず ７　　　使用せず 各アトリビュートは他のものとは別個に選択可能であり
、これに関連した一つのキャラクタに対してのみ妥当で
ある。いかなるキャラクタもアトリビュートのいかなる
組合わせもとることができる。

ＢＯＬＤアトリビュートは関連する表示されたキャラク
タに対する明かるさの２５係の増加を意味する。ＢＬＩ
ＮＫアトリビュートは１．２　ＨＺのキャラクタ−明滅
ａｉを意味する。Ｒ，ＥＶＥＲ，ＳＥ　ＶＩＤＥＯアト
リビュートはそのキャラクタに関連した対応する１２ラ
インかける９ドツトキヤラクタブロツクがリバースビデ
オフィールドとなるようにする。

カーソルはブランクキャラクタに関連するリバースビデ
オアトリビュートを動作することにより発生される。Ｕ
ＮＤＥＲ，５ＣＯＲＥ　　アトリビュートはキャラクタ
ブロックのテープから単一の架線の１本の線を与える。

ＤＯＵＢＬＥ　ＵＮＤＥＲ８ＣＯＲ，Ｅ　７トリビユー
トはキャラクタブロックの底部の２本の線を用いた２倍
１哩のアンダーライン架線を与えろ。

ＡＬＴＥＲＮＡＴＥ　　ＣＨＡＲＡＣＴＥＲＳＥＴ　７
トリヒユートは従来の１２８シンボルキヤラクタセツト
からではなく、１２８シンボルキヤラクタセツトからキ
ャラクタコードなデコードする論理を選択する。

２つの外部アトリビュートレジスタ５ｏ及び５２はシス
テムバス内の直接メモリアクセス（ＤＭＡ）ｆヤンネル
から充填されている第１のレジスタト並列に機能し、−
力筒２のレジスタはビデオ回路６７を介して情報を出力
する。

表ボラインの終端で２つのレジスタ５ｏ及び５２は機能
を交換する。このように外部アトリビュートレジスタ対
５０及び５２はビンボン構成で使用されており、その一
方のレジスタはＤＭＡチャンネルに接続され他方のレジ
スタはビデオ回路６７に情報を出力する。一本の紛が□
表示された後、ＤＭＡの機能が第２の外部アトリビュー
トレジスタ５０あるいは５２により実行され、一方情報
がビデオ回路を介して第１の外部ア）　ＩＪビュートレ
ジスタ５２あるいは５０によって表示される。

情報は共通データ通信バスであるラインＤＯ−Ｄ７上を
レジスタ対２１に入力される。ラインＤＯ−Ｄ７からの
データはクロック信号により外部アトリビュートレジス
フ５０あるいは５２のどちらかにクロックされろ。この
クロック信号はアトリビュートバッファ制御５６に接続
されている回路により与えられる。

フリップ７０ツブ５４は外部アトリビュートレジスタ５
０あるいは５２のどちらがＤＭＡチャンネルに接続され
又どちらがビデオ部分に接続されるか決めろ。ＤＭＡチ
ャンネルに接続された外部アトリビュートレジスタ５０
あるいは５２は各ＤＭＡの転送の終端に於てクロックさ
れる。各表示緋に対して８０回のＤＭＡの転送がある。

ビデオ回路に関連し１こ外部アトリビュートレジスタ５
０あるいは５２はＣＲＴコントローラ２０に関連してメ
モリリフレッシュコントローラ２８により制御されるよ
うなビデオリフレッシュ速度でクロックされる。ＣＲＴ
コントローラ２０及び外部アトリビュートレジスタ５０
あるいは５２０両方が発信機４０から得られろリフレッ
シュ速度に同期されている。キャラクタが構成されライ
ンＣＣＯないしＣＣ６を介してＣＲ’Ｌ”コントローラ
２０から出力されるので、これらのアトリビュートは外
部アトリビュートレジスタ５０あるいは５２から同期し
て出力される。キャラクタ及び対応するアトリビュート
はレジスタパイプラインに入力されビデオ回路６７に同
期して到着する。

ＣＩ’（Ｔプ（コセツサカードのビデオ論理回路６７は
ＣＲＴコントローラ２０により示されたＡＳＣＩＩキャ
ラクタ−情報をビデオ信号に変換する。この変換はアス
キーキャラクタ−をキャラクタ−ジェネレータ５６０入
力端に印加することにより実行されろ。このジェネレー
タはあるキャラクタに対″ｆろドツトパターンに対応す
る情報を発生する。

このキャラクタジェネレータ５６はインテル社により型
式番号２６５２Ａとして製造されているＲ、　ＯＭであ
る。別に部品番号２７５２ＡなどのＥＩ）ＲＯＭも使用
できる。

キャラクタジェネレータ５６へのアドレス入力はアスキ
ーキャラクタ値及びラインカウントの両方からなってい
る。キャラクタジェネレータ５乙の出力は特定されＴこ
キャラクタに対してアドレス指定されているラインに対
応する一連のドツトである。キャラクタジェネレータ５
６による８ビツトの情報出力はビデオシフトレジスタ５
８中にラッチされここで好適実施例では直列に１７６９
ＭＨｚのキャラクタドツト速度でシフトされる。

ビデオ回路６７の残りの部分はキャラクタ情報を選択さ
れＴこアトリビュートに同期される。ＣＲＴプロセッサ
カードの出力はビデオ（ＶＩＤＥＯ）出力信号、水平同
期（Ｉ−１，５ＹＮＣ）及び垂直同期（ＶＳＹＮＣ）出
力信号である。これらはＣＲＴモニタ６８のモニタ動作
をビデオ信号に同期するために用いられる。ＣＲＴコン
トローラ２０はＩ−Ｉ　Ｓ　ＹＮＣ及びＶＳＹＮＣ信号
を発生するために用いられるタイミング情報を、しばし
ばビデオ信号の形をとるキャラクタ情報に同期させる。

前述のように多数のアトリビュート例えばボルド、ブリ
ンク、リバースビデオ、アンダースコア、ダブルスコア
及び１２８キヤラクタの別のセットの選択などがＣＲＴ
プロセッサカードによって表示できる。ＣＲＴプロセッ
サは２６９キヤラクタへのアクセスを力える。ＣＲＴコ
ントローラ２０は７本のラインＣＣＯないしＣＣ６を介
して１２８キヤラクタへの直接アクセスを与えろ。外部
アトリビュートレジスタ２１の１つからのビット５と共
にＣＲＴコントローラ２０は２５６キヤラクタの１つの
セットをアドレス指定する。キャラクタジェネレータ５
６は任意の所望のフォーマットで２５６キヤラクタつま
り２組の１２８キヤラクタによってプログラムできる。

このようなフォーマットの例はエリート、ゴチック、イ
タリック、マセマチソク、ザイエンテフイツク、モダー
ン、任意の外国語あるいはバイ力型のスタイルである。

前述したように外部アトリビュートレジスタ及び５２は
循環ダイナミック７フトレンスタである。これらは新し
い情報でロードできあるいはこれらは再循環モードにセ
ットでき、そのためこれらは連続的にデバイスの内部の
データを再循環する。外部アトリビュートレジスタ５０
あるいは５２の１つがＤＭＡチャンネルにとりつけられ
た時′ＩＨ報が入力される。即ち、ビデオ回路６７に取
り付けられた時外部アトリビュートレジスタ５０あるい
は５２ばすでに記憶されている情報を再循環する。

グラフィック制御グログラマブルアレー論理（ＰＡＬ）
６０はキャラクタジェネレータ５６に接続されている。

このグラフィック制御Ｐ　Ａ　Ｌ６０は１１個の直角パ
ターンのうちの任意のうちの１つで細い線のグラフを発
生するために使用される。

ＣＲＴコントローラ２０はラインＣＣＯないしＣＣ６上
を２つの十進ラッチ６２及び６４から成るパイプライン
へ向けて信号を送信する。この十進ラッチ６２及び６４
はキャラクタコードをラインコードに同期させ、キャラ
クタジェネレータ５６への信号を発生する。同様にライ
ンＬ　Ｃ　Ｏ　−　ＬＣ５上をＣＲＴコントローラ２０
は、ラインカウントを水平同期信号に同期させるために
用いられる大通ラッチ６６に接続されている。

ドツトクロック（ＤＣＬＫ）信号はオツシレータ４０か
ら９で割るカウンター６８へ印加される。

このカウンタ６８から出力はキャラクタクロック（ＣＣ
ＬＫ）信号である。このＣＣＬＫ信号は次にＣＲＴコン
トローラ２０へ印加される。このコントローラ２０はラ
インＣＣＯ−ＣＣ６及びラインＩＪｃ　ｏ　−　ＩＬ　
ｃ　６上をキャラクタコードを出力するためにクロック
信号を使用する。このＣＣＬＫ信号は又、垂直及び水平
同期信号を発生するためにも使用されろ。

６つの十進ラッチ７２　、７４及び７６から成るアトリ
ビュートパイプライン７０はアトリビュートレジスタ２
１に接続されている。このアトリビュートパイプライン
７０はアトリビュートビットをビデオ信号に同期させる
。アトリビュートノ（イフリイン７０の出力はビデオ論
理回路５７に供給される。

グラフィック制御パイプライン７８は王に十進ランチ７
８から成っている。このラッチ７８はライフＬＡＯ　、
ＬＡＩ　、ＶＳＰ及びＬ’ｔＥＮｗ介してＣＲ．Ｔコン
トローラ２０に接続されている。ボートＬＡＯ及びＬＡ
ｌは表示されるべきグラフィックキャラクタを選択する
。ＬＡＯ及びＬＡ１信号はグラフィックパイプライン７
８を介してグラフィック回路ＰＡＬ６０へのＬＴＥＮ信
号により結合される。グラフインク制御ＰＡＬ６０は次
にキャラクタジェネレータ５６からの信号を修正し適当
なグラフィックキャラクタを発生する。

ＤＭＡ調整論理回路は参照番号８０で一般的に示されて
いる。この回路は双方向性８ビツトシフトレジスタ８２
から成っている。この論理回路８０はアトリビュートバ
ッファがＣＲＴコントローラ２０と同時に同じ量のデー
タを要求することを保証する。このようにＣｒ１．Ｔコ
ントローラ２ｏ及びアトリビュートレジスタ２１はビデ
オ信号に入る前に同期している。

第６図では、マイクロプロセッサ１ｏが水晶１１からク
ロック信号を受信する。ＤＭＡコントローラ２５は調整
バッファ８６．８８及び９ｏに接続されている。同様に
マイクロプロセッサ１ｏは調整バッファ８８．９２及び
９４に接続されている。

調整バッファ８６．８８及び９ｏはＤＭＡコントローラ
２５あるいはマイクロプロセッサ１ｏのどちらかがアド
レスバス１４及びデータバス１６上の情報にアクセスす
ることを可能にする。

制御バス１８は４ビツトの２対１マルチイプレツクサ−
９６を含んでいる。制御バス１８の目的はマイクロプロ
セッサ１０により実行される機能を選択することにある
。これらはメモリ読み出し、メモリ書き込み、工１０読
み出し、あるいは■ん書き込みである。Ｉ１０複合回路
は一般に参照番号９８で示されている。これは６対８デ
コーダ１００から成っている。Ｉ１０デコーダ９８の目
的は実行されるべき機能に対する適当なＩ１０ボートを
選択１−ることにある。

ＤＭＡコントローラ２５及びマイクロプロセッサ１０は
水晶１１に基づいて同じ速度で動作する。

インタープロセッサ通信（ＩＰＣ）インターフェースは
一般に参照番号２６で示されている。これは６つのバッ
ファ１０２，１０４及び１０６から成っている。ＩＰＣ
バッファ１０２，１０４及び１０６はＩＰＣパス６０に
接続されかつＩＰＣパス６０へあるいはＩＰＣバス６０
からデータを転送するために双方向性である。マスター
調整回路１１２はマイクロプロセッサ１０に接続されて
いる。マスター調整論理１１２は、共にマイクロプロセ
ッサ１０がマスタープロセッサに成ることができるかど
うかを決定す７）２つのフリップフロップ１１４及び１
１６から成っている。これはＩＰＣバス６０の状態を決
定することにより行なわれる。

もしＩＩ）Ｃバス６０が使用されていない場合あるいは
、下位の優先順位のマスターマイクロプロセッサにより
占められてい１こ場合にはマイクロプロセッサ１０はマ
スターに成ることができる。バスマスター要求はマイク
ロプロセッサ１０の厘列出カデータ（ＳＯＤ）ラインを
セットすることにより発生される。マスター調整論理回
路１１２がマイクロプロセッサ１０がマスターになり得
ることを示した場合には即ちマイクロプロセッサ１０が
使用バス要求を有しかつ使用バス要求を有する他σ）全
てのプロセッサ６０よりも上位の優先順位を有している
場合にはマイクロプロセッサ１０はバス要求が供用され
たか否か決定する１こめに直列入力データ（ＳＩＤ）ラ
インをポールする。この点でマイクロプロセッサ１０は
スレーブプロセッサをアドレス指定するためにバス制御
レジスタ１０８を介して信号を発生する。マイクロプロ
セッサ１０は現在のバス要求をリセットできる即ちＳＯ
Ｄラインをリセットすることによりバスマスターとして
の地位を放棄できる。

マイクロプロセッサ１０がマスターになるとこれは他の
プロセッサ６２によるモニタのために所望のスレーブプ
ロセッサアドレスを■ＰＣバス６０に与える。特定され
た４ビツトアドレスを有するプロセッサ６２はここでス
レーブプロセッサになる。スレーブアドレスコンパレー
ター１１０はＩＰＣバス６０に接続されいっそのマイク
ロプロセッサ１０が他のプロセッサ６２のスレーブプロ
セッサになったかを示す好適実施例に於てはスレーブプ
ロセッサはフロッピーディスクプロセッサ６４である。

スレーブプロセッサの上位５２　Ｋバイトのメモリーあ
るいは下位５２にバイトのメモリのどちらかがマスター
マイクロプロセッサ１２の上位６２にバイト部分にマツ
プされろ。アクセスされたスレーブプロセッサメモリー
の部分はコントロールバス１８及びこれに関連し１こバ
ス制御レジスタ１０８ＶＣより決定される。スレーブプ
ロセッサのメモリをアクセスする１こめにマスターマイ
クロプロセッサ１０はスレーブへ読み出し書き込み信号
を発生する。スレーブプロセッサプログラムの実行は、
スレーブプロセッサメモリがアクセスされ、その後もと
に戻されたその間だけ中断される。

メモリからメモリへのデータ転送の二つのタイプがこの
システムに於ては可能である。第１はインターメモリ転
送である。この場合にはプロセッサはそのメモリ内のデ
ータの部分をある位置から他の位置へ移す。このような
内部メモリの移動はマイクロプロセッサの６４　Ｋメモ
リロケーションの任意の部分に於て実現できろ。メモリ
からメモリへの転送の第２のものは２つの異なったプロ
セッサのメモリデバイス間で発生する。この場合には、
マスタープロセッサはそのメモリの下位６２■（バイト
を保持するが、メモリの下位５２　Ｋバイト中に６２に
バイトのスレーブデータをマツプする。スレーブデータ
はスレーブメモリーの上位あるいは下位部分から得られ
る。次にメモリーからメモリへの転送は全くマスター５
２に部分円に於てメモリのスレーブ部分及びマスタ一部
分間であるいはメモリーのスレーブ５２に部分内に於て
発生できる。

第４図には、本発明のフロピーディスクプロセッサのブ
ロック図が示されている。フロピーディスクプロセッサ
回路は、その上に６つのコネクタＪ１−Ｊ６を有するプ
リント回路基板上に集積されている。６０ピンエツジコ
ネクタＪ１はフロヒ。

−ディスクプロセッサボードとＣＲＴプロセッサボード
との間の共通バスである。インタープロセッサ通信はこ
のＣＲＴプロセッサボードによって実現されろ。フロピ
ーディスクプロセッサボードは８インチあるいは５％イ
ンチのフロピーディスクドライバーへのインターフェー
スを与え、単密度（ＦＭ）、二重密度（ＭＦＭ）及びＩ
ＢＭあるいは非ＩＢＭフォーマットソフトセクターディ
スクをサポートする。これはディジーチェーン構造で４
つの単あるいは複サイドディスクドライノ（−までイン
ターフェースする。図示されて℃・な℃・固定ディスク
コントローラと共にこのコントローラは５ｙ及び８イン
チウィンチェスタ−ディスクドライブをサポートする。

コネクタＪ２は４個までのディジーチェーン型の８イン
チディスクドライブをインターフェースする。コネクタ
Ｊ６は５０から１９２ＤＯｂｐｓ　の送信速度でプリン
タへの標準ＲＳ　２５２直列インターフェースを与える
。コネクタＪ４は５％及び８インチのウィンチェスタ−
ディスクドライブをアクセスするために固定ディスクコ
ントローラへインターフェースするのに必要な全ての信
号を含んでいる。コネクタＪ５は応答ダイヤル機能を備
えた標準Ｒ８２５２汎用通信ラインである。コネクタＪ
６はコネクタＪ２と並列にあり５３Ａインチのディスク
ドライブをインターフェースする。マイクロプロセッサ
４１０はバッファ４１１を介してデータバス４１２に接
続されている。又、アドレスの上、位バイトを転送する
ために使用されるアドレスバス４１４の一部はバッファ
４１６を介してマイクロプロセッサ４１０に接続されて
いる。マイクロプロセッサ４１０は又、アドレスの下位
バイトを転送するために使用されるアドレスバス４１６
の部分にラッチ４１５を介して接続されている。アドレ
スバス４１４及び４１６の両方の部分がアドレスマルチ
プレクサー４１８に供給され仄にこれが６４　Ｋ　Ｘ　
８バイトデバイスであるＲＡＭ４２０に接続されている
。

データバス４１２に印加されろラッチ４２１はメモリー
４２０に接続されている。メモリーをリフレッシュし、
データアクセスのために適当なメモリーチバイスを選択
するメモリコントローラ４２２がアドレスマルチプレク
サ４１８に接続されている。

ウェスタンデジタル社により製造される型式番号ＦＤ１
７９１−０２のようなフロッピーディスクコントローラ
４２４もデータバス４１２ｖＣ接続されている。

バッファ４２６がフロッピーディスクコントローラ４２
４に接続されている。このバッファ４２６は読出しデー
タラインを介してデータ回復回路４２８に接続され、次
にこれがデータをフレームするためにフロッピーディス
クコントローラ４２４への読み取り窓信号を発生する。

このプロセスは、データストリームのどの部分が特定の
動作に関係１−るかを決定′１−ろ。ドライブ選択ラッ
チ４２９はデータバス４１２からコネクタ４６０の間に
接続され次にその出力は図示されていないフロッピーテ
ィスフドライブに印加される。バッファ４６１はフロッ
ピーティスフドライブコネクタ４６０とデータバス４１
２の間に接続されディスクドライブの状態を読み出す。

ＤＭＡコントローラ４５２はローカルデータバスＩ）０
−Ｄ７上をラッチ４６６を介してアドレスバス４１４の
上位８ビツトに接続されている。

ＤＭＡコントローラ４６２はまた一時記憶データ保持レ
ジスタ４６４Ｖｃも接続されている。次に、このデジス
タ４６４はデータバス４１２に接続されている。ＤＭＡ
コントローラ４６２もノ（ツファ４６６及びアドレスバ
ス４１６の下位８ビツトを介してブー）ＰＲ，０Ｍ４５
８に接続されている。

このブート１）ＲＯＭ４５８は更にデータバス４１２に
接続されている。

バッファ４４０はデータバス４１２に接続され別のバッ
ファ４４２はアドレスバス４１６の下位８ビツトに接続
されている。第６のバッファ４４４ばＲＥＡＤ及びＷＲ
ＩＴＥ　　ラインを介して制御バスに接続されている。

６つのこれらのバッファ４４０．４４２及び４４４の全
てはノ・−ドディスクコントローラインターフエスコネ
クタ４４６に接続されている。

割込み調整回路４４８はマイクロプロセッサ４１０に接
続されている。割込み調整回路４４８はＤＭＡコントロ
ーラ４６２、ノ・−ドディスクコントローラインターフ
ェース４４６．フロッピーディスクコントローラ４２４
あるいはジーログ社により製造され１こ型式番号Ｚ−８
４７０のデュアルチャンネル非同期レシーバ−／トラン
スミッタ（ＤＡＲ，Ｔ）４５２のどれか１つから発生さ
れる割込み信号を調整する。このＤＡｌ、Ｔ４５２標準
Ｒ，Ｓ　−２５２コンパチブル直列インターフェースポ
ートを与え、１つはディジーホイルプリンタ用で他の１
つは汎用通信用である。チャンネルＡはコネクタＪ５を
介して直列インターフェースを与エル。このボートはモ
デムにより使用できろ。チャンネルＢはＲ，５２５２−
ＣのザブセットでありこれはコネクタＪ６を介してプリ
ンタにインターフェースする。ＤＡＲＴ４５２はプログ
ラムの制御のもとで割込みを生じさせることができる。

再スタートベクトルが内部レジスタの内の１つから与え
られる。このベクトルはソフトウェアプログラマブルで
ある。チャンネルＡ及びＢに対するボー速度は以下に説
明１−るようにそれぞれ出力６及び２にあるタイマーに
よって制御される。別のＩ１０ボートがチャンネルＡ及
びＢ土の制御及び状態読み取りをアシストするために割
当てられている。

型式番号８２５５−．５プログラマブルインターバルタ
イマー４５０はマイクロプロセッサ４１０及びＪ）　Ａ
　Ｒ，Ｔ　４５２の両方に接続されている。このタイマ
ー４５０はシステムタイミングクロックとソフトウェア
の制御のもとで各種のボー速度を与えるためにＤ　Ａ　
Ｒ，Ｔに対する２つのクロックと乞発生づ−る。６つの
カウンタのすべてへのクロック入力の周波数は１．８４
５２ＭＨｚである。ローカルデータバスＤＯ−Ｄ７もタ
イマー４５０及び］）ＡＲＴ４５２に接続されている。

タイマー４５０はマイクロプロセッサ４１０にインター
バル信号を与えＤＡＲＴ４５２に２つの異なつ１こクロ
ック信号ＣＬＯＣＫ　　１　及びＣＬＯＣＫ　Ｏを与え
ろ。バッファ４５４がＤＡＲＴ４５２に接続されており
、このバッファ４５４の出力は次にＲ８２５２インター
フエース４５６に与えられる。別のバッファ４５８もＤ
ＡＲＴ４５２に接続されプリンタボート４６０に接続さ
れている。これは好適実施例に於ては直列インターフェ
ースである。

フロッピーディスクプロセッサは以下の条件のもとでは
割込みを行なう設備を備えている。即ち命令がフロッピ
ーディスクコントローラ４２４により十分に実行された
時命令がフロッピーディスクコントローラ４２４により
エラー条件によって打切られた時基本バイトカウントレ
ジスタが鳳データ転送中に空になつ１こ時プロセッサが
固定ディスクコントローラからの命令実行の完了の除に
図示しない固定ディスクコントローラへの命令パケラト
転送の終端に於てフロッピーディスクコントローラ４２
４へ強制割込み命令を発生した時あるいは割込う要求か
ソフトウェアによってセットされ１こ各様の状態のうち
の１つの結果として１）　Ａ　１１１’　４５２から受
信された時である。前述の条件のどれかが発生し１こ時
プロセッサへのＩＮＴラインが附勢されろ。プロセッサ
がＩＮＴＡラインを附勢才ろことにより応答し１こ時コ
ントローラ４２４はＲ，ＳＴ１命令をデータバス上に送
る。ディスクのソフトウェアはロケーション８（６進）
に割込みベクトルを含んでいる。固定ディスクコントロ
ーラからの割込みの場合にはＲ，Ｓ　Ｔ　２命令がＴ１
．　Ｓ　Ｔ　１信号に代わって発生される。ＤＡＲＴ４
５２が割込み順にＲ８Ｔ５（ソフトウェア）信号を発生
する。

プロセッサはフロッピーディスクコントローラ４２４及
びＤＭＡコントローラ４５２へのコントローラの状態レ
ジスタを問い合わせろことにより割込み論理回路をリセ
ットする。コントローラの状態レジスタの両方が、前述
の状態のうちの２つにより発生され１こ割込みをクリア
する１こめにサービスルーチンに於て検査されねばなら
ない。

マスタープロセッサは、制ｊＸＩライン出力ポートＦＯ
、ＤＩをセットし及びリセットすることによりスレーブ
プロセッサ上にＲＳ　’１．”　５．５割込みを発生−
ｒろ。この割込みは次にスレーブプロセッサ上でラッチ
され出カポ−）Ｆ４を介して命令によりリセットされな
ければならない。

タイマー４５０はモード及び初期カウント値に基づいて
特定され１こインターバルでＲＳ　Ｔ　７．５　信号に
より割込まれる。

インタープロセッサ］由信＜、　Ｉ　Ｐ　（、、’　）
コントローラ４６２はマイクロプロセッサ−３ＯＤ及び
Ｓ　１．　Ｄラインを介してマイクロプロセッサ４１０
に＆’Ｈされている。ＩＰＣコントローラ４６２はま１
こＩＰＣバス４６４にも接続されている。データバス４
１２及びアドレスバス４１４の上位８ビツトからのバッ
ファ４６６とデータバス４１２からのランチ４６８とデ
ータバス４１２からのバッファ４７０とがＩＰＣバス４
６４に接続されている。

第５図にはマイクロプロセッサ４１０．ＤＭＡコントロ
ーラ４６２及びブートＰＲ，ＯＭ４．５８の回路図が示
されている。

動作に於て、電力がまずシステムに印加された時に５１
２×８バイトブー）　Ｐｌｌ、０Ｍ４５８ハ、マドｖス
バスボ　）ＡＤ　　Ａ８を介してマイクロプロセッサ４
１０にロードされるプログラムを含んでいる。ソフトウ
ェアコードはブー）ＦＲＯＭ４５８のデータバスポート
０１−０８上をロードされろ。

パワーアップあるいはシステムリセット状態に於てはブ
ーストラップ動作は以下のように実行されろ。即ち、パ
ワーアップ状態あるいはキーボードＪ（、Ｅ　Ｓ　Ｅ　
Ｔリセットボタンを押すことはフロッピーディスクコン
トローラにプロセッサ４１０へのＰ　ＯＣ及びＭＲライ
ンを附勢させる。全体システムに対づ−る処理は中止さ
れ全てのプロセッサはリセット状態におかれる。フロッ
ピザイスクコントローラはプロセッサ４１０へのＢＯＯ
Ｔラインを附勢Ｌ　ＰＯＣラインを解放する。これはフ
ロッピーディスクプロセッサにブー）ＦＲＯＭ４５８か
らのコードを実行することを開始させろ。ブーストラッ
プファームウェアはブートＰＲ，０Ｍ４５８からのオペ
レーティングシステムブートプログラムをロードｆる。

次に、オペレーティングシステムツー）　フログラムは
オペレーティングンステムをロードし、これが残りのプ
ロセッサをロードする。全てのシステムプロセッザがロ
ードされ１こ時、フロッピーディスクプロセッサがＭＲ
ラインを解放する。次に全てのプロセッサがロケーショ
ン０から実行し始めろ。ブートストラップファームウェ
アはシステム構成パラメータを含んでおり、このパラメ
ータはブート動作中にメインメモリーへ転送されろ。フ
ァームブートストラップ動作の完了によってブートスト
ラップＰＩ（，０Ｍ４５８はシステムにアクセスできな
いようになる。

ＤＭＡコントローラ４６２は４つの独立のチャンネル０
−６を含んでいる。それぞれが４つの組の１６ビツトレ
ジスタを備えており、即ちベースアドレス、カレントア
ドレス、ベースワードカウント及びカレントワードカウ
ントである。このべ−スアドレス及びベースワードカウ
ントレジスタはデータ転送動作の前に初期設定されねば
ならない。チャンネル１は、フロッピーディスクデータ
転送の１こめのものである。チャンネル０ば、ハードデ
ィスクコントローラインターフェースに割当てられてい
る。チャンネル２及び６はメモリ間転送に使用される。

別のレジスタ、状態、命令、一時、モード、マスク及び
要求は別のＤＭＡ動作の制御に使用される。

データ転送が始まった時データ要求信号がＤＭＡコント
ローラ４６２に向けて発生される。次に、このコントロ
ーラ４６２がプロセッサ４１０に向けて１４０　Ｌ　Ｄ
要求を送る。このプロセッサ４１０はＩ−１０Ｌ　Ｄ背
定応答信号を送ることによってＨＯＬＤ信号に応答する
。ＤＭＡコントローラ４６２は次にメモリへあるいはメ
モリーから一つのバイトを転送し、現在のアドレスカウ
ンタを増分し、現在のワールドカウンタを減分し、そし
てＨＯＬ　Ｄ要求ラインを解放する。

転送は仄の条件のうちの１つが満１こされる迄続（。即
ちフロッピーディスクコントローラがデータ転送要求の
発生を停止するか、図示されていないハードディスクコ
ントローラがデータ転送要求の発生を停止するか、ある
いは現在のワードカウントが空になるかである。

ＤＭＡコントローラ４５２はモードレジスタ内の自動初
期設定使用可能ビットをセットすることによって、自動
初期設定できる。データの転送は前述のモードと同じ方
法で実行される。現在のワードカウントレジスタが空に
された時、現在のアドレス及び現在のワードカウントレ
ジスタは自動的にそれぞれベースアドレス及びベースワ
ードカウントレジスタから再びロードされろ。

第６図には、タイマー４５０から２つの異なったクロッ
ク信号を受信するＤＡＲＴ４５２が示されている。ＣＬ
ＯＣＫＯ信号はタイマー０ＵＴ１ボートから出力されＤ
ＡＲＴ　ＴＸＣＡ）く−及びＲＸＣＡバーポートへ入力
される。このＣＬＯＣＫ１信号はボー）ＯＵＴ２でタイ
マー４５０から出力され入カポートＲＸＴＹＣＢバーを
介してＤＡＲＴ　４５２へ印加される。

Ｉｔ、　Ｓ　２５２インターフエース用バツフア４５４
は一般に参照番号４５４で示されている。同様にプリン
タインターフェース用バッファ４５８は参照番号４５８
で示されている。ま１こマイクロプロセッサ４５０に接
続された割込み調整回路は一般に参照番号４４８で示さ
れ、かつ王にＬＳＩ７４ランチから成っている。

第７図にはそれぞれ８個のメモリーデバイスからなる４
つのバンクから構成されるランダムアクセスメモリ（１
１，ＡＭ）４２０が示されている。これらのデバイスは
インテル社によって供給される型式番号２１１８−４で
ある。一般的に参照番号４１８で示されたアドレスマル
チプレクサはＲＡＭ４２０に接続されている。ラッチ４
２１がＲＡＭ４２０とデータバス４１２との間に接続さ
れている。

この図に示され１こ残りの部分はメモリコントローラの
動作に必要とされるものである。メモリコントローラは
一般に参照番号４２２で示されており、８１７４シフト
レジスタ及びＬ３５９５カウンタヲ含んでいる。リフレ
シュアドレスラインＲ，Ｆ　Ａ　Ｏ−Ｒ，Ｆ　Ａ　７は
１１．ＡＭ４２０内のメモリロケーションをリフレッシ
ュｊる１こめに使用サレ、メモリコントローラ回路４２
２により発生されろ。

第８図には、一般に参照番号４６２で示されろインター
プロセッサ通信（Ｉ　Ｐ　Ｃ，）コントローラが示され
ている。これは型式番号ＬＳ１１２及びＬＳ７４のよう
な多数のフリップフロップ及びゲートから成っている。

２つのＬＳ２４５デバイスは一般に参照番号４６６とし
て示され、ＩＰＣバスのバッファとして機能ｆ７ｐ。こ
のバッファ４６６はＪＩＩＰＣバスコネクタ４６４に接
続されている。データバス４１２からのラッチ４６８と
２つのデバイスＬＳ２４４及びＬＳ５７６が更［ＪＩＩ
ＰＣバスコネクタ４６４に接続されている。このＬＳ２
４４及びＬＳ５７５デバイスはＪ　Ｉ　ＩＰＣバスコネ
クタ４６４へのバッファ４７０を形成している。ＬＳ１
７５ラッチ４６６は、ＤＭＡコントローラ４６２からあ
るいはＩＰＣコントローラ４６２から発生できるマイク
ロプロセッサ４１０の保持要求の調整器として機能する
。

第９図には、フロッピーディスクコア）ｏ−５４２４と
システムクロック４７２及び４７４０回路図が示されて
いる。フロッピーディスクコントローラ４２４はコント
ローラへのバッファ及びフロッピーディスクドライブ４
２６のデータに接続されている。型式番号ＬＳ５７４ラ
ッチはデータバス４’１２．！：フロッピーディスクド
ライブ選択コネクタ４３０との間に接続されている。別
のバッファ４６１がデータバス４１２とディスクドライ
ブ選択コネクタ４６０との間に接続されて℃・る。

データ回復回路は、一般に参照番号４２８で示されてい
る。これは王にウェスタンデジタル社によって製造され
１こＷＤＩ６９１フロッピーサポート論理デバイスから
なっている。このデータ回復回路は７ｏツピーデイスク
コントローラ４２４とバッファ４２６とに接続されてい
る。システムクロックは１４．７４５６　ＭＨｚの周波
数で動作する水晶発振器４７２を備えている。ＬＳ１６
’ｌカウンタ４７４かこの発振器に接続されている。別
の水晶発振器４７５が８．０００ＭＩ−ＩＺで動作しこ
れはフロッピーディスクプロセッサ４２４の動作周波数
を制御する別のＬＳＩ６１カウンタ４７６に接続されて
いる。

ベルブ社により製造され１こ型式番号６５７４−００１
のようなジャンパー型スイッチ４７８は、システムが５
％インチフロッピーディスクあるいは８インチフロッピ
ーディスクのどちらをドライブするように構成されてい
るかに応じた２つの動作周波数のうちの一方を選択す７
）１こめに使用される。フロッピーディスクコントロー
ラ４２４は８インチフロッピーディスク、ドライブに対
しては２Ｍ　Ｉ−Ｉ　Ｚクロック入力を要求し５％イン
チフロッピーディスクドライブに対してはＩ　Ｍ　ＨＺ
クロック入力を要求する。スイッチ４７８により選択さ
れた動作周波数は選択されるディスクドライブに適合で
きるビット速度でフロッピーディスクコントローラ４２
４をドライブする１こめに使用される。

どちらかの大きさのフロッピーディスクを選択する１こ
めにスイッチ４７８を附勢することに加えて、５つの他
のジャンパー型スイッチ４８０．４８２　。

４８４．４８６及び４８８が選択されねばならない。

ジャンパースイッチ４８０は、８インチフロッピーディ
スクドライブ用回路を構成するフェースロックループ回
路内で使用されろ４　Ｍ　ＨＺのＶＣ。

周波数を特定できろ。スイッチ４８０が２ＭＨ２のＶＣ
ｏ周彼周波数定する時この回路は５％インチフロッピー
ディスクドライブに適合する。チータストリーム内のパ
ターンをサンプリングする窓カデータヒツト速度に対応
しヤ・このスイッチ６により発生される。読出しクロッ
ク（ＲＣＬＩ（）信号はフロッピィ−ディスク論理デバ
イス４２８による周波数人力の結果として発生され、が
っフロッピーディスクコントローラ４２４に印加される
。

ジャンパースイッチ４８２はフロッピーサポート論理４
２８が書き込みブリコンペンセーションヲ実行せること
を特定できる、８インチフロッピーディスクに対しては
、ディスクからＱ）ビットの相対位置のシフトを調整す
る１こめの書込みブリコンベンセルジョンはトラック番
号４６より大きい内側のトラック上で実行されねばなら
ない。しかし５％インチフロッピーディスクに対しては
書き込みブリコンベンセルジョンは全部のディスク（全
トラック）にわたって実行されねばならない。

スイッチ４８２はこれらの書込みプリコンペンセーショ
ン条件のうちのどちらの一方に適合￥るように位１′ｉ
ｆ決めできる。

ジャンパースイッチ４８４は８インチフロッピーディス
クドライブからのＲＥＡＤＹシグナルがフロッピーディ
スクコントローラ４２４に印加できるようにする。しか
し５％インチフロッピーディスクドライブに対してはい
かなるｎＥＡ、ＤＹ倍信号供給されないが、スイッチ４
８４が適当にセットされ１こ時にはＤＩＳＫ　ＣＨＡＮ
ＧＥ信号が便用される。

ジャンパースイッチ４８６は８インチフロッピーディス
クドライブからのＤＩＳＫ　ＣＨＡＮＧＥ　　信号がＩ
１０ボートｃｏを読取ることができるように−ｊるつま
り５％インチフロッピーディスクドライブからのＤＩＳ
Ｋ　ＣＩＩＡＮＧＥ　　信号を変換するために使用され
ている。この変換手順は５阿インチフロッピーディスク
信号の検出が８インチフロッピーディスク信号の検出と
は逆であるという事実の１こめに要求される。

ジャンパースイッチ４８８はディスク読取り／書込みヘ
ッド固定時間を調整する１こめに使用される。ジャンパ
ースイッチ４８８が備えられていない時にはヘッド固定
時間は８インチフロッピーディスクドライブに必要なほ
ぼ５０　ｍｓ　　にセットされている。しかし５％イン
チフロッピーディスクドライブに対してばＩ−］、ＥＡ
Ｄ　ＬＯＡＤ信号がディスクドライブモータを動作する
ために使用される。

従って、ジャンパースイッチ４８８が５％インチディス
クドライブ動作に対して適当に位置決めされた時にはヘ
ッド設定時間はほぼ２００ミリ秒まで拡張されディスク
ドライブモータがその速度に達することができる。

第１０図には６つのバッファ４４０，４４２及び４４４
からなるハードディスクコントローラインターフェース
が示されている。バッファ４４０はハードティスフコン
トローラインターフェースコネクタ４６４とデータバス
４１２との間に接続されている。別のバッファ４４２は
ノ・−ドディスクコントローラインターフェースコネク
タ４６４と下位８ビツトアドレスバス４１６との間に接
続されている。更に別のバッファ４４４は制御ＲＥＡＤ
ラインとＷＲＩＴＥ　　ラインとに接続されている。

動作に於てバスマスター要求は前述し１こようにＣＲＴ
マイクロプロセツザのこのＳＯＤラインをセットするこ
とにより発生されろ。マイクロプロセッサ１０は、ＳＩ
Ｄラインかバス要求を許可されているか否か決定する１
こめにそのＳＩＤラインヲホールする。マイクロプロセ
ッサ１０はフロッピーディスク１０セツザの場合にはス
レーブプロセッサをアドレス指定する１こめにバス制御
レジスタ１０８を介して信号を発生できる。

マスタープロセッサは所望のズロセツサ番号の４ビツト
拡張アドレスを決定しこれをＢＵＳＭＡＳＴＥＲ要求に
先行して出力ＦＯ（バス制御レジスタ１０８）を用いて
そのバスコントローラに印加する。Ｉ　Ｐ　Ｃコントロ
ーラは１３Ｕｓ　　ＢＵＳＹが偽にされるのを待つ。Ｌ
！ＵＳＰＲＩＯＲＩＴＹ及び能動ＢＵＳ　　ＩＩＥＱＵ
ＥＳＴを有するコントローラはＢＵＳＭＡ　Ｓ　Ｔ　Ｅ
　Ｉ？になり、ＢＵＳ　　ＢＵＳＹをセットする。

そのＴこめ同時要求プロセッサはバス優先順位の順にマ
スタープロセッサになる。プロセッサはそれがバスマス
ターになったか否か決定する１こめに内部バスマスター
状態へのＳＩＤラインをポールする。このプロセッサは
未処理のバス要求をリセットすることにより、つまりそ
のＳＯＤラインをリセットｉることによりバスマスター
としての地位を放棄できる。

それが１度マスターになると、スレーブプロセッサの番
号がＡ、ＤＤ１６−１９としてＩＰＣバス上に示され、
全てのプロセッサによりモニタされる。ハードウェアア
ドレスプラグ内に対応する４ビツトアドレスを有ｊろプ
ロセッサがスレーブ１０セツサになる。マスタープロセ
ッサは５２にと６４　Ｋの間のメモリをアドレス指定す
ることによりスレーブプロセッサから５２　Ｋのメモリ
のブロックを読取りあるいは書込みてきる。これは、出
力ＦＱによってＩＰＣに送られＴこ拡張アドレスの５番
目のビットにより決定されるようにスレーブプロセッサ
上の上位あるいは下位の５２Ｋに対応スル。マスタープ
ロセッサ」二のバスコントローラは、これらのアドレス
がアクセスされ１こ時にバイトベースでスレーブプロセ
ッサに読取り／書込み命令を自動的に発生する。メモリ
動作の実行はスレーブプロセッサに透過的である。すな
わち、それは妨害されずにその処理を続けることができ
る。

スレーブプロセッサのメモリを読取りあるいは書込むこ
とに加えて、マスタープロセッサはやはり出力ＦＯを用
いてスレーブプロセッサにリセット信号つまりＲ３Ｔ５
．５割込み信号を発生できる。

マスタープロセッサは、スフーブバツファが使用可能に
あるか否か決定するｊこめにスレーブメモリ内の状態を
読取ることによってスレーブ１０セツサと通信を始めろ
。スレーブプロセッサが使用可能であれば、転送を要求
しているプロセッサがスレーブプロセッサ内の固定バッ
ファに機能要求を書き込み、スレーブの状態バイト内に
１ビツトをセットする。典形的には、マスタープロセッ
サは、ポーリングがスレーブプロセッサにより行なわれ
１ことしても、スレーブプロセッサへのＲ，ＳＴ５．５
に要求の処理を始めさせる。次に、スレーブプロセッサ
はその待ち行列へ要求を転送しなげればならない。これ
はスレーブのソフトウェアによって決定される優先順位
の順にその待ち行列からの要求を実行する。

転送要求が実行され１こ時に、スレーブであつ１こプロ
セッサは、要求され１こバッファをそのメモリ内で使用
可能にしかつバスのマスターになり、そして要求してい
るプロセッサをスレーブに′ｆろ。

マスタープロセッサはまず要求された動作を特定する機
能ブロックを読取る。実際のデータの転送が使用可能に
され１こ時に、これは機能ブロック内で特定され１こよ
うに、要求しているプロセッサのメモリへ直接に読取り
あるいは書込み転送を行ない、その機能が完了されたこ
とを要求プロセッサに知らせるｆこめにＲ３Ｔ５．５信
号でもとの要求プロセ、ツサ（今はスレーブ）に割込む
。マスタープロセッサは仄にバスを解放し、新しい転送
が始まる。

スレーブプロセッサの上位５２　Ｋバイトのメモリある
いは下位６２にバイトのメモリのどちらかがマスタープ
ロセッサのメモリ１２の上位５２にバイト部分にマツプ
される。アクセスされたスレーブプロセッサのメモリの
部分は制御バス１８及びこれに関連し１こバス制御レジ
スタ１０８によって決定される。

スレーブプロセッサのメモリ内のデータブロックをアク
セスするために、Ｄ　Ｍ　Ａコントローラ４６２が初期
設定されろ。ＤＭＡコントローラは、それがバイトベー
スで転送していることを知らされろ。ＤＭＡコントロー
ラ４６２の１方のチャンネルはスレーブメモリから一時
メモリデータ保持レジスタ４６４ヘデータを転送する１
こめにノースレジスタとして指定される。ＤＭＡコント
ローラ４６２内の第２のチャンネルはデータを一時メモ
リデータ保持レジスタ４６４からマスターメモリへデー
タを転送する１こめに使用される。

これはフロッピーディスク（スレーブ）プロセッサメモ
リからＣＲ’ｒ（マスタ）プロセッサメモリへデータを
転送する手順である。しかし、メモリ転送の方向を逆転
する際に、ＤＭＡ内部レジスタの機能は変更されず、ソ
ース及び行先メモリが変更されろ。

アドレスバイトカウンタはＤＭＡコントローラ４６２の
両方のチャンネルにロードされる。一方のチャンネルで
はアドレスバイトカウンタがソースのメモリのロケーシ
ョンを表わし、第２のチャンネルではバイトカウンタは
行先メモリのロケーションを表わす。この動作において
、両方のバイトカウンタの値は、ソースから一時メモリ
データ保持レジスタへ転送されるデータのバイト数が、
一時メモリデータ保持レジスタから行先メモリへ転送さ
れろバイト数に等しいので、初期には等しくされろ。

このシステムでは、自＠ｌ）ＭＡ要求信号は常にＤＭＡ
コントローラに与えられている。しかし、ＤＭＡコント
ローラが初期設定され１こ後、マスクが取り除かれ、自
ｊｌｔｌｌＤＭＡ要求信号がＤＭＡコントローラによっ
て識別されその動作が開始される。

ＤＭＡコントローラ内の両方のチャンネルのバイトカウ
ンタが零にされ１こ時に、ＤＭＡコントローラが自分自
身をマスクし、その結果動作が終端する。

フロッピーディスクプロセッサにより開始され１こ転送
の場合には、割込みばＴ）　Ｍ　Ａ動作の完了の際に自
動的に発生される。割込み信号はフロッピーディスクプ
ロセッサに割込み、ソフトウェア制御がＤＭＡコントロ
ーラに復帰する。フロッピーディスクプロセッサの割込
み信号はプロセッサに、転送が終了し１ここと及びデー
タが初期にどのような目的が意図されていようともここ
で使用できろことを命令するために使用されろ。

調整論理は、適肖なチャンネルが附勢されかつマイクロ
プロセッサがマスターにある時だけ、あるいは逆に対応
するチャンネルがスレーブにあるべきプロセッサに対し
て附勢さ飴た時にＩＰＣバス上にデータを許可すること
を要求する。

このメモリからメモリへの転送動作はＣＲＴメモリのフ
ロッピーディスクプロセッサの要求で発生したメモリ間
転送と同様の方法で実行できる。

メモリ間転送はこのシステムにおいても１つのメモリ内
で行なうことができるが必ずしも１．ＰＣバスの両端間
で行なうことは必要ではない。手順は同じであるが、メ
モリーマツピングは、この場合には全く発生しない。

【図面の簡単な説明】

第１図は本発明の外部アトリビュート論理を有するワー
ドプロセツザシステムのブロック図、第２図は本発明の
ＣＲＴコントローラ及び外部つ′トリビュートレジスタ
の回路図、第３図は本発明のＣＲＴマイクロプロセッサ
及びこれに関連するＤＭＡコントローラの回路図、第４
図は本発明のフロッピーディスクプロセッサボードの回
路図、第５図は本発明のフロッピーディスクプロセッサ
ボード上のブー）ＦＲＯＭ、プロセッサ、直接メモリア
クセスコントローラを示す回路図、第６図は本発明のデ
ュアル非同期レシーバ／トランスミッタ（ＤＡＲＴ）シ
リアル通信コントローラ及びフロッピーディスクプロセ
ッサボード上のタイマーの回路図、第７図は本発明のフ
ロッピーディスクプロセッサメモリの回１路図、第８図
は本発明のフロッピーディスクプロセッサのインタープ
ロセッサ通信コントローラの回路図、第９図はフロッピ
ーティスフコントローラのインターフェース及びシステ
ムクロックの回路図、及び第１０図は本発明のハードデ
ィスクコントローラのインターフェースの回路図で・あ
る。 １０：中央処理装置（ｃｐＵ） １２：ダイナミックメモリ　　１４：データバス１６：
アドレスバス　　　　　　２０：ＣＲＴコントローラ２
１　：アトリビュートバツファ制御論理２２：直列−並
列汎用非同期レシーバ／トランスミッタ２４：キーボー
ド　　　　　　　２５　　：　ＤＭＡコントローラ２６
１：ＩＰＣインタフェース ２８；メモリ状態コントローラ ３０：ＩＰＣバス　　　　　　３２：プロセツシングユ
ニット６４：ディスクプロセッサ　　ろ６：プリンタ６
７：ビデオ論理　　　　　３８：ＣＲＴモニタ４０：オ
ツシレータ　　　　４２：水晶（外４名） ニ工灼茄 ＋２１１ＮＴＲ３−−一−−一一一一−−−一一−ヨＦ
ＩＧ、５ｅ ＦＩＧ、５ｆ ｔ　ｌ　＋　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　−□□ｔ−ｉｂ、ｂｃ −□　　　　　　　　　　　　　　　　　　　　　　　
　　　ｉｌ、４１＋ＩＩＭＥＭ）鎖 ＦＩＧ、７ｇ ＦＩＧ、８ｅ ＦＩＧ、８ｆ （３） ＦＩＧ、９ａ ＦＩＧ、９ｂ　　　　Ｉ ｔｌｌＥＯＰ （１）１日琵 ＦＩＧ、９ｅ ＦＩＧ、９ｆ ＦＩＧ、ｌ０ａ ＦＩＧ、ｌＯｂ ＋５＋５ ＦＩＧ、ｌＯｃ 手続補正書（方式） １事件の表示 昭和５８年特許　願第　８９０３７　　号直接メモリア
クセステータ転送装置 ６補正をする者 事件との関係　　　出　願　人 住所 名　称　　ピノトネイ・ボウズ・インコーポレーテノド
４代理人 手続補正書（方式） 昭和ぷ８年７２月２０日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和ゴ年ｖ５許願第　ｇ！０３フ　号 ６゜補正をする者 事件との関係　　出　願　人 住所 名≦Ｉ　Ｌ−°、７トネイ　す、クス°・インコー寸”
Ｌ−−テ／Ｉパ４、代理人 ５補正命令の日付　　昭和ｄ年　Ｓ月ノ。日（発送日）
６補正の対象 ４、図面の簡単な説明 第１図は第１ａ図及び第１ｂ図の関連を示す図、第１ａ
図および第１ｂ図は本発明の外部アトリビュート論理を
有するワードプロセッサシステムのブロック図、第２図
は第２ａ図ないし第２ｆ図の関連を示す図、第２ａ図な
いし第２ｆ図は本発明のＣＲＴコントローラ及び外部ア
トリビュートレジスタの回路図、第６図は第ろ８図ない
し第６ｈ図の関連を示す図、第ろ８図ないし第６ｈ図は
本発明のＣＲＴマイクロプロセッサ及びこれに関連する
ＤＭＡコントローラの回路図、第４図は第４ａ図及び第
４ｂ図の関連を示す図、８Ｉ＋、４ａ図及び第４ｂ図は
本発明のフロッピーディスクプロセッサボードの回路図
、第５図は第５ａ図ないし第５ｈ図の関連を示す図、第
５ａ図ないし第５ｈ図は本発明のフロッピーディスクグ
ロセソサボード上のプートＦＲＯＭ、ブロセツザ、直接
メモリアクセスコントローラを示す回路図、第６図は第
６ａ図ないし第６ｄ図の関連を示す図、第６ａ図ないし
ｍ６ｄ図は本発明のデュアル非同期レシーバ／ＩＩ） トランスミッタ　（ＤＡＲＴ）　　シリアル通信コント
ローラ及びフロッピーディスクプロセッサボード上のタ
イマーの回路図、第７図は第７ａ図ないし第７ｈ図の関
連を示す図、第７ａ図ないし第７ｈ図は本発明のフロッ
ピーディスクプロセッサメモリの回路図、第８図は第８
ａ図ないし第８ｈ図の関連を示す図、第８ａ図ないし第
８ｈ図はフロッピーディスクプロセッサのインタープロ
セッサ通信コントローラの回路図、第９図は第９ａ図な
いし第９ｈ図の関連を示す図、第９ａ図ないし第９　ｈ
図はフロッピーディスクコントローラのインターフェー
ス及びシステムクロックの回路図、及び第１０図は第１
０ａ図ないし第１０ｃ図の関連を示０ す図、第１０　ａ図ないし第＃含ｃ図は本発明のハード
ティスフコントローラのインターフェースの回路図であ
る。 １０：中央処理装置（ＣＰＵ） １２：ダイナミックメモリ １４：データバス １６：アドレスバス ２０　：　ＣＲＴコントローラ ２１　：　アトリビュートバック’７ｍ制御論理２２：
直列−並列汎用非同期レシーバ／トランスミッタ ２４：キーボート９ ２　Ｓ　：　ＤＭＡコントローラ ２６：ＩＰＣインタフェース ２８：メモリ状態コントローラ ろＯ：ＩＰＣバス ろ２：プロセッシングユニット ６４：ディスクプロセッサ ろ６：プリンタ ろ７：ビデオ論理 ろ８：ＣＲＴモニタ ４０：オッシレータ ４２：水　晶 ’１５１＋’：出′−１１人　　Ｌ’、’　ノｌ−ｒ・
イ・７１．５シー（・／ｒンら！−、、Ｉ’４Ｌ、−ノ
ーソＦ（’、ｌ：ｊｉｊ：人　、’ｉｌ’、ｊ１１ｊ、
−Ｊ湯戊７１１、三（外４名） −２シ

Claims (1)

1. 【特許請求の範囲】 ｆｌ）ｆｄｌ　　データを処理する第１の処理手段ｆｂ
   ｌ　　該第１の処理手段に動作的に接続されデータを記
   憶する第１のデータ記憶手段 ｌｃｌ　　第２の処理手段 ｆｄｌ　　該第２の処理手段に動作的に接続されデータ
   を記憶する第２のデータ記憶手段、及び ｆｅｌ　　前記第１の処理手段、前記第１のデータ記憶
   手段及び前記第２のデータ記憶手段に動作的に接続され
   、前記処理手段を介在せずに面接に前記第１のデータ記
   憶手段から前記第２のデータ記憶手段にデータを転送す
   るデータ転送手段、から成ることを特徴とするデータ転
   送装置。 （２、特許請求の範囲第１項において、前記データ転送
   手段が直接メモリアクセスコントローラを備えることを
   特徴とするデータ転送装置。 （３）特許請求の範囲第２項において、前記データ転送
   手段が更に、前記直接メモリアクセスコントローラに動
   作的に接続され１こインターフロセッサー通信バスを備
   えることを特徴とするデータ転送装置。 （４）特許請求の範囲第６項において、前記データ転送
   手段が更に、前記インタープロセッサ通信バスに動作的
   に接続され、その上をデータを転送させるインタープロ
   セッサ通信コントローラを備えることを特徴とするデー
   タ転送装置。 （５）特許請求の範囲第１項において、前記第１の処理
   手段がディスプレイプロセッサであり、前記第２の処理
   手段が大容量メモリデータ記憶ブロセツザであることを
   特徴とするデータ転送装置。 （６）特許請求の範囲第５項において、前記ディスプレ
   イプロセッサがＣＲＴプロセッサであることを特徴とす
   るデータ転送装置。 （力　特許請求の範囲第５ないし６項において、前記大
   容量メモリデータ記憶ノロセッザがディスクプロセッサ
   であることを特徴とするデータ転送装置。 （８）特許請求の範囲第１項において、前記データ記憶
   手段がランダムアクセスメモリであることを特徴とする
   データ転送装置。 （９）特許請求の範囲第１項あるいは８項において、前
   記処理手段がマイクロプロセッサであることを特徴とす
   るデータ転送装置。 （１０）データ記憶手段を有する第１のプロセッサユニ
   ットから、データ記憶手段を有する第２のプロセッサユ
   ニットにデータを転送するデータ転送装置であって、第
   １のプロセッサユニットのデータ記憶手段から直接に第
   ２のプロセッサユニットのデータ記憶手段へデータを転
   送する直接メモリアクセスコントローラを備えることを
   特徴とするデータ転送装置。