JPH0754633B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
MOSFET（絶縁ゲート形電界効果トランジスタ）で構成さ
れたEPROM（エレクトリカリ・プログラマブル・リード
・オンリー・メモリ）装置に利用して有効な技術に関す
るものである。

〔従来の技術〕

FAMOS（フローティング・アバランシェ・インジェクシ
ョンMOSFET）のような半導体素子を気負素子（メモリセ
ル）とするEPROM装置が公知である（例えば、特開昭54
−152993号公報参照）。EPROM装置においては、約12Vの
ような比較的高い電圧にされた書込み用高電圧Vppを用
いて、上記FAMOSトランジスタのフローティングゲート
へ選択的に電気をアバランシェ注入することによってそ
のしきい値電圧を変化させて論理“0"又は論理“1"の書
き込みが行われる。

〔発明が解決しようとする問題点〕

本願発明者等においては、上記のようなFMOSトランジス
タの読み出し動作の高速化のために、第３図に示したよ
うなセンスアンプSAを開発した。メモリアレイから共通
データ線CDに読み出された信号は、増幅MOSFETQ11のソ
ースに供給される。この増幅MOSFETQ11のゲートには、
共通データ線CDの反転増幅信号が供給される。すなわ
ち、上記共通データ線CDにゲートが結合されたMOSFETQ1
3とそのドレインに設けられたＰチャンネル型の負荷MOS
FETQ14は、反転増幅回路を構成しその出力信号を上記MO
SFETQ11のゲートに伝えるものである。上記増幅MOSFETQ
11のドレインには、負荷手段としてのＰチャンネルMOSF
ETQ12が設けられる。上記増幅MOSFETQ11のドレイン出力
は、例えばCMOSインバータ回路IVに供給され、そのロジ
ックスレッショルド電圧を参照電圧して読み出し信号の
ハイレベル／ロウレベルの識別が行われる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。図示し
ないメモリアレイ内の選択されたメモリセルが高いしき
い値電圧（“0"）をもっている場合、共通データ線CDと
回路の接地点との間に直流電流通路が形成されない。こ
の場合、共通データ線CDは、上記MOSFETQ11及びQ12から
の電流供給によって比較的ハイレベルにされる。このと
き、共通データ線CDが所定電位に達すると上記反転増幅
回路の出力信号の反転出力信号によってMOSFETQ11がオ
フ状態にされ、その電流供給が停止される。それ故に、
共通データ線CDのハイレベルは、比較的低い電位に制限
される。これに対して、メモリアレイ内の選択されたメ
モリセルが低いしきい値電圧をもっている場合、共通デ
ータ線CDと回路の接地点との間にカラムスイッチMOSFE
T、データ線、選択されたメモリセル及びMOSFETQ11,Q12
を介する直流電流経路が形成される。それ故に、共通デ
ータ線CDは、バイアス回路から供給されるバイアス電流
にかかわらずロウレベルにされる。このようなバイアス
回路による共通データ線CDのハイレベルとロウレベルと
の振幅制限は、共通データ線CD等に信号変化速度を制限
する浮遊容量等の容量が存在するにかかわらずに、読み
出しの高速化を図ることができる。

しかしながら、メモリアレイのアドレッシングにおい
て、非選択のデータ線に結合されFAMOSトランジスタが
オン状態のとき、そのデータ線の電位は回路の接地電位
のようなロウレベルにされている。したがって、第４図
のタイミング図に示すように、アドレス信号AX,AYの切
り換えによって、ワード線の切り換え及び、上記ロウレ
ベルにされたデータ線が選択され、そのデータ線に結合
されたFAMOSトランジスタがオフ状態のとき、センスア
ンプSAから共通データ線CD及びカラムスイッチ回路を通
して上記データ線に一時的に電流が流れる。これによ
り、増幅MOSFETQ11のドレイン出力電圧Ａは、上記の電
流供給動作に伴い一瞬ロウレベル側にされるという反転
動作を行う。これにより、上記論理“0"の読み出し動作
が遅くなってしまう。また、上記センスアンプSAの一時
的な反転読み出しによって、出力回路が応答して比較的
大きな負荷容量を駆動するための比較的大きな電流を流
すことになってしまい、回路の接地線又は電源電圧線に
比較的大きなノイズを発生させる原因となり、動作マー
ジンを悪くするものとなる。

この発明の目的は、動作の高速化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、メ
モリアレイからの読み出し動作を第１のタイミング信号
に従って上記メモリアレイの共通データ線をセンスアン
プのロジックスレッショルド電圧付近のレベルまでチャ
ージアップさせるプリチャージ回路と、上記第１のタイ
ミング信号より後れて発生される第２のタイミング信号
に従って動作状態にされ、上記共通データ線の信号を増
幅する増幅回路を含むセンスアンプとにより行うように
するものである。

〔作 用〕

上記した手段によれば、センスアンプがその動作を開始
する前に、共通データ線の電位をそのロジックスレッシ
ョルド電圧付近までチャージアップできるから、センス
アンプの高速読み出しが可能となる。

〔実施例〕

第１図には、この発明が適用されたEPROM装置の一実施
例の回路図が示されている。同図の各回路素子は、公知
のCMOS集積回路の製造技術によって、特に制限されない
が、１個の単結晶シリコンのような半導体基板上におい
て形成される。

この実施例のEPROM装置は、特に制限されないが、８つ
のデータ入出力端子を持つようにされ、８ビット構成の
データの書き込み読み出しが可能のようになされる。EP
ROM装置は、＋５ボルトのような電源電圧と、十数ボル
トのような高いレベルの書き込み電圧Vppとによって動
作される。EPROM装置は、通常の読み出し動作において
＋5Vのような電源電圧Vccによって動作される。EPROM装
置は、アドレス入力端子を介して供給される外部アドレ
ス信号、及び制御端子▲▼、▲▼、▲▼
を介して供給されるチップイネーブル信号、出力イネー
ブル信号、プログラム信号によってその動作が制御され
る。

この実施例では、上記のように８ビット構成のデータ書
き込み／読み出しを行うため、特に制限されないが、８
組のメモリアレイＭ−ARYとデータ入力／出力回路が設
けられるが同図では、そのうちの１つのメモリアレイＭ
−ARYと、データ入力回路DIB及びデータ出力回路DOBが
代表として例示的に示されている。メモリアレイＭ−AR
Yは、複数のFAMOSトランジスタ（不揮発性メモリ素子・
・MOSFETQ1〜Q6）と、ワード線W1,W2及びデータ線D1,D2
〜Dnとにより構成されている。メモリアレイＭ−ARYに
おいて、同じ行に配置されたFAMOSトランジスタQ1〜Q3
（Q4〜Q6）のコントロールゲートは、それぞれ対応する
ワード線W1（W2）に接続され、同じ列に配置されたFAMO
SトランジスタQ1とQ4、Q2とQ5及びQ3とドレインは、そ
れぞれ対応するデータ線D1〜Dnに接続されている。

上記FAMOSトランジスタの共通ソース線CSは、特に制限
されないが、書込み信号▲▼を受けるディプレッシ
ョン型MOSFETQ10を介して接地されている。このMOSFETQ
10は、次の理由によって設けられている。すなわち、メ
モリセル、例えばQ1にデータを書き込む場合には、ワー
ド線W1に書き込みレベルの高電圧が与えられ、データ線
D1に書き込むべきデータに従った高電圧が与えられる。
この場合、選択データ線D1に結合された非選択とされる
べきメモリセルQ4のフローティングゲートは、それとデ
ータ線D1と不所望な静電結合によって、データ線D1が高
電位にされると、それに応じてその電位が不所望に上昇
されてしまう。その結果、非選択であることによってオ
フ状態に維持されるべきメモリセルQ4が不所望に導通し
てしまう。すなわち、非選択であるべきメモリセルにリ
ーク電流が流れてしまい、選択されるべきメモリセルQ1
に流れるべき書き込み電流が減少されてしまう。図示の
MOSFETQ10は、書き込み時の上記内部制御信号▲▼
のロウレベルによってそのコンダクタンスが比較的小さ
くされる。これにより、書き込み時に流される書き込み
電流によって生ずる共通ソース線CSの電位は、MOSFETQ1
0のコンダクタンスが比較的小さくされることによって
比較的高い電位にされる。この共通ソース線CSの電位が
比較的高くされるとFAMOSトランジスタは、基板効果に
よってそのしきい値電圧は比較的高くされる。このよう
に、非選択とされるべきFAMOSトランジスタの実効的な
しきい値電圧が高くされる結果としてその非選択とされ
るべきFAMOSトランジスタに流れるリーク電流を小さく
できる。これによって、書き込み高電圧によって形成さ
れた書き込み電流が効率よく選択されたFAMOSトランジ
スタに供給されるので、効率的な書き込み動作を行うこ
とができる。なお、読み出し動作時には、上記制御信号
▲▼のハイレベルによってMOSFETQ10のコンダクタ
ンスは、比較的大きくされる。これにより、論理“1"書
き込みのFAMOSトランジスタに流れる電流を大きくでき
るから、読み出し速度を速くすることができる。

この実施例のEPROM装置は、図示しない外部端子を介し
て供給されるX,Yアドレス信号を受けるアドレスバッフ
ァXADB,YADBを含む。アドレスバッファXADB,YADBによっ
て形成された相補アドレス信号は、アドレスデコーダXD
CR,YDCRに供給される。同図においては、上記Ｘアドレ
スバッファXADBとＸアドレスデコーダXDCRを合わせて回
路ブロックXADB・DCRとして示し、上記Ｙアドレスバッ
ファYADBとＹアドレスデコーダYDCRを合わせて回路ブロ
ックYADB・DCRとして示している。

特に制限されないが、上記アドレスバッファXADBとYADB
は、制御回路CONTによって形成されるチップ選択信号ce
によって活性化されることによって、外部端子からのア
ドレス信号を取り込み、外部端子から供給されたアドレ
ス信号と同相の内部アドレス信号と逆相のアドレス信号
とからなる相補アドレス信号を形成する。

ＸアドレスデコーダXDCRは、それに供給される相補アド
レス信号に従い、メモリアレイＭ−ARY（図示しない他
のメモリアレイに対しても同様）のワード線に供給され
るべき選択信号を形成する。ＸアドレスデコーダXDCR
は、特に制限されないが、＋5Vの電源電圧によって動作
される。それ故に、ＸアドレスデコーダXDCRは、５ボル
ト系の選択信号を形成する。これに対して、メモリアレ
イＭ−ARYによって必要とされる選択信号のレベルは、
読み出し動作において、例えばほゞ5Vのハイレベルとほ
ゞ0Vのロウレベルであり、書き込み動作の時においてほ
ゞ書き込み電圧Vppレベルのハイレベルとほゞ0Vのロウ
レベルである。ＸアドレスデコーダXDCRから出力される
5V系の選択信号に応答してメモリアレイＭ−ARYのワー
ド線をそれぞれ必要とされるレベルにさせるために、Ｘ
アドレスデコーダXDCRの出力部には、高電圧Vppを動作
電圧とするレベル変換回路が設けられる。

第１図においては、メモリアレイＭ−ARYに対して共通
データ線CDが設けられている。メモリアレイＭ−ARYの
データ線とそのメモリアレイに対応される共通データ線
CDとの間には、カラムスイッチ回路を構成するMOSFETQ7
〜Q9が設けられている。

ＹアドレスデコーダYDCRは、それに供給される相補アド
レス信号に従い、メモリアレイＭ−ARYのデータ線を選
択するための選択信号を形成する。Ｙアドレスデコーダ
YDCRは、ＸアドレスデコーダXDCRと同様に5V系の電源電
圧によって動作される。ＹアドレスデコーダYDCRから出
力される選択信号は、カラムスイッチ回路の制御のため
に利用される。ここで、カラムスイッチ回路は、書き込
み動作において、書き込み電圧レベルの書き込み信号を
伝送できる能力が必要とされる。カラムスイッチMOSFET
を十分にオンオフさせることができるようにするため、
ＹアドレスデコーダXDCRの出力部には、高電圧Vppを動
作電圧とするレベル変換回路が設けられる。

上記共通データ線CDには、センスアンプSAの入力段回路
を構成する次に説明する初段増幅回路が設けられる。

上記共通データ線CDには、そのソースが接続されたＮチ
ャンネル型の増幅MOSFETQ11が設けられる。この増幅MOS
FETQ11のドレインと電源電圧端子Vccとの間には、Ｐチ
ャンネル型の負荷MOSFETQ12が設けられる。上記共通デ
ータ線CDの電圧は、Ｎチャンネル型の駆動MOSFETQ13と
Ｐチャンネル型の負荷MOSFETQ14とからなる反転増幅回
路の入力である駆動MOSFETQ13のゲートに供給される。
この反転増幅回路の出力電圧は、MOSFETQ11とQ12とかな
る増幅回路の入力である上記増幅MOSFETQ11のゲートに
供給される。さらに、センスアンプの非動作期間での無
駄な電流消費を防止するため、上記増幅MOSFETQ11のゲ
ートと回路の接地電位点との間には、ＮチャンネルMOSF
ETQ15が設けられる。このMOSFETQ15と上記反転増幅回路
を構成するＰチャンネルMOSFETQ14のゲートは、共通セ
ンスアンプの動作タイミング信号▲▼２が供給され
る。

この実施例では、読み出し動作の高速化を図るために、
上記共通データ線CDには、次のプリチャージ回路が設け
られる。このプリチャージ回路は、上記入力段回路と類
似の回路により構成される。すなわち、ＮチャンネルMO
SFETQ18とＰチャンネルMOSFETQ19は、上記反転増幅回路
に対応し、ＮチャンネルMOSFETQ16とＰチャンネルMOSFE
TQ17は、上記増幅回路と対応している。また、Ｎチャン
ネルMOSFETQ20は、上記MOSFETQ15と対応している。ただ
し、このプリチャージ回路は、その素子定数が上記初段
回路のそれと若干異なっている。プリチャージ回路の反
転増幅回路の利得は、比較的大きく設定されること等に
よって、共通データ線CDの電位が比較的低いレベルに達
すると、上記MOSFETQ16が早くオフ状態にされる。ま
た、上記MOSFETQ19とQ20のゲートに供給されるタイミン
グ信号▲▼１は、上記タイミング信号▲▼２よ
り早くタイミングで発生される。言い換えるならば、セ
ンスアンプSAの動作タイミングより、上記プリチャージ
回路の動作タイミングが早くされる。さらに、MOSEFTQ1
6及びQ17は、共通データ線CDの電位を高速に所望の電位
にするため、上記初段増幅回路のそれに比べて電流供給
能力が大きくされる。

上記増幅用のMOSFETQ11は、ゲート接地型ソース入力の
増幅動作を行い、その出力信号ＡをCMOSインバータ回路
に伝え、このインバータ回路のロジックスレッショルド
電圧を参照電圧とするハイレベル／ロウレベルの識別が
行われる。このようなセンスアンプSAの出力信号は、デ
ータ圧力バッファDOBを介して上記外部端子I/Oから送出
される。

また、外部端子I/Oから供給される書き込み信号は、書
き込み動作モードのときに動作状態にされるデータ入力
バッファIBを介して上記共通データ線CDに伝えられる。

タイミング制御回路CONTは、外部端子▲▼，▲
▼，▲▼及びVppに供給されるチッブイネーブル
信号，アウトプットイネーブル信号，プログラム信号及
び書込み用高電圧に応じて、内部制御信号ce,▲
▼，▲▼1,▲▼２等のタイミング信号、及びア
ドレスデコーダに選択的に供給する読み出し用電圧Vcc/
書き込み用高電圧Vpp等を形成する。例えば、チップイ
ネーブル信号▲▼がロウレベルで、アウトプットイ
ネーブル信号▲▼がハイレベルで、プログラム信号
▲▼がロウレベルなら、書き込みモードとされ、
上記内部信号▲▼はロウレベルにceはハイレベルに
される。また、チップイネーブル信号▲▼がロウレ
ベルで、アウトプットイネーブル▲▼がロウレベル
で、プログラム信号▲▼がハイレベルでVppが書
込み用高電圧から、ベリファイモードとされ、上記内部
信号▲▼とceはハイレベルにされる。さらに、チッ
プイネーブル信号▲▼がロウレベルで、アウトプッ
トイネーブル信号▲▼がロウレベルで、プログラム
信号▲▼がハイレベルでVppが読み出し用低電圧
から、読み出しモードとされ、上記内部信号▲▼と
ceはハイレベルにされる。

この実施例の読み出しの動作の一例を第２図に示したタ
イミング図に従って次に説明する。

アドレス信号AXとAYが供給され、チップイネーブル信号
▲▼がロウレベルにされると、アドレスデコーダＸ
−DCR,Y−DCRは１つのメモリセルの選択動作を行う。選
択されたメモリセルは、書込みデータに従ってワード線
選択レベルに対して高いしきい値電圧か又は低いしきい
値電圧を持つものである。

前の読み出しのサイクルにおいて回路の接地電位にされ
たデータ線が選択され、それに結合されたメモリセルが
ワード線選択レベルにかかわらずにオフ状態にされてい
るような前述したワーストケースにおいて、センスアン
プSAの動作開始前に発生されるタイミング信号▲▼
１によってプリチャージ回路が動作し、共通データ線CD
の電位をMOSFTQ17及びQ16を通して高速に一定のレベル
にプリチャージされる。この後、タイミング信号▲
▼２が発生されセンスアンプSAが動作状態にされる。上
記のようにメモリセルがオフ状態なら共通データ線CDは
MOSFETQ12とQ11を介して微小電圧分だけさらにチャージ
アップされ、そのドレイン出力Ａをハイレベルにするも
のである。これにより、上記出力信号Ａの信号が共通デ
ータCDへの電流供給によって大きく落ち込むことがない
から、高速にハイレベルの出力信号を得ることができ
る。また、出力回路は上記出力信号Ａが変化しないこと
より、不所望な負荷容量へのチャージアップ又はディス
チャージ電流を流すことがない。これによって、センス
アンプSAの動作タイミングにおいて、回路の接地線や電
源線にノイズが発生しないから動作マージンの向上を図
ることができる。

なお、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、プリチャージ回路の動
作によっても共通データ線CDは比較的ロウレベルにされ
る。この場合、共通データ線CDのハイレベルは、上記プ
リチャージ回路ないしセンスアンプSAの反転増幅回路に
より形成された比較的低いレベルの出力電圧がMOSFETQ1
6及びQ11のゲートに供給されることによって比較的低い
電位に制限される。一方、共通データ線CDのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がMOSFETQ11のゲー
トに供給されることによって比較的高い電位に制限され
る。このような共通データ線CDのハイレベルとロウレベ
ルとを制限すると、この共通データ線CD等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すあわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線CDの一方のレベルが他方のレ
ベルへ変化させられるまでの時間を短くすることができ
る。

上記した実施例から得られる作用効果は、以下の通りで
ある。すなわち、 （１）共通データ線に早いタイミングで動作し、レベル
リミッタ機能を持つプリチャージ回路を設けることによ
って、その後に動作状態にされるセンスアンプに、共通
データ線をプリチャージさせるための電流が流れなくで
きる。これによって、オフ状態にされたメモリセルの読
み出しにおいて、センスアンプの出力に一時的な反転信
号が出力されないから、動作の高速化を図ることができ
るという効果が得られる。

（２）上記（１）により、センスアンプの出力に一時的
な反転信号が出力されるのを防止できるから、センスア
ンプの動作タイミングにおいて、出力回路に比較的大き
な負荷容量をチャージアップ又はディスチャージさせる
ための比較的大きな電流が流れることを防止できる。こ
れによって、電源供給線又は回路の接地電位にノイズが
発生しなくできるため動作マージンの向上を図ることが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プリチャージ
回路は、上記センスアンプの類似の回路を用いるものの
他、タイミング信号に従って共通データ線の電位を所望
の電位にさせるものであれば何であってもよい。また、
プリチャージ回路とセンスアンプSAとの間にインバータ
回路等からなる遅延回路を設けて、上記プリチャージ回
路の動作タイミング信号から遅延されたセンスアンプ側
に供給されるタイミング信号を形成するものとしてもよ
い。上記EPROM装置は、１チップのマイクロコンピュー
タに内蔵されるものであってもよい。

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるEPROM装置に適用
した場合について説明したが、これに限定されるもので
なく、MNOS（メタル・ナイトライド・オキサイド・セミ
コンダクタ）又はマスク型ROMのように、記憶情報に従
って比較的高いしきい値電圧か低いしきい値電圧を持つ
ようにされた記憶素子を含む半導体記憶装置に広く利用
できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、早いタイミングで共通データ線を所望の
レベルにプリチャージさせるプリチャージ回路を設ける
ことによって、それにより遅く動作させられ、レベルリ
ミッタ機能を持つセンスアンプの出力に不所望な反転出
力が一時的に出力されてしまうのを防止できる。これに
よって、読み出し動作の高速化を図ることができるとい
う効果が得られる。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROM装置の一実施例
を示す回路図、 第２図は、動作の一例を示すタイミング図、 第３図は、この発明に先立って考えられたセンスアンプ
の一例を示す回路図、 第４図は、その動作の一例を示すタイミング図である。 XADB・DCR……Ｘアドレスバッファ・デコーダ、YADB・D
CR……Ｙアドレスバッファ・デコーダ、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ、DOB……データ出力
回路、DIB……データ入力回路、CONT……制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吐前 佳晃 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 吉崎 和夫 東京都小平市上水本町1448番地 日立製作 所武蔵工場内 (56)参考文献 特開 昭59−79492（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶情報に従って比較的高いしきい値電圧
   か比較的低いしきい値電圧を持つようにされた記憶素子
   がマトリックス配置されて構成されたメモリアレイと、
   上記メモリアレイのデータ線に対してカラムスイッチを
   介して共通に設けられた共通データ線と、かかる共通デ
   ータ線にそのソースが結合された第１の増幅MOSFET及び
   第１のタイミング信号に従って上記共通データ線の電圧
   信号を増幅して上記第１の増幅MOSFETのゲートに伝える
   第１の反転増幅回路並びに上記第１の増幅MOSFETのドレ
   イに設けられた第１の負荷手段を含むプリチャージ回路
   と、上記メモリアレイの共通データ線にそのソースが結
   合された第２の増幅MOSFET及び上記第１のタイミング信
   号より遅れて発生される第２のタイミング信号に従って
   上記共通データ線の電圧信号を増幅して上記第２の増幅
   MOSFETのゲートに伝える第２の反転増幅回路並びに上記
   第２の増幅MOSFETのドレインに設けられた第２の負荷手
   段とを含み、かかる第２の増幅MOSFETのドレイン出力を
   次段回路に伝える増幅回路を備えたセンスアンプとを具
   備することを特徴とする半導体記憶装置。