JPH0754634B2 - Ｅｐｒｏｍ集積回路装置 - Google Patents
Ｅｐｒｏｍ集積回路装置Info
- Publication number
- JPH0754634B2 JPH0754634B2 JP1627386A JP1627386A JPH0754634B2 JP H0754634 B2 JPH0754634 B2 JP H0754634B2 JP 1627386 A JP1627386 A JP 1627386A JP 1627386 A JP1627386 A JP 1627386A JP H0754634 B2 JPH0754634 B2 JP H0754634B2
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- JP
- Japan
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- terminal
- power supply
- write
- state
- high voltage
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はEPROM集積回路装置に関する。
（従来の技術） 従来から高電圧の印加、または紫外線の照射により電気
的に書込まれた記憶内容を消去して、再度新らしく記憶
させることのできる半導体集積回路で構成されたリード
オンリメモリが実用化され、このようなメモリ装置をEP
ROMと称している。このEPROMは、通常メモリセル、アド
レスデコーダ、書込制御回路およびセンスアンプから構
成されていて、複数のアドレス端子、複数のデータ入出
力端子、通常稼動時用の電源端子、書込時用の高電源端
子、プログラム端子およびスタンバイ端子を有してい
る。そこでこのEPROMの書込状態、スタンバイ状態、書
込時のベリファイ状態および読取状態の４状態は、上記
の高電源端子、プログラム端子およびスタンバイ端子等
の入力の組合せで決められるが、稼動状態での消費電力
を常時はスタンバイ状態とし、読取時等のみ正規動作状
態とするスタンバイ端子は独立に設けられている。
的に書込まれた記憶内容を消去して、再度新らしく記憶
させることのできる半導体集積回路で構成されたリード
オンリメモリが実用化され、このようなメモリ装置をEP
ROMと称している。このEPROMは、通常メモリセル、アド
レスデコーダ、書込制御回路およびセンスアンプから構
成されていて、複数のアドレス端子、複数のデータ入出
力端子、通常稼動時用の電源端子、書込時用の高電源端
子、プログラム端子およびスタンバイ端子を有してい
る。そこでこのEPROMの書込状態、スタンバイ状態、書
込時のベリファイ状態および読取状態の４状態は、上記
の高電源端子、プログラム端子およびスタンバイ端子等
の入力の組合せで決められるが、稼動状態での消費電力
を常時はスタンバイ状態とし、読取時等のみ正規動作状
態とするスタンバイ端子は独立に設けられている。
（発明が解決しようとする問題点） しかしながら、半導体集積技術の進歩と共に集積密度が
向上して、メモリ素子数を増大させること、例えば素子
数を２倍にすることができるときは、接続端子中のアド
レス端子を１本増やすことになるが、１本の端子増も素
子外形の標準化から困難な場合が多く、特に状態数を多
数に必要とするEPROMでは状態設定用の端子をできるだ
け少なくしたいと云う問題点を有している。
向上して、メモリ素子数を増大させること、例えば素子
数を２倍にすることができるときは、接続端子中のアド
レス端子を１本増やすことになるが、１本の端子増も素
子外形の標準化から困難な場合が多く、特に状態数を多
数に必要とするEPROMでは状態設定用の端子をできるだ
け少なくしたいと云う問題点を有している。
本発明の目的は上記の問題点を解決し、高電源端子と書
込制御入力端子との入力の組合せのみで前記の４状態が
得られるEPROM集積回路装置を提供することにある。
込制御入力端子との入力の組合せのみで前記の４状態が
得られるEPROM集積回路装置を提供することにある。
（問題点を解決するための手段） 本発明は高圧電源端子からの入力電圧が一定値を越えた
ときに、書込用の電圧が印加されたと判定する書込電圧
検出回路と、この書込電圧検出回路の出力と書込制御入
力端子からの入力との組合せから書込状態とスタンバイ
状態とベリファイ状態と読取状態の４状態を決定する状
態制御回路とを有して構成される。なおこの状態制御回
路からの４状態を示す出力は、アドレスデコーダ、書込
制御回路およびセンスアンプ等に与えられて必要状態が
作られる。
ときに、書込用の電圧が印加されたと判定する書込電圧
検出回路と、この書込電圧検出回路の出力と書込制御入
力端子からの入力との組合せから書込状態とスタンバイ
状態とベリファイ状態と読取状態の４状態を決定する状
態制御回路とを有して構成される。なおこの状態制御回
路からの４状態を示す出力は、アドレスデコーダ、書込
制御回路およびセンスアンプ等に与えられて必要状態が
作られる。
（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例のブロック図で、書込電圧検
出回路（以下VDET）１と、状態制御回路（以下STSC）２
と、EPROM素子回路（以下MCEL）３と、アドレスデコー
ダ回路（以下ADDEC）４と、センスアンプ回路（以下SEN
S）５と、書込制御回路（以下WCTR）６とで構成されて
いて、VDET1に接続された高電源端子Vppと、STSC2に接
続された書込制御入力端子WCTと、複数のアドレス入力
端子ADDINと、複数のデータ入出力端子DAIOと、電源端
子Vccと地気端子GNDとを有している。
出回路（以下VDET）１と、状態制御回路（以下STSC）２
と、EPROM素子回路（以下MCEL）３と、アドレスデコー
ダ回路（以下ADDEC）４と、センスアンプ回路（以下SEN
S）５と、書込制御回路（以下WCTR）６とで構成されて
いて、VDET1に接続された高電源端子Vppと、STSC2に接
続された書込制御入力端子WCTと、複数のアドレス入力
端子ADDINと、複数のデータ入出力端子DAIOと、電源端
子Vccと地気端子GNDとを有している。
以下第１図の機能回路と信号の送受について説明を進め
ると、電源端子Vccおよび地気端子GNDは上記のそれぞれ
の機能回路に接続されて、例えば＋5Vの通常の動作用の
電圧を供給している。VDET1は高電源端子Vppから、通常
は電源端子Vccに与えられている電圧と同じ＋5Vが与え
られているが、高電圧例えば＋21Vが与えられるとSTSC2
に接続された検出信号線VHに検出信号を送出する。一
方、STSC2はデコーダ回路から構成されていて、上記の
検出信号線VHから例えば常時は“0"を、検出信号として
“1"が出力され、書込制御入力線に“0"または“1"が与
えられると、書込状態、ベリファイ状態およびスタンバ
イ状態に対応する信号機W,VFおよびSTBに第１表に示す
出力が得られる。
ると、電源端子Vccおよび地気端子GNDは上記のそれぞれ
の機能回路に接続されて、例えば＋5Vの通常の動作用の
電圧を供給している。VDET1は高電源端子Vppから、通常
は電源端子Vccに与えられている電圧と同じ＋5Vが与え
られているが、高電圧例えば＋21Vが与えられるとSTSC2
に接続された検出信号線VHに検出信号を送出する。一
方、STSC2はデコーダ回路から構成されていて、上記の
検出信号線VHから例えば常時は“0"を、検出信号として
“1"が出力され、書込制御入力線に“0"または“1"が与
えられると、書込状態、ベリファイ状態およびスタンバ
イ状態に対応する信号機W,VFおよびSTBに第１表に示す
出力が得られる。
そこで、出力端子Ｗから“1"信号がWCTR6に与えられる
と、WCTR6は信号線WRを介してADDEC4に書込用の電圧を
与え、入力されたアドレス信号をデコードしてMCEL3に
書込用のアドレス信号を与えさせ、信号線SBを介してSE
NS5に読取動作の停止と信号を送り、データ入出力端子D
AIOに与えられた書込データを引込んでMCEL3に与えられ
ている高電圧＋21Vを用いて書込みを行なう。また出力
端子VFから“1"信号がWCTR6に与えられると、WCTR6は信
号線WRに対しては書込時と同じとするが、信号線SBには
停止信号は送らず、またデータ入出力端子DA−IOの引込
みを行なわず、書込んだアドレスを読取って、データを
送出する。なおまた、出力端子STBから“1"信号がSENS5
に与えられると、SENS5は消費電力の大きな内部回路の
電源を切断してスタンバイ状態を作る。さらにまた、第
１表の第４の状態でSTSC2は特に出力信号を出さない
が、この場合はADDEC4,MCEL3およびSENS5に電源電圧＋5
Vが与えられていて、アドレス入力を与えることにより
通常の読取出力が入出力端子DAIOから得られる。
と、WCTR6は信号線WRを介してADDEC4に書込用の電圧を
与え、入力されたアドレス信号をデコードしてMCEL3に
書込用のアドレス信号を与えさせ、信号線SBを介してSE
NS5に読取動作の停止と信号を送り、データ入出力端子D
AIOに与えられた書込データを引込んでMCEL3に与えられ
ている高電圧＋21Vを用いて書込みを行なう。また出力
端子VFから“1"信号がWCTR6に与えられると、WCTR6は信
号線WRに対しては書込時と同じとするが、信号線SBには
停止信号は送らず、またデータ入出力端子DA−IOの引込
みを行なわず、書込んだアドレスを読取って、データを
送出する。なおまた、出力端子STBから“1"信号がSENS5
に与えられると、SENS5は消費電力の大きな内部回路の
電源を切断してスタンバイ状態を作る。さらにまた、第
１表の第４の状態でSTSC2は特に出力信号を出さない
が、この場合はADDEC4,MCEL3およびSENS5に電源電圧＋5
Vが与えられていて、アドレス入力を与えることにより
通常の読取出力が入出力端子DAIOから得られる。
なお検出信号線VHと書込制御入力線との信号の組合せ
は、必ずしも第１表の通りとする必要はなく任意に４つ
の状態に割当てても一向に拘はない。
は、必ずしも第１表の通りとする必要はなく任意に４つ
の状態に割当てても一向に拘はない。
（発明の効果） 以上詳細に説明したとおり、本発明によれば書込用の高
電圧入力と書込制御入力との２入力によって、EPROMに
必要な４状態を得ることができ、特に従来から設けられ
ているスタンバイ用の端子を設ける必要がなく、従来と
同一数の端子でメモリ容量を増加できると云う効果があ
る。
電圧入力と書込制御入力との２入力によって、EPROMに
必要な４状態を得ることができ、特に従来から設けられ
ているスタンバイ用の端子を設ける必要がなく、従来と
同一数の端子でメモリ容量を増加できると云う効果があ
る。
第１図は本発明の一実施例のブロック図である。 １……書込電圧検出回路（VDET）、２……状態制御回路
（STSC）、３……EPROM素子回路（MCEL）、４……アド
レスデコーダ回路（ADDEC）、５……センスアンプ回路
（SENS）、６……書込制御回路（WCTR）。
（STSC）、３……EPROM素子回路（MCEL）、４……アド
レスデコーダ回路（ADDEC）、５……センスアンプ回路
（SENS）、６……書込制御回路（WCTR）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 克治 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭58−32297（ＪＰ，Ａ)
Claims (1)
- 【請求項１】高電圧電源端子、動作時に所定の電源電圧
が印加される電源端子、接地端子、書込制御入力端子、
複数のアドレス入力端子、およびデータ入力出力端子を
備え、さらに前記高電圧端子に接続され前記高電圧電源
端子に書込用高電圧が印加されているかどうかを検出す
る書込電圧検出回路と、前記書込制御入力端子に接続さ
れるとともに前記書込電検出回路の検出出力を受ける状
態制御回路とを備え、前記状態制御回路は、前記検出出
力が前記高電圧電源端子に前記書込用高電圧が印加され
ていることを示す場合は前記書込制御入力端子の論理レ
ベルに応じて書込状態あるいはベリファイ状態を作成
し、前記検出出力が前記高電圧電源端子に前記書込用電
圧が印加されておらず前記所定の電源電圧が印加されて
いることを示す場合は前記書込制御入力端子の論理レベ
ルに応じてスタンバイ状態あるいは続出状態を作成する
ことを特徴とするEPROM集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627386A JPH0754634B2 (ja) | 1986-01-27 | 1986-01-27 | Ｅｐｒｏｍ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627386A JPH0754634B2 (ja) | 1986-01-27 | 1986-01-27 | Ｅｐｒｏｍ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173695A JPS62173695A (ja) | 1987-07-30 |
| JPH0754634B2 true JPH0754634B2 (ja) | 1995-06-07 |
Family
ID=11911936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1627386A Expired - Lifetime JPH0754634B2 (ja) | 1986-01-27 | 1986-01-27 | Ｅｐｒｏｍ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754634B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177092A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | Ｅｅｐｒｏｍ集積回路装置 |
| JPH04141759A (ja) * | 1990-10-03 | 1992-05-15 | Mitsubishi Electric Corp | ３ステート双方向バッファ及びこれを用いた携帯型半導体記憶装置 |
| CN109542465B (zh) * | 2018-10-29 | 2024-03-19 | 天浪创新科技（深圳）有限公司 | 集成电路芯片的数据写入方法、系统、装置、设备及介质 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832297A (ja) * | 1981-08-20 | 1983-02-25 | Sony Corp | 不揮発性メモリの制御回路 |
-
1986
- 1986-01-27 JP JP1627386A patent/JPH0754634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62173695A (ja) | 1987-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |