JPH0754638B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH0754638B2 JPH0754638B2 JP61034673A JP3467386A JPH0754638B2 JP H0754638 B2 JPH0754638 B2 JP H0754638B2 JP 61034673 A JP61034673 A JP 61034673A JP 3467386 A JP3467386 A JP 3467386A JP H0754638 B2 JPH0754638 B2 JP H0754638B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- level
- output
- buffer
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はダイナミック型シフトレジスタに関する。
従来の技術 従来のシフトレジスタは、例えば第４図に示すように、
MOSトランジスタT1〜T4および同T5〜T8の二段構成を、
互いに逆位相の２つのクロックφ1,φ２によって駆動し
て、入力Ｉを出力Ｏに伝達する。これによれば、クロッ
クφ１が“H"レベルのとき、入力Ｉ情報がMOSトランジ
スタT4のゲートに伝達される。このとき、クロックφ２
はまだ“L"レベルであり、通常、クロックφ１とクロッ
クφ２が同時に“H"レベルになることはない。入力Ｉが
“H"レベルとすると、MOSトランジスタT4はオンし、ノ
ードＮは、MOSトランジスタT3とT4が両方ともオンする
ため、両者の比率によってきまる電位となるが、通常、
ノードＮは十分低い電圧すなわち“L"レベルになる。次
にクロックφ１が“L"レベルになり、MOSトランジスタT
1はオフし、MOSトランジスタT4のゲートは入力Ｉと電気
的に切離されるが、ゲート容量や配線の寄生容量に貯え
られた電荷のため、MOSトランジスタT4はオン状態を保
持し、ノードＮは“L"レベルを保つ。次に、クロックφ
２が“H"レベルとなり、MOSトランジスタT5がオンし、M
OSトランジスタT8のゲートはノードＮと電気的に接続さ
れ、“L"レベルになる。したがって、出力Ｏには入力Ｉ
と同じ“H"レベルが得られる。その後、クロックφ２が
“L"レベルになると、MOSトランジスタT5はオフしMOSト
ランジスタT8のゲートはノードＮと電気的に切離され、
次に、クロックφ２が“H"レベルになるまで“L"レベル
を保ち、出力Ｏは“H"レベルを持続する。このようなシ
フトレジスタではMOSトランジスタT4あるいは同T8がオ
ンしているときには貫通電流が流れる。そのため低消費
電流にするにはMOSトランジスタT3と同T7の電流駆動能
力を小さくしなければならない。しかし、高速で大容量
負荷を駆動するためには、MOSトランジスタT3と同T7電
流駆動能力はできる限り大きくしなければならない。こ
のように従来のシフトレジスタでは低消費電流で、か
つ、高速に大容量負荷を駆動するという両機能をもたせ
ることはできない。またMOSトランジスタT8のゲートは
クロックφ２が“L"レベルになった後には高インピーダ
ンス状態であるため、リークによって電荷は失われる。
そのため、出力Ｏを長時間確定しておくこともできな
い。
MOSトランジスタT1〜T4および同T5〜T8の二段構成を、
互いに逆位相の２つのクロックφ1,φ２によって駆動し
て、入力Ｉを出力Ｏに伝達する。これによれば、クロッ
クφ１が“H"レベルのとき、入力Ｉ情報がMOSトランジ
スタT4のゲートに伝達される。このとき、クロックφ２
はまだ“L"レベルであり、通常、クロックφ１とクロッ
クφ２が同時に“H"レベルになることはない。入力Ｉが
“H"レベルとすると、MOSトランジスタT4はオンし、ノ
ードＮは、MOSトランジスタT3とT4が両方ともオンする
ため、両者の比率によってきまる電位となるが、通常、
ノードＮは十分低い電圧すなわち“L"レベルになる。次
にクロックφ１が“L"レベルになり、MOSトランジスタT
1はオフし、MOSトランジスタT4のゲートは入力Ｉと電気
的に切離されるが、ゲート容量や配線の寄生容量に貯え
られた電荷のため、MOSトランジスタT4はオン状態を保
持し、ノードＮは“L"レベルを保つ。次に、クロックφ
２が“H"レベルとなり、MOSトランジスタT5がオンし、M
OSトランジスタT8のゲートはノードＮと電気的に接続さ
れ、“L"レベルになる。したがって、出力Ｏには入力Ｉ
と同じ“H"レベルが得られる。その後、クロックφ２が
“L"レベルになると、MOSトランジスタT5はオフしMOSト
ランジスタT8のゲートはノードＮと電気的に切離され、
次に、クロックφ２が“H"レベルになるまで“L"レベル
を保ち、出力Ｏは“H"レベルを持続する。このようなシ
フトレジスタではMOSトランジスタT4あるいは同T8がオ
ンしているときには貫通電流が流れる。そのため低消費
電流にするにはMOSトランジスタT3と同T7の電流駆動能
力を小さくしなければならない。しかし、高速で大容量
負荷を駆動するためには、MOSトランジスタT3と同T7電
流駆動能力はできる限り大きくしなければならない。こ
のように従来のシフトレジスタでは低消費電流で、か
つ、高速に大容量負荷を駆動するという両機能をもたせ
ることはできない。またMOSトランジスタT8のゲートは
クロックφ２が“L"レベルになった後には高インピーダ
ンス状態であるため、リークによって電荷は失われる。
そのため、出力Ｏを長時間確定しておくこともできな
い。
発明が解決しようとする問題点 従来の技術では、低消費電流でかつ大容量負荷を高速に
駆動することは難しい。また、出力保持時間にも制限が
ある。
駆動することは難しい。また、出力保持時間にも制限が
ある。
問題点を解決するための手段 本発明は、入力として互いに逆相の２つの信号を用い、
この各入力を第１のクロックによりオンするトランスフ
ァゲートを介して、それぞれダイナミック型コンパレー
タの一対の入力に与える。そして、このダイナミック型
コンパレータは互いに逆相の一対の出力をもち、第２の
クロックにより駆動される。ダイナミック型コンパレー
タの２つの出力はそれぞれ第３のクロックにより駆動さ
れる一対のバッファに与えられ、さらに、同バッファの
２つの出力はラッチ回路に結合された構成である。
この各入力を第１のクロックによりオンするトランスフ
ァゲートを介して、それぞれダイナミック型コンパレー
タの一対の入力に与える。そして、このダイナミック型
コンパレータは互いに逆相の一対の出力をもち、第２の
クロックにより駆動される。ダイナミック型コンパレー
タの２つの出力はそれぞれ第３のクロックにより駆動さ
れる一対のバッファに与えられ、さらに、同バッファの
２つの出力はラッチ回路に結合された構成である。
第１のクロックは外部クロックに同期して、動作する。
第２のクロックは第１のクロックとは逆相で動作する。
第３のクロックは第２のクロックと同相で動作するが、
第２のクロックにより遅れ時間を有している。
第２のクロックにより遅れ時間を有している。
作 用 本発明によれば、第１のクロックにより入力をダイナミ
ック型コンパレータに取り込み、第２のクロックによ
り、ダイナミック型コンパレータの出力を確定するが、
このとき貫通電流はダイナミック型のため流れない。そ
の後、第３のクロックによりバッファを駆動し、ダイナ
ミック型コンパレータの出力を増幅する。このようにコ
ンパレートと増幅とを分けて行なうことにより大容量負
荷に対しても高速に駆動でき、非消費電流にもかかわら
ず高速動作が得られる。また、出力にラッチ回路を備え
ているため、第３のクロックが“L"レベルになっても出
力は低インピーダンス状態で電源電圧あるいは接地電位
と接続されるため出力保持時間も制限がない。また、ダ
イナミック型のため占有面積も少なくて良い。
ック型コンパレータに取り込み、第２のクロックによ
り、ダイナミック型コンパレータの出力を確定するが、
このとき貫通電流はダイナミック型のため流れない。そ
の後、第３のクロックによりバッファを駆動し、ダイナ
ミック型コンパレータの出力を増幅する。このようにコ
ンパレートと増幅とを分けて行なうことにより大容量負
荷に対しても高速に駆動でき、非消費電流にもかかわら
ず高速動作が得られる。また、出力にラッチ回路を備え
ているため、第３のクロックが“L"レベルになっても出
力は低インピーダンス状態で電源電圧あるいは接地電位
と接続されるため出力保持時間も制限がない。また、ダ
イナミック型のため占有面積も少なくて良い。
実施例 本発明の一実施例を第１図に示す。第２図には第１図の
クロックの発生回路のブロック図を示し、第３図には第
１図のクロックの電圧の時間変化を示す。第１図におい
て、互いに逆相の入力Ｉととが、それぞれMOSトラン
ジスタからなるトランスファゲートQ1,Q2を介しダイナ
ミック型コンパレータの入力であるMOSトランジスタQ3,
Q4のゲートに与えられる。第１のクロックφ１が“H"レ
ベルのときには、入力I,の情報はそれぞれMOSトラン
ジスタQ3,Q4のゲートに伝達される。一方、このとき、
ダイナミック型コンパレータＣは第１のクロックφ１が
“H"レベル、第２のクロックφ２が“L"レベルであるた
め、ノードN3,N4,N5は電源電圧よりMOSトランジスタの
しきい値電圧だけ低い電位に充電される。ノードN1,N2
は、ノードN3,N4が“H"レベルであり、第２のクロック
φ２が“L"レベルであるので、どちらも“L"レベルであ
る。入力I,がそれぞれ“H",“L"の各レベルであると
すると、MOSトランジスタQ3はオンし、MOSトランジスタ
Q4はオフしている。次に、第１のクロックφ１が“L"レ
ベルになり、MOSトランジスタQ1,Q2はオフし、MOSトラ
ンジスタQ3,Q4のゲートには入力I,の情報が保持さ
れ、以降入力I,の状態が変化しても、第１のクロック
φ１が“L"レベルの期間には、MOSトランジスタQ3,Q4の
状態は変わらない。またこのとき、MOSトランジスタ
Q11,Q12,Q13もオフするため、ノードN3,N4,N5には電荷
が貯えられたままである。
クロックの発生回路のブロック図を示し、第３図には第
１図のクロックの電圧の時間変化を示す。第１図におい
て、互いに逆相の入力Ｉととが、それぞれMOSトラン
ジスタからなるトランスファゲートQ1,Q2を介しダイナ
ミック型コンパレータの入力であるMOSトランジスタQ3,
Q4のゲートに与えられる。第１のクロックφ１が“H"レ
ベルのときには、入力I,の情報はそれぞれMOSトラン
ジスタQ3,Q4のゲートに伝達される。一方、このとき、
ダイナミック型コンパレータＣは第１のクロックφ１が
“H"レベル、第２のクロックφ２が“L"レベルであるた
め、ノードN3,N4,N5は電源電圧よりMOSトランジスタの
しきい値電圧だけ低い電位に充電される。ノードN1,N2
は、ノードN3,N4が“H"レベルであり、第２のクロック
φ２が“L"レベルであるので、どちらも“L"レベルであ
る。入力I,がそれぞれ“H",“L"の各レベルであると
すると、MOSトランジスタQ3はオンし、MOSトランジスタ
Q4はオフしている。次に、第１のクロックφ１が“L"レ
ベルになり、MOSトランジスタQ1,Q2はオフし、MOSトラ
ンジスタQ3,Q4のゲートには入力I,の情報が保持さ
れ、以降入力I,の状態が変化しても、第１のクロック
φ１が“L"レベルの期間には、MOSトランジスタQ3,Q4の
状態は変わらない。またこのとき、MOSトランジスタ
Q11,Q12,Q13もオフするため、ノードN3,N4,N5には電荷
が貯えられたままである。
次に、第２のクロックφ２が“L"レベルから“H"レベル
になると、MOSトランジスタQ9,Q10はオンしているの
で、ノードN1,N2の電位は上昇する。このとき、MOSトラ
ンジスタQ3がオン,MOSトランジスタQ4はオフしているた
め、ノードN2の方がN1よりも電位上昇が速い。そのた
め、MOSトランジスタQ5とQ7はそれぞれ同Q6とQ8より早
くオンして、ノードN1の電位上昇が抑制されると同時に
ノードN3に貯えられていた電荷がMOSトランジスタQ5を
通して放電される。そして、ノードN3の電位が下ると、
MOSトランジスタQ9はオフし、ノードN1の電位も下る。
一方、ノードN4は、ノードN1の電位がMOSトランジスタQ
6をオンさせる程高くならないため、電荷の放電はな
く、また、ノードN4が高インピーダンス状態にあるた
め、MOSトランジスタQ10でのゲート容量カップリングに
より、第２のクロックφ２が“H"レベルになると初期状
態の電源電圧よりMOSトランジスタのしきい値電圧だけ
低い電位から上昇する。したがって、入力Ｉが“H"レベ
ルのときにはノードN4が“H"レベルとなり、ノードN3が
“L"レベルになる。入力が“H"レベルのときにはその
逆になる。以上の動作においては電流が定常的に流れる
系路は無い。また、ノードN3,N4は動作時にどちらか一
方が“L"レベルになることで入力のコンパレートを行な
うことと、“H"レベル側のフィードバックが“L"レベル
側のノードにかかるため、コンパレートは高速に行なわ
れる。次に、第３のクロックφ３が“L"レベルから“H"
レベルになると、バッファを構成するMOSトランジスタQ
14〜Q17が動作する。初期状態ではノードN3,N4ともに
“H"レベルのため、MOSトランジスタQ16,Q17はオンし、
ノードN6,N7は第３のクロックφ３と同様に“L"レベル
になっているが、入力Ｉが“H"レベルのときにはコンパ
レート後、ノードN3が“L"レベル，ノードN4が“H"レベ
ルのため、MOSトランジスタQ16はオフし、他方のMOSト
ランジスタQ17はオンしている。したがって、第３のク
ロックφ３が“H"レベルになると、ノードN7の電位は上
昇する。このとき、MOSトランジスタQ17のゲート容量カ
ップリングによりノードN4は電源電圧からMOSトランジ
スタのしきい値電圧よりさらに高い電位となるため、ノ
ードN7は電源電圧まで電位が上昇する。一方、第２のク
ロックφ２により、すでにMOSトランジスタQ18,Q19は、
MOSトランジスタQ20,Q21を通じて、オンしている。その
ため、ノードN6,N7の電位が出力O,として、次段に伝
達される。ここで同様にMOSトランジスタQ19のゲート容
量カップリングにより出力Ｏには電源電圧の電位が得ら
れる。この第３のクロックφ３により駆動するバッファ
を用いることで、出力O,は大容量負荷を高速に駆動で
きる。
になると、MOSトランジスタQ9,Q10はオンしているの
で、ノードN1,N2の電位は上昇する。このとき、MOSトラ
ンジスタQ3がオン,MOSトランジスタQ4はオフしているた
め、ノードN2の方がN1よりも電位上昇が速い。そのた
め、MOSトランジスタQ5とQ7はそれぞれ同Q6とQ8より早
くオンして、ノードN1の電位上昇が抑制されると同時に
ノードN3に貯えられていた電荷がMOSトランジスタQ5を
通して放電される。そして、ノードN3の電位が下ると、
MOSトランジスタQ9はオフし、ノードN1の電位も下る。
一方、ノードN4は、ノードN1の電位がMOSトランジスタQ
6をオンさせる程高くならないため、電荷の放電はな
く、また、ノードN4が高インピーダンス状態にあるた
め、MOSトランジスタQ10でのゲート容量カップリングに
より、第２のクロックφ２が“H"レベルになると初期状
態の電源電圧よりMOSトランジスタのしきい値電圧だけ
低い電位から上昇する。したがって、入力Ｉが“H"レベ
ルのときにはノードN4が“H"レベルとなり、ノードN3が
“L"レベルになる。入力が“H"レベルのときにはその
逆になる。以上の動作においては電流が定常的に流れる
系路は無い。また、ノードN3,N4は動作時にどちらか一
方が“L"レベルになることで入力のコンパレートを行な
うことと、“H"レベル側のフィードバックが“L"レベル
側のノードにかかるため、コンパレートは高速に行なわ
れる。次に、第３のクロックφ３が“L"レベルから“H"
レベルになると、バッファを構成するMOSトランジスタQ
14〜Q17が動作する。初期状態ではノードN3,N4ともに
“H"レベルのため、MOSトランジスタQ16,Q17はオンし、
ノードN6,N7は第３のクロックφ３と同様に“L"レベル
になっているが、入力Ｉが“H"レベルのときにはコンパ
レート後、ノードN3が“L"レベル，ノードN4が“H"レベ
ルのため、MOSトランジスタQ16はオフし、他方のMOSト
ランジスタQ17はオンしている。したがって、第３のク
ロックφ３が“H"レベルになると、ノードN7の電位は上
昇する。このとき、MOSトランジスタQ17のゲート容量カ
ップリングによりノードN4は電源電圧からMOSトランジ
スタのしきい値電圧よりさらに高い電位となるため、ノ
ードN7は電源電圧まで電位が上昇する。一方、第２のク
ロックφ２により、すでにMOSトランジスタQ18,Q19は、
MOSトランジスタQ20,Q21を通じて、オンしている。その
ため、ノードN6,N7の電位が出力O,として、次段に伝
達される。ここで同様にMOSトランジスタQ19のゲート容
量カップリングにより出力Ｏには電源電圧の電位が得ら
れる。この第３のクロックφ３により駆動するバッファ
を用いることで、出力O,は大容量負荷を高速に駆動で
きる。
次に、第１のクロックφ１が外部クロックにより“L"レ
ベルから“H"レベルに戻ると、トランスファゲートであ
るMOSトランジスタQ1,Q2がオンし、入力情報が再びダイ
ナミック型コンパレータの入力に伝達される。ダイナミ
ック型コンパレータは次のコンパレートに備えて、ノー
ドN3,N4,N5のプリチャージを開始する。次に第１のクロ
ックφ１により、第２のクロックφ２が“H"レベルから
“L"レベルになり、さらに遅れて、第３のクロックφ３
が“H"レベルから“L"レベルになる。そして、バッファ
Ｂもスタンバイ状態に戻り、次の増幅に備える。このと
き、出力O,を保持するため、MOSトランジスタQ22〜Q
25で構成されるラッチ回路Ｌが動作して、出力Ｏを“H"
レベルに、他方の出力を“L"レベルにそれぞれ低イン
ピーダンス状態で保持する。出力O,の“H"レベルを電
源電圧に保つため、MOSトランジスタQ24,Q25のゲートに
は電源電圧よりMOSトランジスタのしきい値電圧以上高
い電位が必要である。そのため、発振回路OSCとMOSトラ
ンジスタQ26〜Q28、さらにコンデンサC1によりポンピン
グ回路を構成している。このポンピング回路に結合され
たラッチ回路Ｌにより、ダイナミック型の欠点である微
小リークによる出力保持時間の減少という制限を受ける
こともない。
ベルから“H"レベルに戻ると、トランスファゲートであ
るMOSトランジスタQ1,Q2がオンし、入力情報が再びダイ
ナミック型コンパレータの入力に伝達される。ダイナミ
ック型コンパレータは次のコンパレートに備えて、ノー
ドN3,N4,N5のプリチャージを開始する。次に第１のクロ
ックφ１により、第２のクロックφ２が“H"レベルから
“L"レベルになり、さらに遅れて、第３のクロックφ３
が“H"レベルから“L"レベルになる。そして、バッファ
Ｂもスタンバイ状態に戻り、次の増幅に備える。このと
き、出力O,を保持するため、MOSトランジスタQ22〜Q
25で構成されるラッチ回路Ｌが動作して、出力Ｏを“H"
レベルに、他方の出力を“L"レベルにそれぞれ低イン
ピーダンス状態で保持する。出力O,の“H"レベルを電
源電圧に保つため、MOSトランジスタQ24,Q25のゲートに
は電源電圧よりMOSトランジスタのしきい値電圧以上高
い電位が必要である。そのため、発振回路OSCとMOSトラ
ンジスタQ26〜Q28、さらにコンデンサC1によりポンピン
グ回路を構成している。このポンピング回路に結合され
たラッチ回路Ｌにより、ダイナミック型の欠点である微
小リークによる出力保持時間の減少という制限を受ける
こともない。
発明の効果 本発明によれば、低消費電流で、かつ大容量負荷を高速
にでき、出力保持時間の制限もないシフトレジスタが得
られる。
にでき、出力保持時間の制限もないシフトレジスタが得
られる。
第１図は本発明の一実施例のダイナミック型シフトレジ
スタの回路図、第２図はクロック発生回路ブロック図、
第３図はクロックのタイミング図、第４図は従来のシフ
トレジスタの一例を示す回路図である。 Q1〜Q28……MOSトランジスタ、N1〜N7……ノード、Ｃ…
…ダイナミック型コンパレータ、Ｂ……バッファ、Ｌ…
…ラッチ回路。
スタの回路図、第２図はクロック発生回路ブロック図、
第３図はクロックのタイミング図、第４図は従来のシフ
トレジスタの一例を示す回路図である。 Q1〜Q28……MOSトランジスタ、N1〜N7……ノード、Ｃ…
…ダイナミック型コンパレータ、Ｂ……バッファ、Ｌ…
…ラッチ回路。
Claims (1)
- 【請求項１】トランスファゲート、ダイナミック型コン
パレータ、バッファおよびラッチ回路から構成される回
路群を単位のレジスタビットし、前記レジスタビットは
互いに逆相の第１および第２の入力信号を有し、それぞ
れが、第１のクロックを制御信号とする前記トランスフ
ァゲートを介して、第２のクロックにより駆動される前
記ダイナミック型コンパレータの第１および第２の入力
に接続され、前記ダイナミック型コンパレータの出力
が、第３のクロックにより駆動され互いに逆相の第１お
よび第２の出力を有する前記バッファの入力に接続さ
れ、前記バッファの第１および第２の出力が、前記第２
のクロックを制御信号とする前記ラッチ回路の第１およ
び第２の入力に接続され、前記ラッチ回路の互いに逆相
の第１および第２の出力から出力信号を得る構成であっ
て、前記トランスファゲートが前記第１のクロックによ
り非導通状態になる直後に前記第２のクロックにより前
記ダイナミック型コンパレータを活性化し、同時に前記
ラッチ回路を通過（スルー）状態にし、前記ダイナミッ
ク型コンパレータが活性化された後に前記第３のクロッ
クにより前記バッファの出力状態を確定し、前記トラン
スファゲートが前記第１のクロックにより導通状態にな
る直前に前記第２のクロックにより前記ダイナミック型
コンパレータを非活性化し、同時に前記ラッチ回路を保
持（ラッチ）状態にし、前記ダイナミック型コンパレー
タが非活性化すると同時に前記第３のクロックにより前
記バッファの出力を初期化（リセット）することを特徴
とするシフトレジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034673A JPH0754638B2 (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ |
| US07/015,348 US4845670A (en) | 1986-02-18 | 1987-02-17 | Memory device using shift-register |
| KR1019870001315A KR910001532B1 (ko) | 1986-02-18 | 1987-02-18 | 시프트레지스터를 사용한 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034673A JPH0754638B2 (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62192098A JPS62192098A (ja) | 1987-08-22 |
| JPH0754638B2 true JPH0754638B2 (ja) | 1995-06-07 |
Family
ID=12420944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034673A Expired - Fee Related JPH0754638B2 (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4845670A (ja) |
| JP (1) | JPH0754638B2 (ja) |
| KR (1) | KR910001532B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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