JPH0754894B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH0754894B2 JPH0754894B2 JP17005386A JP17005386A JPH0754894B2 JP H0754894 B2 JPH0754894 B2 JP H0754894B2 JP 17005386 A JP17005386 A JP 17005386A JP 17005386 A JP17005386 A JP 17005386A JP H0754894 B2 JPH0754894 B2 JP H0754894B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- counter
- data
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル値を、ディジタル値に応じた幅を
もつパルス信号に変換するパルス幅変調回路（以下、PW
M回路と略す）に関するものである。
もつパルス信号に変換するパルス幅変調回路（以下、PW
M回路と略す）に関するものである。
従来の技術 近年、ディジタル値をパルス幅に変換するPWM回路は、
各種電子回路のディジタル化により多用されている。
各種電子回路のディジタル化により多用されている。
以下図面を参照しながら、上述した従来のPWM回路の一
例について説明する。
例について説明する。
第５図は従来のPWM回路の一構成例を示すブロック図で
ある。第５図において、15はクロック発生回路、16はデ
ィジタルデータを保持するためのラッチ回路、17はロー
ド機能付カウンタ回路、18はカウンタ回路の出力をデコ
ードするためのデコーダ回路、19はセットリセット可能
なフリップフロップ、20はラッチ回路にラッチタイミン
グ信号を、カウンタ回路にデータロードタイミング信号
とクロックを、フリップフロップにタイミング信号をそ
れぞれ出力するタイミング発生回路である。
ある。第５図において、15はクロック発生回路、16はデ
ィジタルデータを保持するためのラッチ回路、17はロー
ド機能付カウンタ回路、18はカウンタ回路の出力をデコ
ードするためのデコーダ回路、19はセットリセット可能
なフリップフロップ、20はラッチ回路にラッチタイミン
グ信号を、カウンタ回路にデータロードタイミング信号
とクロックを、フリップフロップにタイミング信号をそ
れぞれ出力するタイミング発生回路である。
以上のように構成されたPWM回路の一例について、以下
その動作について説明する。
その動作について説明する。
タイミング発生回路20は、クロック発生回路15の出力を
うけて、まずラッチ回路16にラッチタイミング信号を出
力する。ラッチ回路16はラッチタイミング信号をうけて
ディジタル値を保持する。次に、タイミング発生回路20
は、カウンタ回路17へロード信号を出力するとともにカ
ウント用クロックを出力する。カウンタ回路17は、ロー
ド信号をうけて、ラッチ回路16で保持されているデータ
をロードしカウンタ用クロックでカウントを開始する。
デコーダ回路18は、カウンタ回路17のカウント値が設定
値になると、フリップフロップ19へタイミングパルスを
出力する。そして、タイミング発生回路20は、クロック
発生回路15の出力をうけて、フリップフロップ19へタイ
ミング信号を出力するとともに、カウンタ回路17へ出力
しているカウント用クロックを止める。フリップフロッ
プ19は、デコーダ回路18の出力でセットされタイミング
発生回路20の出力でリセットされる。フリップフロップ
19の出力は、ラッチ回路16で保持されたディジタル値に
応じた幅をもつパルス信号となる。
うけて、まずラッチ回路16にラッチタイミング信号を出
力する。ラッチ回路16はラッチタイミング信号をうけて
ディジタル値を保持する。次に、タイミング発生回路20
は、カウンタ回路17へロード信号を出力するとともにカ
ウント用クロックを出力する。カウンタ回路17は、ロー
ド信号をうけて、ラッチ回路16で保持されているデータ
をロードしカウンタ用クロックでカウントを開始する。
デコーダ回路18は、カウンタ回路17のカウント値が設定
値になると、フリップフロップ19へタイミングパルスを
出力する。そして、タイミング発生回路20は、クロック
発生回路15の出力をうけて、フリップフロップ19へタイ
ミング信号を出力するとともに、カウンタ回路17へ出力
しているカウント用クロックを止める。フリップフロッ
プ19は、デコーダ回路18の出力でセットされタイミング
発生回路20の出力でリセットされる。フリップフロップ
19の出力は、ラッチ回路16で保持されたディジタル値に
応じた幅をもつパルス信号となる。
（例えば、パルス回路技術事典、オーム社695ページ） 発明が解決しようとする問題点 しかしながら上記のような構成では、ディジタル値を保
持するための回路や、複雑なタイミング発生回路が必要
なので、PWM回路が複雑となり、また回路規模も大きく
なるという問題点を有していた。
持するための回路や、複雑なタイミング発生回路が必要
なので、PWM回路が複雑となり、また回路規模も大きく
なるという問題点を有していた。
本発明は上記問題点に鑑み、ディジタル値を保持するた
めの回路を省き、回路規模を小さくしたPWM回路を提供
するものである。
めの回路を省き、回路規模を小さくしたPWM回路を提供
するものである。
問題点を解決するための手段 上記問題点を解決するために本発明のPWM回路は、クロ
ック発生回路と、データロード機能付カウンタ回路と、
カウンタ回路の出力か反転出力かを選択し出力する反転
回路と、カウンタに回路ロードされるデータが有効かい
なかを出力する判別回路と、クロック発生回路の出力と
判別回路の出力をうけて、カウンタ回路にロード信号
を、反転回路に反転信号を出力するタイミング回路とか
ら構成されたものである。
ック発生回路と、データロード機能付カウンタ回路と、
カウンタ回路の出力か反転出力かを選択し出力する反転
回路と、カウンタに回路ロードされるデータが有効かい
なかを出力する判別回路と、クロック発生回路の出力と
判別回路の出力をうけて、カウンタ回路にロード信号
を、反転回路に反転信号を出力するタイミング回路とか
ら構成されたものである。
作用 本発明は上記した構成により、判別回路を設け、この出
力でカウンタ回路のロード信号入力をマスクすると同時
に、カウンタ回路の出力をうける反転回路をコントロー
ルすることにより、ロードデータの保持回路を省略でき
るとともに、回路構成も簡単なものとなる。
力でカウンタ回路のロード信号入力をマスクすると同時
に、カウンタ回路の出力をうける反転回路をコントロー
ルすることにより、ロードデータの保持回路を省略でき
るとともに、回路構成も簡単なものとなる。
実施例 以下本発明の一実施例のPWM回路について、図面を参照
しながら説明する。
しながら説明する。
第１図は本発明の一実施例におけるPWM回路のブロック
図を示すものである。第１図において、１はクロック発
生回路、２はデータロード機能付カウンタ回路、３はカ
ウンタ回路２の出力か反転出力かを選択して出力する反
転回路、４はカウンタ回路２のデータロード入力21に入
力されるデータの有効無効を出力する判別回路、５はク
ロック発生回路１の出力と判別回路４の出力をうけて、
カウンタ回路２にロード信号を、反転回路３に反転信号
を出力するタイミング回路である。
図を示すものである。第１図において、１はクロック発
生回路、２はデータロード機能付カウンタ回路、３はカ
ウンタ回路２の出力か反転出力かを選択して出力する反
転回路、４はカウンタ回路２のデータロード入力21に入
力されるデータの有効無効を出力する判別回路、５はク
ロック発生回路１の出力と判別回路４の出力をうけて、
カウンタ回路２にロード信号を、反転回路３に反転信号
を出力するタイミング回路である。
以上のように構成されたPWM回路について、以下第１図
及び第２図，第３図を用いてその動作を説明する。
及び第２図，第３図を用いてその動作を説明する。
第２図は第１図に示す一実施例であるブロック図の、具
体的な回路構成例を示したものである。この例では、ロ
ード入力は３ビット、２進数で「000」から「111」のデ
ィジタル値に応じた幅をもつパルスを発生するものであ
る。第３図，第４図は第２図の動作を説明するためのタ
イミング図である。
体的な回路構成例を示したものである。この例では、ロ
ード入力は３ビット、２進数で「000」から「111」のデ
ィジタル値に応じた幅をもつパルスを発生するものであ
る。第３図，第４図は第２図の動作を説明するためのタ
イミング図である。
第２図において、クロック発生回路１の出力を第３図
（ａ）に示す。判別回路４は、カウンタ回路２のロード
データ入力６に入力されるデータが有効ならばＨ、無効
ならばＬを出力する。まず、判別回路４の出力がＨであ
る場合を考える。
（ａ）に示す。判別回路４は、カウンタ回路２のロード
データ入力６に入力されるデータが有効ならばＨ、無効
ならばＬを出力する。まず、判別回路４の出力がＨであ
る場合を考える。
分周回路７は、クロック発生回路１の出力を８分の１分
周して出力する。これを第３図（ｂ）に示す。今、判別
回路４の出力はＨだから、インバータ10の出力はＬとな
り、AND回路９の出力は常にＬとなる。従ってＤフリッ
プフロップ11の出力はＬとなる。一方NAND回路の出力は
第３図（ｃ）に示すようになり、Ｔフリップフロップ12
をリセットすると同時に、カウンタ回路２にロードタイ
ミングを与える。カウンタ回路２は74HC161のような、
４ビットデータロード機能付バイナリー同期カウンタ13
で構成されており、クロック発生回路１の出力をうけて
動作する。今ロードデータ入力６のD0,D1,D2入力値が、
L,H,Lである時のQ0,Q1,Q2,Q3出力を第３図（ｄ），
（ｅ），（ｆ），（ｇ）に示す。反転回路３は、EXOR回
路14で構成されている。Ｔフリップフロップの出力はＬ
だから、EXOR回路14の出力は第３図（ｈ）に示すように
なり、バイナリー同期カウンタ13のロードデータのL,
H、Ｌに対応して、ＬとＨの周期比が6:2となっているこ
とがわかる。
周して出力する。これを第３図（ｂ）に示す。今、判別
回路４の出力はＨだから、インバータ10の出力はＬとな
り、AND回路９の出力は常にＬとなる。従ってＤフリッ
プフロップ11の出力はＬとなる。一方NAND回路の出力は
第３図（ｃ）に示すようになり、Ｔフリップフロップ12
をリセットすると同時に、カウンタ回路２にロードタイ
ミングを与える。カウンタ回路２は74HC161のような、
４ビットデータロード機能付バイナリー同期カウンタ13
で構成されており、クロック発生回路１の出力をうけて
動作する。今ロードデータ入力６のD0,D1,D2入力値が、
L,H,Lである時のQ0,Q1,Q2,Q3出力を第３図（ｄ），
（ｅ），（ｆ），（ｇ）に示す。反転回路３は、EXOR回
路14で構成されている。Ｔフリップフロップの出力はＬ
だから、EXOR回路14の出力は第３図（ｈ）に示すように
なり、バイナリー同期カウンタ13のロードデータのL,
H、Ｌに対応して、ＬとＨの周期比が6:2となっているこ
とがわかる。
次に、判別回路４の出力が第４図（ｋ）に示すようにＨ
かＬになった場合を考える。
かＬになった場合を考える。
クロック発生回路１の出力を第４図（ａ）に、分周回路
７の出力を第４図（ｂ）に示す。今、判別回路４の出力
はＬだからNAND回路８の出力はＬ、インバータ10の出力
はＨとなり、AND回路９の出力は第４図（ｃ）に示すよ
うになる。Ｄフリップフロップ11の出力を第４図（ｄ）
に、Ｔフリップフロップ12の出力を第４図（ｅ）に示
す。判別回路４の出力がＬになる前のバイナリー同期カ
ウンタ13のロードデータが、D0はＬ、D1はＨ、D2はＬだ
とすれば、バイナリー同期カウンタ13のQ0,Q1,Q2,Q3,Q4
は第４図（ｆ），（ｇ），（ｈ），（ｉ）に示すように
なり、EXOR回路14の出力は、第４図（ｊ）に示すような
波形となる。この波形からわかるように、判別回路４の
出力がＬになると、バイナリー同期カウンタ13が直前で
ラッチしたロードデータから作成されるPWM出力を保持
する。
７の出力を第４図（ｂ）に示す。今、判別回路４の出力
はＬだからNAND回路８の出力はＬ、インバータ10の出力
はＨとなり、AND回路９の出力は第４図（ｃ）に示すよ
うになる。Ｄフリップフロップ11の出力を第４図（ｄ）
に、Ｔフリップフロップ12の出力を第４図（ｅ）に示
す。判別回路４の出力がＬになる前のバイナリー同期カ
ウンタ13のロードデータが、D0はＬ、D1はＨ、D2はＬだ
とすれば、バイナリー同期カウンタ13のQ0,Q1,Q2,Q3,Q4
は第４図（ｆ），（ｇ），（ｈ），（ｉ）に示すように
なり、EXOR回路14の出力は、第４図（ｊ）に示すような
波形となる。この波形からわかるように、判別回路４の
出力がＬになると、バイナリー同期カウンタ13が直前で
ラッチしたロードデータから作成されるPWM出力を保持
する。
以上のように本一実施例によれば、判別回路４を設け、
この出力でバイナリー同期カウンタ13のロード信号入力
をマスクすると同時に、バイナリー同期カウンタ13の出
力信号をうけるEXOR回路14の他方の入力をコントロール
することにより、ロードデータが有効すなわち判別回路
４の出力がＨのときは、バイナリー同期カウンタ13に初
期値としてロードデータがロードされ、データ値に応じ
たパルス幅をもつ信号が出力される。またロードデータ
が無効の時、すなわち判別回路４の出力がＬのときは、
バイナリー同期カウンタ13は、判別回路４の出力がＬに
なる直前にロードした値に応じたパルス幅の信号を出力
しつづける。
この出力でバイナリー同期カウンタ13のロード信号入力
をマスクすると同時に、バイナリー同期カウンタ13の出
力信号をうけるEXOR回路14の他方の入力をコントロール
することにより、ロードデータが有効すなわち判別回路
４の出力がＨのときは、バイナリー同期カウンタ13に初
期値としてロードデータがロードされ、データ値に応じ
たパルス幅をもつ信号が出力される。またロードデータ
が無効の時、すなわち判別回路４の出力がＬのときは、
バイナリー同期カウンタ13は、判別回路４の出力がＬに
なる直前にロードした値に応じたパルス幅の信号を出力
しつづける。
なお、実施例でバイナリー同期カウンタ13は４ビットで
あるが、ビット数は限定しない。
あるが、ビット数は限定しない。
発明の効果 以上のように本発明は、判別回路の出力でカウンタ回路
のロード信号をマスクすると同時に、カウンタ回路の出
力，反転出力を選択し出力する反転回路をコントロール
することにより、ロードデータの保持回路を省き回路規
模を小さくするとともに、全体の回路構成も簡単なもの
にすることができる。
のロード信号をマスクすると同時に、カウンタ回路の出
力，反転出力を選択し出力する反転回路をコントロール
することにより、ロードデータの保持回路を省き回路規
模を小さくするとともに、全体の回路構成も簡単なもの
にすることができる。
第１図は本発明の実施例におけるPWM回路のブロック
図、第２図は第１図の具体例を示した構成図、第３図，
第４図は第２図の動作を説明するためのタイミング図、
第５図は従来のPWM回路の具体的構成例を示すブロック
図である。 １……クロック発生回路、２……カウンタ回路、３……
反転回路、４……判別回路、５……タイミング回路。
図、第２図は第１図の具体例を示した構成図、第３図，
第４図は第２図の動作を説明するためのタイミング図、
第５図は従来のPWM回路の具体的構成例を示すブロック
図である。 １……クロック発生回路、２……カウンタ回路、３……
反転回路、４……判別回路、５……タイミング回路。
Claims (1)
- 【請求項１】クロック発生回路と、前記クロック発生回
路の出力をうけて動作するデータロード機能付カウンタ
回路と、前記カウンタ回路の出力か、反転出力かを選択
し出力する反転回路と、前記カウンタ回路へ出力される
データが、有効かどうかを出力する判別回路と、前記ク
ロック発生回路の出力と前記判別回路の出力をうけて、
前記カウンタ回路にロード信号を、前記反転回路に反転
信号を出力するタイミング回路とを具備し、前記判別回
路の出力をうけて、前記カウンタへ出力されるデータの
値に応じた幅をもつパルスを、出力することを特徴とし
たパルス幅変調回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17005386A JPH0754894B2 (ja) | 1986-07-18 | 1986-07-18 | パルス幅変調回路 |
| US07/064,121 US4795950A (en) | 1986-06-30 | 1987-06-19 | Phase controller for motor |
| DE8787305780T DE3785496T2 (de) | 1986-06-30 | 1987-06-30 | Phasenregler fuer einen motor. |
| KR1019870006685A KR900007108B1 (ko) | 1986-06-30 | 1987-06-30 | 모우터의 위상제어장치 |
| EP87305780A EP0251763B1 (en) | 1986-06-30 | 1987-06-30 | Phase controller for motor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17005386A JPH0754894B2 (ja) | 1986-07-18 | 1986-07-18 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326114A JPS6326114A (ja) | 1988-02-03 |
| JPH0754894B2 true JPH0754894B2 (ja) | 1995-06-07 |
Family
ID=15897748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17005386A Expired - Lifetime JPH0754894B2 (ja) | 1986-06-30 | 1986-07-18 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754894B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20250109604A1 (en) * | 2022-01-18 | 2025-04-03 | Hunan University | Anti-seismic component and buffer with dual functions of energy consumption and bearing capacity |
-
1986
- 1986-07-18 JP JP17005386A patent/JPH0754894B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20250109604A1 (en) * | 2022-01-18 | 2025-04-03 | Hunan University | Anti-seismic component and buffer with dual functions of energy consumption and bearing capacity |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326114A (ja) | 1988-02-03 |
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