JPH0754896B2 - ディジタル遅延回路 - Google Patents
ディジタル遅延回路Info
- Publication number
- JPH0754896B2 JPH0754896B2 JP62128174A JP12817487A JPH0754896B2 JP H0754896 B2 JPH0754896 B2 JP H0754896B2 JP 62128174 A JP62128174 A JP 62128174A JP 12817487 A JP12817487 A JP 12817487A JP H0754896 B2 JPH0754896 B2 JP H0754896B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- signal
- frequency
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル遅延回路に係り、特に、遅延範囲が
広くしかも高速・高精度な遅延を得るのに好適なディジ
タル遅延回路に関する。
広くしかも高速・高精度な遅延を得るのに好適なディジ
タル遅延回路に関する。
従来の装置は、特開昭61−75615号に記載のように、時
間周期Ｔで入力される入力時間基準信号を周期NTで位相
が順次Ｔずつ偏移したＮ個の分周出力を発生する手段
と、前記Ｎ個の分周出力信号の１つを受けて該信号のタ
イミングで遅延量がカウンタ入力値として設定される最
大計数時間がNTのＮ個のカウンタと、該Ｎ個のカウンタ
の桁上げ信号の論理和を得る論理和回路からなり、入力
時間基準信号の時間周期Ｔに対して、Ｏ〜NTまでの遅延
可変幅を得ている。
間周期Ｔで入力される入力時間基準信号を周期NTで位相
が順次Ｔずつ偏移したＮ個の分周出力を発生する手段
と、前記Ｎ個の分周出力信号の１つを受けて該信号のタ
イミングで遅延量がカウンタ入力値として設定される最
大計数時間がNTのＮ個のカウンタと、該Ｎ個のカウンタ
の桁上げ信号の論理和を得る論理和回路からなり、入力
時間基準信号の時間周期Ｔに対して、Ｏ〜NTまでの遅延
可変幅を得ている。
上記従来技術は、Ｎ個のカウンタのクロックから桁上げ
信号C0までの伝搬遅延時間のバラツキについて配慮がさ
れておらず、出力時間基準信号に、Ｎ個のカウンタの伝
搬遅延時間のバラツキに起因するジッタが生ずるという
問題がある。さらに、クロックを直接プリセットカウン
タに入力している為、クロック周波数の点についても配
慮がなされておらず、遅延分解能がカウンタの動作周波
数の上限によって制限されるという問題がある。
信号C0までの伝搬遅延時間のバラツキについて配慮がさ
れておらず、出力時間基準信号に、Ｎ個のカウンタの伝
搬遅延時間のバラツキに起因するジッタが生ずるという
問題がある。さらに、クロックを直接プリセットカウン
タに入力している為、クロック周波数の点についても配
慮がなされておらず、遅延分解能がカウンタの動作周波
数の上限によって制限されるという問題がある。
本発明の目的は、遅延範囲が広く、遅延分解能の高い、
ジッタのない遅延出力が得られるディジタル遅延回路を
提供することにある。
ジッタのない遅延出力が得られるディジタル遅延回路を
提供することにある。
上記目的は、入力信号を受けて該入力信号の周期ＴのＮ
倍の周期がＴづつ偏移したＮ個の分周出力を発生する手
段と、各分周出力信号を受けてクロックを分周するＮ個
のプリスケラ手段と、分周した各クロックを計数するＮ
個のカウンタと、これ等Ｎ個のカウンタの計数終了信号
の論理和をとるORゲートと、該ORゲートの出力信号をク
ロック周期の分解能で遅延する手段とを設けることで、
達成される。
倍の周期がＴづつ偏移したＮ個の分周出力を発生する手
段と、各分周出力信号を受けてクロックを分周するＮ個
のプリスケラ手段と、分周した各クロックを計数するＮ
個のカウンタと、これ等Ｎ個のカウンタの計数終了信号
の論理和をとるORゲートと、該ORゲートの出力信号をク
ロック周期の分解能で遅延する手段とを設けることで、
達成される。
入力信号はＮ分周されてから夫々クロックを分周するプ
リスケラに入力され、各プリスケラの分周開始点を制御
する。各カウンタは、分周開始点が制御された分周クロ
ックを計数し、計数終了信号を出力する。Ｎ個のカウン
タの計数終了信号の論理和がORゲートでとられ、論理和
信号は最後の手段によりクロックの分解能で遅延され
る。
リスケラに入力され、各プリスケラの分周開始点を制御
する。各カウンタは、分周開始点が制御された分周クロ
ックを計数し、計数終了信号を出力する。Ｎ個のカウン
タの計数終了信号の論理和がORゲートでとられ、論理和
信号は最後の手段によりクロックの分解能で遅延され
る。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例に係るディジタル遅延回路の
構成図である。第１図に示すディジタル遅延回路は、入
力信号を分周する２分周回路１と、２分周回路１の出力
によってクロックを分周する開始点を制御可能なプリス
ケラ2,3と、プリスケラ2,3の出力を計数するカウンタ4,
5と、カウンタ4,5の計数終了信号の論理和をとるORゲー
ト６と、遅延量入力20によって制御されるデマルチプレ
クサ７と、シフトレジスタとして機能する継続接続され
たＤフリップフロップ８〜11及びORゲート12〜14より成
る。
構成図である。第１図に示すディジタル遅延回路は、入
力信号を分周する２分周回路１と、２分周回路１の出力
によってクロックを分周する開始点を制御可能なプリス
ケラ2,3と、プリスケラ2,3の出力を計数するカウンタ4,
5と、カウンタ4,5の計数終了信号の論理和をとるORゲー
ト６と、遅延量入力20によって制御されるデマルチプレ
クサ７と、シフトレジスタとして機能する継続接続され
たＤフリップフロップ８〜11及びORゲート12〜14より成
る。
次に、上述した構成のディジタル遅延回路の動作を第２
図のタイミングチャートを使用して説明する。本実施例
では、プリスケラ2,3の分周数を４、第２図の動作タイ
ミングチャートでの遅延量を15クロックとして説明す
る。
図のタイミングチャートを使用して説明する。本実施例
では、プリスケラ2,3の分周数を４、第２図の動作タイ
ミングチャートでの遅延量を15クロックとして説明す
る。
入力信号21が２分周回路１に入力されると、該２分周回
路１からは２分周信号22,24が出力される。２分周信号2
2を受けたプリスケラ２は分周開始点を制御した４分周
クロック23を出力する。２分周信号22と４分周クロック
23は、カウンタ４に入力され、２分周信号22が“L"レベ
ルの期間中の４分周クロック23の立上りで遅延量20をと
り込み、４分周クロック23をとり込んだ値だけすなわち
３個計数し、計数終了信号26を出力する。一方、プリス
ケラ３およびカウンタ５も同様に動作し、計数終了信号
27を出力する。計数終了信号26,27はORゲート６で論理
和がとられ、デマルチブレクサ７のイネーブル入力Ｅに
入力される。デマルチプレクサ７は、遅延量20によって
あらかじめ選択された出力端子Z3からイネーブル入力Ｅ
に入力された計数終了信号28を出力する。デマルチプレ
クサ７の各出力は、クロック30で動作するＤフリップフ
ロップ８〜11の通過段数が１個ずつことなるＤフリップ
フロップにORゲート12〜14を介して入力されるので、ク
ロックの４周期の整数倍の分解能で遅延された計数終了
信号28は、さらにクロック30の周期の分解能で遅延され
遅延信号29を得る。
路１からは２分周信号22,24が出力される。２分周信号2
2を受けたプリスケラ２は分周開始点を制御した４分周
クロック23を出力する。２分周信号22と４分周クロック
23は、カウンタ４に入力され、２分周信号22が“L"レベ
ルの期間中の４分周クロック23の立上りで遅延量20をと
り込み、４分周クロック23をとり込んだ値だけすなわち
３個計数し、計数終了信号26を出力する。一方、プリス
ケラ３およびカウンタ５も同様に動作し、計数終了信号
27を出力する。計数終了信号26,27はORゲート６で論理
和がとられ、デマルチブレクサ７のイネーブル入力Ｅに
入力される。デマルチプレクサ７は、遅延量20によって
あらかじめ選択された出力端子Z3からイネーブル入力Ｅ
に入力された計数終了信号28を出力する。デマルチプレ
クサ７の各出力は、クロック30で動作するＤフリップフ
ロップ８〜11の通過段数が１個ずつことなるＤフリップ
フロップにORゲート12〜14を介して入力されるので、ク
ロックの４周期の整数倍の分解能で遅延された計数終了
信号28は、さらにクロック30の周期の分解能で遅延され
遅延信号29を得る。
以上説明したように、本実施例によれば、遅延を行なう
カウンタの前段にプリスケラ、後段にクロック分解能で
遅延するシフトレジスタを設けたことにより、カウンタ
の動作周波数による制限をうけることなくクロックの高
周波化を行なうことができ、遅延分解能を向上させるこ
とができる。さらに、可変遅延範囲を拡大するために設
けた２個のカウンタの計数終了信号は、論理和がとられ
た後、Ｄフリップフロップによって、クロックで周期が
とられるため、カウンタ間の伝搬遅延時間のバラツキに
よる遅延信号のジッタが取り除かれる。
カウンタの前段にプリスケラ、後段にクロック分解能で
遅延するシフトレジスタを設けたことにより、カウンタ
の動作周波数による制限をうけることなくクロックの高
周波化を行なうことができ、遅延分解能を向上させるこ
とができる。さらに、可変遅延範囲を拡大するために設
けた２個のカウンタの計数終了信号は、論理和がとられ
た後、Ｄフリップフロップによって、クロックで周期が
とられるため、カウンタ間の伝搬遅延時間のバラツキに
よる遅延信号のジッタが取り除かれる。
尚、本実施例では、プリスケラとカウンタを２組設けた
が、設定範囲を拡大するためには、プリスケラとカウン
タの組数を増やし、入力信号を分周する分周回路の分周
数を組数に一致させればよい。この組数を変えることに
よって本発明の本質がそこなわれるものではない。さら
に、クロックを分周するプリスケラの分周数を４として
説明したが、本発明はこれに限定されるものではなく、
プリスケラの分周数をさらに大きくとった場合は、クロ
ック周期で遅延を行なうＤフリップフロップの接続数と
デマルチプレクサの出力数を増せばよい。
が、設定範囲を拡大するためには、プリスケラとカウン
タの組数を増やし、入力信号を分周する分周回路の分周
数を組数に一致させればよい。この組数を変えることに
よって本発明の本質がそこなわれるものではない。さら
に、クロックを分周するプリスケラの分周数を４として
説明したが、本発明はこれに限定されるものではなく、
プリスケラの分周数をさらに大きくとった場合は、クロ
ック周期で遅延を行なうＤフリップフロップの接続数と
デマルチプレクサの出力数を増せばよい。
本発明によれば、遅延範囲を広くすることがき、しか
も、ジッタもなく分解能の高い遅延出力を得ることが可
能となる。
も、ジッタもなく分解能の高い遅延出力を得ることが可
能となる。
第１図は本発明の一実施例に係るディジタル遅延回路の
回路図、第２図は第１図に示すディジタル遅延回路の動
作タイミングチャートである。 １……２分周回路、2,3……プリスケラ、4,5……カウン
タ、6,12〜14……ORゲート、７……デマルチプレクサ、
８〜11……Ｄフリップフロップ。
回路図、第２図は第１図に示すディジタル遅延回路の動
作タイミングチャートである。 １……２分周回路、2,3……プリスケラ、4,5……カウン
タ、6,12〜14……ORゲート、７……デマルチプレクサ、
８〜11……Ｄフリップフロップ。
Claims (1)
- 【請求項１】入力信号を受け、入力信号の周期ＴのＮ倍
の周期がＴづつ偏移したＮ個の分周出力を発生する手段
と、各分周出力信号を受けてクロックを分周するＮ個の
手段と、分周した各クロックを計数するＮ個のカウンタ
と、これ等Ｎ個のカウンタの計数終了信号の論理和をと
るORゲートと、該ORゲートの出力信号をクロック周期の
分解能で遅延する手段とからなるディジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128174A JPH0754896B2 (ja) | 1987-05-27 | 1987-05-27 | ディジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128174A JPH0754896B2 (ja) | 1987-05-27 | 1987-05-27 | ディジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63294118A JPS63294118A (ja) | 1988-11-30 |
| JPH0754896B2 true JPH0754896B2 (ja) | 1995-06-07 |
Family
ID=14978241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128174A Expired - Lifetime JPH0754896B2 (ja) | 1987-05-27 | 1987-05-27 | ディジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754896B2 (ja) |
-
1987
- 1987-05-27 JP JP62128174A patent/JPH0754896B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63294118A (ja) | 1988-11-30 |
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