JPH0411051B2 - - Google Patents
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- Publication number
- JPH0411051B2 JPH0411051B2 JP58243854A JP24385483A JPH0411051B2 JP H0411051 B2 JPH0411051 B2 JP H0411051B2 JP 58243854 A JP58243854 A JP 58243854A JP 24385483 A JP24385483 A JP 24385483A JP H0411051 B2 JPH0411051 B2 JP H0411051B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- terminal
- frequency division
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000003708 edge detection Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 101100043939 Arabidopsis thaliana SUVR1 gene Proteins 0.000 description 3
- 101100141528 Schizosaccharomyces pombe (strain 972 / ATCC 24843) set13 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、分周比の範囲が広く、高速動作に好
適なプリスケラに関するものである。
適なプリスケラに関するものである。
可変分周を行なう手段としてプリセツトカウン
タを用いた場合、カウンタの動作速度によつて基
本クロツクの周波数が制限されるので、分周後の
クロツクの高分解能化を行なうことが困難であ
る。そのため、従来からプリセツトカウンタの前
段にプリスケラを設け、基本クロツクの高周波化
を行ない、分周後のクロツクの高分解能化を行な
つていたが、プリスケラの可変分周比によつて最
小分周数が制限されるので、可変分周範囲が狭い
という欠点があつた。
タを用いた場合、カウンタの動作速度によつて基
本クロツクの周波数が制限されるので、分周後の
クロツクの高分解能化を行なうことが困難であ
る。そのため、従来からプリセツトカウンタの前
段にプリスケラを設け、基本クロツクの高周波化
を行ない、分周後のクロツクの高分解能化を行な
つていたが、プリスケラの可変分周比によつて最
小分周数が制限されるので、可変分周範囲が狭い
という欠点があつた。
第１図は、従来の２モジユラスプリスケラの一
例の回路図、第２図は、その２モジユラスプリス
ケラを用いた可変分周回路の一例のブロツク図で
ある。
例の回路図、第２図は、その２モジユラスプリス
ケラを用いた可変分周回路の一例のブロツク図で
ある。
第１図、第２図に従い、従来例を具体的に説明
する。
する。
この第２図に示すプリスケラ７は、第１図に示
すようにオアゲート１、アンドゲート２、ノアゲ
ート３およびＤフリツプフロツプ４，５，６によ
つて構成され、基本クロツクfinを分周してfout
を出力するものである。
すようにオアゲート１、アンドゲート２、ノアゲ
ート３およびＤフリツプフロツプ４，５，６によ
つて構成され、基本クロツクfinを分周してfout
を出力するものである。
分周数は、選択信号SELによつて制御され、例
えば、選択信号SELが“Ｈ”（高）レベルの場合
に分周数は５、“Ｌ”（低）レベルの場合に分周数
は６である。
えば、選択信号SELが“Ｈ”（高）レベルの場合
に分周数は５、“Ｌ”（低）レベルの場合に分周数
は６である。
プリスケラだけでは分周数を連続的に可変にで
きないので、第２図に示すようにカウンタ８，９
を接続する。カウンタ８にデータ値“Ａ”が、ま
たカウンタ９にデータ値“Ｂ”がプリセツトされ
た場合の分周数Ｎは、次の式(1)で表わされる。
きないので、第２図に示すようにカウンタ８，９
を接続する。カウンタ８にデータ値“Ａ”が、ま
たカウンタ９にデータ値“Ｂ”がプリセツトされ
た場合の分周数Ｎは、次の式(1)で表わされる。
Ｎ＝fin／fo＝6A＋５（Ｂ−Ａ）＝Ａ＋5B……(1)
この分周数Ｎは、データＡの値を変えることに
よつて分周数を１きざみに、データＢの値を変え
ることによつて分周数を５きざみに変えることが
できる。ここで分周数Ｎを連続的に可変にできる
最小分周数は、Ｂ≧Ａという条件を考慮すると20
となる。
よつて分周数を１きざみに、データＢの値を変え
ることによつて分周数を５きざみに変えることが
できる。ここで分周数Ｎを連続的に可変にできる
最小分周数は、Ｂ≧Ａという条件を考慮すると20
となる。
一般的にはプリスケラの分周数を“Ｕ”、“Ｌ”
とすればＵ＝Ｌ＋１の関係にあるので、分周数を
連続的に可変にできる最小分周数Nminは、次の
(2)式で与えられる。
とすればＵ＝Ｌ＋１の関係にあるので、分周数を
連続的に可変にできる最小分周数Nminは、次の
(2)式で与えられる。
Nmin＝Ｌ（Ｌ−１） ……(2)
すなわち、カウンタの動作速度を下げる目的で
プリスケラの分周数Ｕ、Ｌを大きくとると、最小
分周数Nminが大きくなり、分周数Ｎの可変範囲
が狭くなつてしまう。
プリスケラの分周数Ｕ、Ｌを大きくとると、最小
分周数Nminが大きくなり、分周数Ｎの可変範囲
が狭くなつてしまう。
本発明の目的は、上記した従来技術の欠点をな
くし、高速動作が可能で分周数の可変範囲が広い
プリスケラを提供することにある。
くし、高速動作が可能で分周数の可変範囲が広い
プリスケラを提供することにある。
本発明に係るプリスケラは、第一のフリツプフ
ロツプと第二のフリツプフロツプと、可変遅延手
段と、第一の遅延手段と第二の遅延手段と、立ち
下がりエツジ検出手段とからなつており、第一の
フリツプフロツプの端子とCLK端子との間に
可変遅延手段と第一の遅延手段と切り替え手段が
設けられており、第一のフリツプフロツプのＱ端
子は第二のフリツプフロツプのＤ入力端子に接続
されて、第二のフリツプフロツプのＱ端子および
Ｑ端子は該立ち下がりエツジ検出手段に接続され
ており、検出したエツジ信号は第二の遅延手段に
より遅延されるとともに第一のフリツプフロツプ
のセツト入力手段に入力されるように構成され、
プリセツトカウンタからの計数終了信号に基づい
て該切り替え手段により第一のフリツプフロツプ
の端子からCLK端子との間の帰還ループとし
て第一の遅延手段に切り替えたときｍ分周し、該
可変遅延手段に切り替えたときに該可変遅延手段
の設定値により、第二のフリツプフロツプの
CLK入力端子に入力したクロツク信号をｍ〜2m
−１分周した第一のフリツプフロツプのＱ出力を
プリセツトカウンタで計数して、該切り替え手段
が該可変遅延手段を選択した場合に分周出力を該
切り替え手段の出力として得ることを特徴とす
る。
ロツプと第二のフリツプフロツプと、可変遅延手
段と、第一の遅延手段と第二の遅延手段と、立ち
下がりエツジ検出手段とからなつており、第一の
フリツプフロツプの端子とCLK端子との間に
可変遅延手段と第一の遅延手段と切り替え手段が
設けられており、第一のフリツプフロツプのＱ端
子は第二のフリツプフロツプのＤ入力端子に接続
されて、第二のフリツプフロツプのＱ端子および
Ｑ端子は該立ち下がりエツジ検出手段に接続され
ており、検出したエツジ信号は第二の遅延手段に
より遅延されるとともに第一のフリツプフロツプ
のセツト入力手段に入力されるように構成され、
プリセツトカウンタからの計数終了信号に基づい
て該切り替え手段により第一のフリツプフロツプ
の端子からCLK端子との間の帰還ループとし
て第一の遅延手段に切り替えたときｍ分周し、該
可変遅延手段に切り替えたときに該可変遅延手段
の設定値により、第二のフリツプフロツプの
CLK入力端子に入力したクロツク信号をｍ〜2m
−１分周した第一のフリツプフロツプのＱ出力を
プリセツトカウンタで計数して、該切り替え手段
が該可変遅延手段を選択した場合に分周出力を該
切り替え手段の出力として得ることを特徴とす
る。
以下、本発明の実施例を図に基づいて説明す
る。
る。
第３図は、本発明に係る可変分周回路の一実施
例のブロツク図、第４図、第５図は、その動作タ
イミングチヤートである。
例のブロツク図、第４図、第５図は、その動作タ
イミングチヤートである。
ここで、２１は遅延手段に係るレジスタ、２０
は同可変の遅延素子、１０，１５，１９，２２は
固定の遅延素子、１２，１３はＤフリツプフロツ
プ、２４はプリセツトカウンタである。
は同可変の遅延素子、１０，１５，１９，２２は
固定の遅延素子、１２，１３はＤフリツプフロツ
プ、２４はプリセツトカウンタである。
なお、第４図の波形ａ〜ｇは、第３図中の同記
号を付した箇所に対するものである。
号を付した箇所に対するものである。
まず、プリセツトカウンタ２４は、入力ｈが０
でありTC出力が常に“Ｈ”レベルであるとする。
でありTC出力が常に“Ｈ”レベルであるとする。
遅延素子２０は、レジスタ２１に保持された値
ｇによつて遅延時間量の制御が可能であり、上記
値ｇは所望値が選択確定されているものとする。
ｇによつて遅延時間量の制御が可能であり、上記
値ｇは所望値が選択確定されているものとする。
基本クロツクfin（波形ａ）がＤフリツプフロツ
プ１３に供給されているとする。Ｄフリツプフロ
ツプ１２のセツト端子SDにパルス（波形ｅ）の
“Ｈ”レベル（区間T0〜T1）が入力されると、そ
の出力は、“Ｌ”レベルとなり、波形ｆは“Ｌ”
レベルとなる。一方、同出力はアンドゲート１
４を介し、遅延素子２０によつて設定された時間
を経過した後、オアゲート１８を介し、フリツプ
フロツプのクロツクに入力され、入力端子Ｄの設
定値“Ｌ”を同Ｑ出力に出力する。このＱ出力
は、フリツプフロツプ１３の入力端子Ｄに入力さ
れ、基本クロツクfinによつてタイミングを取り
直したＱ出力（波形ｂ）とその出力を遅延素子
１５により遅延した（波形ｃ）を得、アンドゲー
ト１１、遅延素子１０を介してフリツプフロツプ
１２のセツト端子に“Ｈ”レベル（区間T5〜T6）
を与える。
プ１３に供給されているとする。Ｄフリツプフロ
ツプ１２のセツト端子SDにパルス（波形ｅ）の
“Ｈ”レベル（区間T0〜T1）が入力されると、そ
の出力は、“Ｌ”レベルとなり、波形ｆは“Ｌ”
レベルとなる。一方、同出力はアンドゲート１
４を介し、遅延素子２０によつて設定された時間
を経過した後、オアゲート１８を介し、フリツプ
フロツプのクロツクに入力され、入力端子Ｄの設
定値“Ｌ”を同Ｑ出力に出力する。このＱ出力
は、フリツプフロツプ１３の入力端子Ｄに入力さ
れ、基本クロツクfinによつてタイミングを取り
直したＱ出力（波形ｂ）とその出力を遅延素子
１５により遅延した（波形ｃ）を得、アンドゲー
ト１１、遅延素子１０を介してフリツプフロツプ
１２のセツト端子に“Ｈ”レベル（区間T5〜T6）
を与える。
よつて基本クロツクfinに同期して分周クロツ
クf0（波形ｆ）が得られるのである。
クf0（波形ｆ）が得られるのである。
分周数Ｎは、基本クロツクの周期をＴとし、各
素子の伝ぱん遅延時間を以下のように定めると、
次の(3)式で表わされる。
素子の伝ぱん遅延時間を以下のように定めると、
次の(3)式で表わされる。
Ｎ・Ｔ＜TCQ13＋T11＋T10＋TSQ12＋T14＋T20
＋T18＋TCQ12＋TSET13＜（Ｎ＋１）・Ｔ……(3) ただし、TCQ13はＤフリツプフロツプ１３のク
ロツク端子CLKから出力Ｑへの伝ぱん遅延時間、
T11はアンドゲート１１の伝ぱん遅延時間、T10
は遅延素子１０の伝ぱん遅延時間、TSQ12はＤフ
リツプフロツプ１２のセツト端子SDから出力Ｑ
への伝ぱん遅延時間、T14はアンドゲート１４の
伝ぱん遅延時間、T20は遅延素子２０の伝ぱん遅
延時間、T18はオアゲート１８の伝ぱん遅延時
間、TCQ12はＤフリツプフロツプ１２のクロツク
端子CLKから出力Ｑへの伝ぱん遅延時間、TSET13
はＤフリツプフロツプ１３の入力Ｄからクロツク
端子CLKのセツトアツプタイムである。
＋T18＋TCQ12＋TSET13＜（Ｎ＋１）・Ｔ……(3) ただし、TCQ13はＤフリツプフロツプ１３のク
ロツク端子CLKから出力Ｑへの伝ぱん遅延時間、
T11はアンドゲート１１の伝ぱん遅延時間、T10
は遅延素子１０の伝ぱん遅延時間、TSQ12はＤフ
リツプフロツプ１２のセツト端子SDから出力Ｑ
への伝ぱん遅延時間、T14はアンドゲート１４の
伝ぱん遅延時間、T20は遅延素子２０の伝ぱん遅
延時間、T18はオアゲート１８の伝ぱん遅延時
間、TCQ12はＤフリツプフロツプ１２のクロツク
端子CLKから出力Ｑへの伝ぱん遅延時間、TSET13
はＤフリツプフロツプ１３の入力Ｄからクロツク
端子CLKのセツトアツプタイムである。
したがつて、遅延素子２０の遅延時間を適当に
設定することにより、分周数Ｎを連続的に可変と
することが可能である。
設定することにより、分周数Ｎを連続的に可変と
することが可能である。
第３図において、分周値１／Ｎに対応するデー
タｇは、レジスタ２１によつて保持され、分周ク
ロツクf0の１周期間だけ遅延素子２０の伝ぱん遅
延時間を一定に保つ。すなわち、第４図の区間
T2において、同図ｆのポジイテイブエツジによ
つて分周値１／Ｎのデータｇがレジスタ２１に保
持され、同時ｆの区図T5〜T8のネガテイブパル
スの幅を制御する。したがつて、分周数Ｎを連続
的に制御することが可能となる。
タｇは、レジスタ２１によつて保持され、分周ク
ロツクf0の１周期間だけ遅延素子２０の伝ぱん遅
延時間を一定に保つ。すなわち、第４図の区間
T2において、同図ｆのポジイテイブエツジによ
つて分周値１／Ｎのデータｇがレジスタ２１に保
持され、同時ｆの区図T5〜T8のネガテイブパル
スの幅を制御する。したがつて、分周数Ｎを連続
的に制御することが可能となる。
次にプリセツトカウンタ２４を動作させる場合
（ｈ≠０）について第３図、第５図を用いて説明
する。ここで、レジスタ２１の入力であるｇによ
つて決まる分周数を説明のため５〜９とし、ｈ＝
３、ｇ＝７の場合について説明する。
（ｈ≠０）について第３図、第５図を用いて説明
する。ここで、レジスタ２１の入力であるｇによ
つて決まる分周数を説明のため５〜９とし、ｈ＝
３、ｇ＝７の場合について説明する。
第５図において分周クロツクf0（波形ｆ）のネ
ガテイブパルスが区間T20で出力され、このポジ
イテイブエツジで、レジスタ２１に７が格納さ
れ、プリセツトカウンタ２４の端子に分周ク
ロツクを遅延したクロツク（波形ｉ）を印加し、
Ｄフリツプフロツプ１２の出力Ｑ（波形ｉ）の区
間T20におけるポジイテイブエツジでカウンタ２
４に３が格納される。したがつて、プリセツトカ
ウンタ２４のターミナルカウントTCは“Ｌ”レ
ベルとなり、オアゲート１６を介してアンドゲー
ト１７が選択される。この時、プリセツトカウン
タ２４に供給するクロツクｊは基本クロツクfin
（波形）ａ）をNC分周したクロツクとなる。分周
数NCは、基本クロツクfinの周期をＴとすると(4)
式となる。
ガテイブパルスが区間T20で出力され、このポジ
イテイブエツジで、レジスタ２１に７が格納さ
れ、プリセツトカウンタ２４の端子に分周ク
ロツクを遅延したクロツク（波形ｉ）を印加し、
Ｄフリツプフロツプ１２の出力Ｑ（波形ｉ）の区
間T20におけるポジイテイブエツジでカウンタ２
４に３が格納される。したがつて、プリセツトカ
ウンタ２４のターミナルカウントTCは“Ｌ”レ
ベルとなり、オアゲート１６を介してアンドゲー
ト１７が選択される。この時、プリセツトカウン
タ２４に供給するクロツクｊは基本クロツクfin
（波形）ａ）をNC分周したクロツクとなる。分周
数NCは、基本クロツクfinの周期をＴとすると(4)
式となる。
NC・Ｔ＜TCQ13＋T11＋T10＋TSQ12＋T17＋T19＋T18＋TCQ
12＋TSET13＜（NC＋１）・Ｔ……(4) ただし、T17はアンドゲート１７の伝ぱん遅延
時間、T19は遅延素子１９の伝ぱん遅延時間であ
る。ここでは、分周数NCは５とし説明する。
12＋TSET13＜（NC＋１）・Ｔ……(4) ただし、T17はアンドゲート１７の伝ぱん遅延
時間、T19は遅延素子１９の伝ぱん遅延時間であ
る。ここでは、分周数NCは５とし説明する。
プリセツトカウンタ２４は、クロツク（波形
ｉ）を計数し、設定された値３を計数した時点
（区間T24）でターミナルカウントTCを“Ｈ”レ
ベルにする。よつて、オアゲート１６を介してア
ンドゲート１７が閉じ、アンドゲート１４が選択
され、区間T24は、レジスタ２１に格納されてい
る値“７”によつて、上述したように基本クロツ
クfin（波形ａ）を７分周し、プリセツトカウンタ
２４に供給するとともに、アンドゲート１４から
分周クロツクf0（波形ｆ）を出力する。すなわち
分周クロツクの周期は区間２０の波形ｆのポジイ
テイブエツジから区間２４のポジイテイブエツジ
となる。
ｉ）を計数し、設定された値３を計数した時点
（区間T24）でターミナルカウントTCを“Ｈ”レ
ベルにする。よつて、オアゲート１６を介してア
ンドゲート１７が閉じ、アンドゲート１４が選択
され、区間T24は、レジスタ２１に格納されてい
る値“７”によつて、上述したように基本クロツ
クfin（波形ａ）を７分周し、プリセツトカウンタ
２４に供給するとともに、アンドゲート１４から
分周クロツクf0（波形ｆ）を出力する。すなわち
分周クロツクの周期は区間２０の波形ｆのポジイ
テイブエツジから区間２４のポジイテイブエツジ
となる。
基本クロツクfinを分周して分周クロツクf0を
得るための分周数N0は、(5)式で与えられる。
得るための分周数N0は、(5)式で与えられる。
N0＝f0／fin＝ｇ＋5h ……(5)
分周数N0を一般的に求めるため、レジスタ２
１に与える設定値ｇの範囲をｍ〜2m−１、アン
ドゲート１７が選択された場合の分周数をｍ、プ
リセツトカウンタ２４に設定する値をｈとする
と、分周数N0は(6)式となる。
１に与える設定値ｇの範囲をｍ〜2m−１、アン
ドゲート１７が選択された場合の分周数をｍ、プ
リセツトカウンタ２４に設定する値をｈとする
と、分周数N0は(6)式となる。
N0＝f0／fin＝ｇ＋ｍ・ｈ ……(6)
以上の説明により明らかなように最小分周数は
ｍとなり、例えばプリスケラ内にカウンタを用い
ず、Ｄフリツプフロツプを用いるので、高速動作
が可能となるとともに、分周数はＤフリツプフロ
ツプのからクロツク端子CLKの帰還ループ内
にある遅延素子の伝ぱん遅延時間とプリセツトカ
ウンタの設定値を変更することにより、容易に任
意に変更ができる。
ｍとなり、例えばプリスケラ内にカウンタを用い
ず、Ｄフリツプフロツプを用いるので、高速動作
が可能となるとともに、分周数はＤフリツプフロ
ツプのからクロツク端子CLKの帰還ループ内
にある遅延素子の伝ぱん遅延時間とプリセツトカ
ウンタの設定値を変更することにより、容易に任
意に変更ができる。
以上、詳細に説明したように、本発明によれ
ば、高速で分周数の可変範囲が広いプリスケラが
得られるので、種々の電子回路等の要求に応ずる
ことができ、その効果は顕著である。
ば、高速で分周数の可変範囲が広いプリスケラが
得られるので、種々の電子回路等の要求に応ずる
ことができ、その効果は顕著である。
第１図は従来の２モジユラスプリスケラの一例
の回路図、第２図はその２モジユラスプリスケラ
を用いた可変分周回路の一例のブロツク図、第３
図は本発明に係る可変分周回路の一実施例のブロ
ツク図、第４図、第５図はその動作タイミングチ
ヤートである。 １１，１４，１７……アンドゲート、１６，１
８……オアゲート、２３……インバータ、１２，
１３……Ｄフリツプフロツプ、１０，１５，１
９，２０，２２……遅延素子、２１……レジス
タ、２４……プリセツトカウンタ。
の回路図、第２図はその２モジユラスプリスケラ
を用いた可変分周回路の一例のブロツク図、第３
図は本発明に係る可変分周回路の一実施例のブロ
ツク図、第４図、第５図はその動作タイミングチ
ヤートである。 １１，１４，１７……アンドゲート、１６，１
８……オアゲート、２３……インバータ、１２，
１３……Ｄフリツプフロツプ、１０，１５，１
９，２０，２２……遅延素子、２１……レジス
タ、２４……プリセツトカウンタ。
Claims (1)
- １ 第一のフリツプフロツプと第二のフリツプフ
ロツプと、可変遅延手段と、第一の遅延手段と第
二の遅延手段と、立ち下がりエツジ検出手段とか
らなつており、第一のフリツプフロツプの端子
とCLK端子との間に該可変遅延手段と第一の遅
延手段と切り替え手段が設けられており、第一の
フリツプフロツプのＱ端子は第二のフリツプフロ
ツプのＤ入力端子に接続されており、第二のフリ
ツプフロツプのＱ端子および端子は該立ち下が
りエツジ検出手段に接続されており、検出したエ
ツジ信号は第二の遅延手段により遅延されるとと
もに第一のフリツプフロツプのセツト入力端子に
入力されるように構成され、プリセツトカウンタ
からの計数終了信号に基づいて該切り替え手段に
より第一のフリツプフロツプの端子からCLK
端子との間の帰還ループとして第一の遅延手段に
切り替えたときｍ分周し、該可変遅延手段に切り
替えたときに該可変遅延手段の設定値により、第
二のフリツプフロツプのCLK入力端子に入力し
たクロツク信号をｍ〜2m−１分周した第一のフ
リツプフロツプのＱ出力をプリセツトカウンタで
計数して、該切り替え手段が該可変遅延手段を選
択した場合に分周出力を該切り替え手段の出力と
して得ることを特徴とするプリスケラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
| US06/686,012 US4651334A (en) | 1983-12-26 | 1984-12-24 | Variable-ratio frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202565A Division JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136422A JPS60136422A (ja) | 1985-07-19 |
| JPH0411051B2 true JPH0411051B2 (ja) | 1992-02-27 |
Family
ID=17109942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243854A Granted JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651334A (ja) |
| JP (1) | JPS60136422A (ja) |
Families Citing this family (9)
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1984
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Also Published As
| Publication number | Publication date |
|---|---|
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| JPS60136422A (ja) | 1985-07-19 |
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