JPH0756660A - バス回路における消費電力削減制御方法および回路 - Google Patents
バス回路における消費電力削減制御方法および回路Info
- Publication number
- JPH0756660A JPH0756660A JP5201509A JP20150993A JPH0756660A JP H0756660 A JPH0756660 A JP H0756660A JP 5201509 A JP5201509 A JP 5201509A JP 20150993 A JP20150993 A JP 20150993A JP H0756660 A JPH0756660 A JP H0756660A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- output
- circuit
- signal
- signal level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 バスの変化回数を最小化することにより、バ
ス回路における消費電力を削減し、電子機器の低消費電
力化を図ること。 【構成】 バス制御回路１が出力状態になると、切換手
段１ｂは出力ＯＵＴをバス２に接続しバスが活性状態に
なる。バス活性状態時のバス出力はラッチ手段１ａにホ
ールドされ、バス２が非活性状態になると、バス２の信
号レベルをバス活性状態時の信号レベルに固定する。ま
た、回路３ａ，３ｂが出力状態になると、ラッチ手段１
ａは回路３ａ，３ｂから出力されるバス上の信号をホー
ルドし、バス２が非活性状態になると、バス２の信号レ
ベルをバス活性状態時の信号レベルに固定する。また、
図１（ｂ）に示すように、前段に切換手段、後段にラッ
チ回路を設けたり、あるいは、図１（ｃ）に示すよう
に、プルアップ抵抗、プルダウン抵抗によりバスの信号
レベルを固定することもできる。
ス回路における消費電力を削減し、電子機器の低消費電
力化を図ること。 【構成】 バス制御回路１が出力状態になると、切換手
段１ｂは出力ＯＵＴをバス２に接続しバスが活性状態に
なる。バス活性状態時のバス出力はラッチ手段１ａにホ
ールドされ、バス２が非活性状態になると、バス２の信
号レベルをバス活性状態時の信号レベルに固定する。ま
た、回路３ａ，３ｂが出力状態になると、ラッチ手段１
ａは回路３ａ，３ｂから出力されるバス上の信号をホー
ルドし、バス２が非活性状態になると、バス２の信号レ
ベルをバス活性状態時の信号レベルに固定する。また、
図１（ｂ）に示すように、前段に切換手段、後段にラッ
チ回路を設けたり、あるいは、図１（ｃ）に示すよう
に、プルアップ抵抗、プルダウン抵抗によりバスの信号
レベルを固定することもできる。
Description
【０００１】
【産業上の利用分野】本発明はバス回路において消費さ
れる電力を削減することができる消費電力削減制御方法
および回路に関し、特に本発明はバス出力の変化する回
数を削減することによりバス回路の消費電力を削減した
バス回路における消費電力削減制御方法および回路に関
するものである。
れる電力を削減することができる消費電力削減制御方法
および回路に関し、特に本発明はバス出力の変化する回
数を削減することによりバス回路の消費電力を削減した
バス回路における消費電力削減制御方法および回路に関
するものである。
【０００２】
【従来の技術】電子回路のバス回路は最近ではＣＭＯＳ
回路が使用されることが多く、その場合端子がオープン
状態になると、ラッチアップ、ノイズ、貫通電流等の問
題があるため、オープン状態とすることができない。そ
のため、プルアップ抵抗、プルダウン抵抗を付けて開放
状態を回避していた。
回路が使用されることが多く、その場合端子がオープン
状態になると、ラッチアップ、ノイズ、貫通電流等の問
題があるため、オープン状態とすることができない。そ
のため、プルアップ抵抗、プルダウン抵抗を付けて開放
状態を回避していた。
【０００３】しかしながら、この様なプルアップ抵抗ま
たはプルダウン抵抗によるバス固定法は、プルアップ抵
抗付きの場合にはバス回路の出力がローレベル「Ｌ」の
出力状態で、また、プルダウン抵抗付きの場合にはハイ
レベル「Ｈ」の出力状態で無駄な電流が流れる。特に、
バッテリー駆動の機器では、上記のような無駄な電流は
使用時間の短縮につながる大きな問題である。
たはプルダウン抵抗によるバス固定法は、プルアップ抵
抗付きの場合にはバス回路の出力がローレベル「Ｌ」の
出力状態で、また、プルダウン抵抗付きの場合にはハイ
レベル「Ｈ」の出力状態で無駄な電流が流れる。特に、
バッテリー駆動の機器では、上記のような無駄な電流は
使用時間の短縮につながる大きな問題である。
【０００４】そこで、従来、バスが非活性状態では、そ
のバスにつながっているいずれかの回路がローレベル
「Ｌ」またはハイレベル「Ｈ」の出力を出しつづけるよ
うにすることにより、バスをローレベル「Ｌ」またはハ
イレベル「Ｈ」のどちらかに固定する方法が用いられて
きた。
のバスにつながっているいずれかの回路がローレベル
「Ｌ」またはハイレベル「Ｈ」の出力を出しつづけるよ
うにすることにより、バスをローレベル「Ｌ」またはハ
イレベル「Ｈ」のどちらかに固定する方法が用いられて
きた。
【０００５】
【発明が解決しようとする課題】上記のように、プルア
ップ抵抗等を使用せずに、予め定めた値に回路出力を固
定してバス固定する方法によれば、かなりの消費電力削
減が可能であるが、この方法においても、バスが活性状
態から非活性状態に遷移する際に貫通電流がながれ無駄
な電流が流れる。
ップ抵抗等を使用せずに、予め定めた値に回路出力を固
定してバス固定する方法によれば、かなりの消費電力削
減が可能であるが、この方法においても、バスが活性状
態から非活性状態に遷移する際に貫通電流がながれ無駄
な電流が流れる。
【０００６】図６は上記した従来のバス固定方法におけ
るバス動作を示すタイムチャートであり、同図（ａ）は
バス非活性時にバスをバスに接続された回路出力により
ローレベル「Ｌ」に固定する場合のバス動作を示し、
（ｂ）はバス非活性時にバスをバスに接続された回路出
力によりハイレベル「Ｈ」に固定する場合のバス動作を
示している。
るバス動作を示すタイムチャートであり、同図（ａ）は
バス非活性時にバスをバスに接続された回路出力により
ローレベル「Ｌ」に固定する場合のバス動作を示し、
（ｂ）はバス非活性時にバスをバスに接続された回路出
力によりハイレベル「Ｈ」に固定する場合のバス動作を
示している。
【０００７】図６（ａ）に示すようにバス非活性時にバ
スをローレベル「Ｌ」に固定する場合には、バスが
「Ｈ」（活性状態）→「Ｌ」（非活性状態）→「Ｈ」
（活性状態）に遷移する時にバス変化が生じて無駄な電
流が流れ、また、図６（ｂ）に示すようにバス非活性時
にバスをハイレベル「Ｈ」に固定する場合には、バスが
「Ｌ」（活性状態）→「Ｈ」（非活性状態）→「Ｌ」
（活性状態）に遷移する時にバス変化が生じて無駄な電
流が流れる。
スをローレベル「Ｌ」に固定する場合には、バスが
「Ｈ」（活性状態）→「Ｌ」（非活性状態）→「Ｈ」
（活性状態）に遷移する時にバス変化が生じて無駄な電
流が流れ、また、図６（ｂ）に示すようにバス非活性時
にバスをハイレベル「Ｈ」に固定する場合には、バスが
「Ｌ」（活性状態）→「Ｈ」（非活性状態）→「Ｌ」
（活性状態）に遷移する時にバス変化が生じて無駄な電
流が流れる。
【０００８】ここで、ＣＭＯＳ回路においては、ハイレ
ベル「Ｈ」→ローレベル「Ｌ」、または、ローレベル
「Ｌ」→ハイレベル「Ｈ」への変化点でのみ貫通電流が
流れ電力を消費するため、上記のような無駄なバス変化
を最小化すれば、消費電力をさらに削減することが可能
である。本発明は上記した従来技術の問題点を考慮して
なされたものであって、バスの変化回数を最小化するこ
とにより、バス回路における消費電力を削減し、電子機
器の低消費電力化を図ることを目的とする。
ベル「Ｈ」→ローレベル「Ｌ」、または、ローレベル
「Ｌ」→ハイレベル「Ｈ」への変化点でのみ貫通電流が
流れ電力を消費するため、上記のような無駄なバス変化
を最小化すれば、消費電力をさらに削減することが可能
である。本発明は上記した従来技術の問題点を考慮して
なされたものであって、バスの変化回数を最小化するこ
とにより、バス回路における消費電力を削減し、電子機
器の低消費電力化を図ることを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図において、１はバス制御回路、１
ａ，１ａ’，１ａ”はラッチ手段、１ｂ，１ｂ’，１
ｂ”は切換手段、２はバス、３ａ，３ｂはバス２に接続
された回路である。上記課題を解決するため、本発明の
請求項１の発明はバス活性状態時にバスに出力された信
号レベルを記憶し、バスが非活性状態となったとき、記
憶された信号レベルにバス上の信号レベルを固定するこ
とにより、バス回路の信号レベルの変化回数を最小限に
制御して、バス回路における消費電力を削減するように
したものである。
ック図である。同図において、１はバス制御回路、１
ａ，１ａ’，１ａ”はラッチ手段、１ｂ，１ｂ’，１
ｂ”は切換手段、２はバス、３ａ，３ｂはバス２に接続
された回路である。上記課題を解決するため、本発明の
請求項１の発明はバス活性状態時にバスに出力された信
号レベルを記憶し、バスが非活性状態となったとき、記
憶された信号レベルにバス上の信号レベルを固定するこ
とにより、バス回路の信号レベルの変化回数を最小限に
制御して、バス回路における消費電力を削減するように
したものである。
【００１０】本発明の請求項２の発明は、図１（ａ）に
示すように、バス２とバス制御回路１とバス２に接続さ
れた少なくとも１以上の回路３ａ，３ｂとを備えたバス
回路において、バス制御信号に応じてバス２上の信号を
ホールドするラッチ手段１ａと、バス制御回路１からバ
ス２へ出力される信号とラッチ手段１ａの出力信号をバ
ス制御信号に応じて選択的にバス２に接続する切換手段
１ｂとを設け、バス活性状態時にバス２に出力された信
号をラッチ手段１ａに記憶し、バス２が非活性状態とな
ったとき、切換手段１ｂによりラッチ手段１ａの出力を
バス２に接続することにより、ラッチ手段１ａに記憶さ
れた信号レベルにバス２上の信号レベルを固定するよう
にしたものである。
示すように、バス２とバス制御回路１とバス２に接続さ
れた少なくとも１以上の回路３ａ，３ｂとを備えたバス
回路において、バス制御信号に応じてバス２上の信号を
ホールドするラッチ手段１ａと、バス制御回路１からバ
ス２へ出力される信号とラッチ手段１ａの出力信号をバ
ス制御信号に応じて選択的にバス２に接続する切換手段
１ｂとを設け、バス活性状態時にバス２に出力された信
号をラッチ手段１ａに記憶し、バス２が非活性状態とな
ったとき、切換手段１ｂによりラッチ手段１ａの出力を
バス２に接続することにより、ラッチ手段１ａに記憶さ
れた信号レベルにバス２上の信号レベルを固定するよう
にしたものである。
【００１１】本発明の請求項３の発明は、図１（ｂ）に
示すように、バス２とバス制御回路１’とバス２に接続
された少なくとも１以上の回路３ａ，３ｂとを備えたバ
ス回路において、バス制御回路１’からバス２へ出力さ
れる出力信号とバス２上の信号をバス制御信号に応じて
選択的に出力する切換手段１ｂ’と、バス制御信号に応
じて切換手段１ｂ’の出力信号をホールドするラッチ手
段１ａ’とを設け、バス活性状態時にバス２に出力され
た信号レベルを切換手段１ｂ’を介してラッチ手段１
ａ’に記憶し、バス２が非活性状態となったとき、ラッ
チ手段１ａ’に記憶された信号をバス２に出力すること
により、ラッチ手段１ａ’に記憶された信号レベルにバ
ス２上の信号レベルを固定するようにしたものである。
示すように、バス２とバス制御回路１’とバス２に接続
された少なくとも１以上の回路３ａ，３ｂとを備えたバ
ス回路において、バス制御回路１’からバス２へ出力さ
れる出力信号とバス２上の信号をバス制御信号に応じて
選択的に出力する切換手段１ｂ’と、バス制御信号に応
じて切換手段１ｂ’の出力信号をホールドするラッチ手
段１ａ’とを設け、バス活性状態時にバス２に出力され
た信号レベルを切換手段１ｂ’を介してラッチ手段１
ａ’に記憶し、バス２が非活性状態となったとき、ラッ
チ手段１ａ’に記憶された信号をバス２に出力すること
により、ラッチ手段１ａ’に記憶された信号レベルにバ
ス２上の信号レベルを固定するようにしたものである。
【００１２】本発明の請求項４の発明は、図１（ｃ）に
示すように、バス２とバス制御回路１”とバス２に接続
された少なくとも１以上の回路３ａ，３ｂとを備えたバ
ス回路において、バス制御信号に応じてバス２上の信号
をホールドするラッチ手段１ａ”と、プルアップ抵抗１
ｄとプルダウン抵抗１ｃを選択的にバス２に接続する切
換手段１ｂ”とを備え、バス活性状態時にバス２に出力
された信号レベルをラッチ手段１ａ”に記憶し、バス２
が非活性状態となったとき、切換手段１ｂ”によりラッ
チ手段１ａ”に記憶された信号レベルに基づきプルアッ
プ抵抗１ｄとプルダウン抵抗１ｃを選択的にバス２に接
続することにより、バス２上の信号レベルを直前のバス
活性時の状態に固定するようにしたものである。
示すように、バス２とバス制御回路１”とバス２に接続
された少なくとも１以上の回路３ａ，３ｂとを備えたバ
ス回路において、バス制御信号に応じてバス２上の信号
をホールドするラッチ手段１ａ”と、プルアップ抵抗１
ｄとプルダウン抵抗１ｃを選択的にバス２に接続する切
換手段１ｂ”とを備え、バス活性状態時にバス２に出力
された信号レベルをラッチ手段１ａ”に記憶し、バス２
が非活性状態となったとき、切換手段１ｂ”によりラッ
チ手段１ａ”に記憶された信号レベルに基づきプルアッ
プ抵抗１ｄとプルダウン抵抗１ｃを選択的にバス２に接
続することにより、バス２上の信号レベルを直前のバス
活性時の状態に固定するようにしたものである。
【００１３】本発明の請求項５の発明は、請求項２，３
または請求項４の発明において、複数のＬＳＩから構成
されるバス回路において、各ＬＳＩが出力するバス制御
信号により、一つのバス制御回路がバスの状態を集中管
理するようにしたものである。
または請求項４の発明において、複数のＬＳＩから構成
されるバス回路において、各ＬＳＩが出力するバス制御
信号により、一つのバス制御回路がバスの状態を集中管
理するようにしたものである。
【００１４】
【作用】図１（ａ）において、バス制御回路１が出力状
態になると、バス制御信号により切換手段１ｂは出力Ｏ
ＵＴをバス２に接続しバスが活性状態になる。バス活性
状態時のバス出力はラッチ手段１ａにホールドされ、バ
ス２が非活性状態になると、切換手段１ｂはラッチ手段
１ａの出力をバス２に接続し、バス２の信号レベルをバ
ス活性状態時の信号レベルに固定する。また、回路３
ａ，３ｂが出力状態になり、バス２が活性状態となる
と、ラッチ手段１ａは回路３ａ，３ｂから出力されるバ
ス上の信号をホールドし、バス２が非活性状態になる
と、切換手段１ｂはラッチ手段１ａの出力をバス２に接
続し、バス２の信号レベルをバス活性状態時の信号レベ
ルに固定する。
態になると、バス制御信号により切換手段１ｂは出力Ｏ
ＵＴをバス２に接続しバスが活性状態になる。バス活性
状態時のバス出力はラッチ手段１ａにホールドされ、バ
ス２が非活性状態になると、切換手段１ｂはラッチ手段
１ａの出力をバス２に接続し、バス２の信号レベルをバ
ス活性状態時の信号レベルに固定する。また、回路３
ａ，３ｂが出力状態になり、バス２が活性状態となる
と、ラッチ手段１ａは回路３ａ，３ｂから出力されるバ
ス上の信号をホールドし、バス２が非活性状態になる
と、切換手段１ｂはラッチ手段１ａの出力をバス２に接
続し、バス２の信号レベルをバス活性状態時の信号レベ
ルに固定する。
【００１５】本発明の請求項１の発明においては、上記
のように、バス活性状態時にバスに出力された信号レベ
ルを記憶し、バスが非活性状態となったとき、記憶され
た信号レベルにバス上の信号レベルを固定するので、バ
ス回路の信号レベルの変化回数を最小限に制御して、バ
ス回路における消費電力を削減することができる。本発
明の請求項２の発明においては、図１（ａ）に示すよう
に、バス活性状態時のバス上の信号をラッチ手段１ａに
よりホールドし、バス非活性状態時、ラッチ手段１ａの
出力を切換手段を介してバス２に接続しているので、請
求項１の発明と同様、バス回路の信号レベルの変化回数
を最小限に制御して、バス回路における消費電力を削減
することができる。また、バス回路のフローティング防
止用のプルアップ抵抗、プルダウン抵抗が不要であり、
装置を小型化することができる。
のように、バス活性状態時にバスに出力された信号レベ
ルを記憶し、バスが非活性状態となったとき、記憶され
た信号レベルにバス上の信号レベルを固定するので、バ
ス回路の信号レベルの変化回数を最小限に制御して、バ
ス回路における消費電力を削減することができる。本発
明の請求項２の発明においては、図１（ａ）に示すよう
に、バス活性状態時のバス上の信号をラッチ手段１ａに
よりホールドし、バス非活性状態時、ラッチ手段１ａの
出力を切換手段を介してバス２に接続しているので、請
求項１の発明と同様、バス回路の信号レベルの変化回数
を最小限に制御して、バス回路における消費電力を削減
することができる。また、バス回路のフローティング防
止用のプルアップ抵抗、プルダウン抵抗が不要であり、
装置を小型化することができる。
【００１６】本発明の請求項３の発明においては、図１
（ｂ）に示すように、バス活性状態時のバス出力信号
を、切換手段１ｂ’を介してラッチ手段１ａ’にホール
ドし、バス非活性状態時、ラッチ手段１ａ’の出力を切
換手段１ｂ’を介してバス２に接続しているので、請求
項１，２の発明と同様、バス回路の信号レベルの変化回
数を最小限に制御して、バス回路における消費電力を削
減することができる。また、請求項２の発明と同様、プ
ルアップ抵抗、プルダウン抵抗が不要であり、装置を小
型化することができる。
（ｂ）に示すように、バス活性状態時のバス出力信号
を、切換手段１ｂ’を介してラッチ手段１ａ’にホール
ドし、バス非活性状態時、ラッチ手段１ａ’の出力を切
換手段１ｂ’を介してバス２に接続しているので、請求
項１，２の発明と同様、バス回路の信号レベルの変化回
数を最小限に制御して、バス回路における消費電力を削
減することができる。また、請求項２の発明と同様、プ
ルアップ抵抗、プルダウン抵抗が不要であり、装置を小
型化することができる。
【００１７】本発明の請求項４の発明においては、図１
（ｃ）に示すように、バス活性状態時のバス出力信号を
ラッチ手段１ａ”にホールドして、バス活性状態時のバ
ス出力に応じて、切換手段１ｂ”によりバス２にプルア
ップ抵抗もしくはプルダウン抵抗を接続しているので、
請求項１，２，３の発明と同様、バス回路の信号レベル
の変化回数を最小限に制御して、バス回路における消費
電力を削減することができる。また、バス２にプルダウ
ン抵抗１ｃもしくはプルアップ抵抗１ｄを接続している
ので、過渡期に回路３ａないし３ｃもしくはバス制御回
路２１から同時に出力が発生するバスファイトが生じて
も、プルアップ抵抗１ｄおよびプルダウン抵抗１ｃによ
り過渡電流を低減させることができる。
（ｃ）に示すように、バス活性状態時のバス出力信号を
ラッチ手段１ａ”にホールドして、バス活性状態時のバ
ス出力に応じて、切換手段１ｂ”によりバス２にプルア
ップ抵抗もしくはプルダウン抵抗を接続しているので、
請求項１，２，３の発明と同様、バス回路の信号レベル
の変化回数を最小限に制御して、バス回路における消費
電力を削減することができる。また、バス２にプルダウ
ン抵抗１ｃもしくはプルアップ抵抗１ｄを接続している
ので、過渡期に回路３ａないし３ｃもしくはバス制御回
路２１から同時に出力が発生するバスファイトが生じて
も、プルアップ抵抗１ｄおよびプルダウン抵抗１ｃによ
り過渡電流を低減させることができる。
【００１８】本発明の請求項５の発明においては、請求
項２，３または請求項４の発明において、複数のＬＳＩ
から構成されるバス回路において、各ＬＳＩが出力する
バス制御信号により、一つのバス制御回路がバスの状態
を集中管理するようにしたので、バス制御回路の構成を
簡単にすることができる。
項２，３または請求項４の発明において、複数のＬＳＩ
から構成されるバス回路において、各ＬＳＩが出力する
バス制御信号により、一つのバス制御回路がバスの状態
を集中管理するようにしたので、バス制御回路の構成を
簡単にすることができる。
【００１９】
【実施例】図２は本発明の第１の実施例を示す図であ
る。同図において、２１はＬＳＩ等から構成されたバス
制御回路、２１ａは入出力バッファ、２１ｂはその入力
＊Ｇがローレベル「Ｌ」でスルー状態となり、入力＊Ｇ
がハイレベル「Ｈ」でホールド状態となるスルーラッ
チ、２１ｃは出力制御信号＊０がローレベル「Ｌ」でそ
の入力端「０」に入力されるバス出力ＯＵＴを選択し、
出力制御信号＊０がハイレベル「Ｈ」でその入力端
「１」に入力されるスルーラッチ出力を選択するマルチ
プレクサ、２１ｄは回路２３ａ，回路２３ｂないし回路
２３ｃの出力制御信号＊１，＊２，＊３が入力されその
論理積＊Ｇを出力するアンドゲートである。
る。同図において、２１はＬＳＩ等から構成されたバス
制御回路、２１ａは入出力バッファ、２１ｂはその入力
＊Ｇがローレベル「Ｌ」でスルー状態となり、入力＊Ｇ
がハイレベル「Ｈ」でホールド状態となるスルーラッ
チ、２１ｃは出力制御信号＊０がローレベル「Ｌ」でそ
の入力端「０」に入力されるバス出力ＯＵＴを選択し、
出力制御信号＊０がハイレベル「Ｈ」でその入力端
「１」に入力されるスルーラッチ出力を選択するマルチ
プレクサ、２１ｄは回路２３ａ，回路２３ｂないし回路
２３ｃの出力制御信号＊１，＊２，＊３が入力されその
論理積＊Ｇを出力するアンドゲートである。
【００２０】２２はバス、２３ａ，２３ｂないし２３ｃ
はメモリ等から構成されるバス２２に接続された回路で
あり、回路２３ａ，２３ｂないし２３ｃは出力状態で出
力制御信号＊１，＊２，＊３がローレベル「Ｌ」とな
り、入力状態で出力制御信号＊１，＊２，＊３がハイレ
ベル「Ｈ」となる。図２において、バス制御回路２１よ
りバス２２に出力ＯＵＴを出力する場合、出力制御信号
＊０がローレベル「Ｌ」となりマルチプレクサ２１ｃは
出力ＯＵＴを選択する。このため、出力ＯＵＴはマルチ
プレクサ２１ｃより入出力バッファ２１ａを介してバス
２２に出力される。また、バス２２上の出力ＯＵＴは入
出力バッファ２１ａを介してスルーラッチ２１ｂに入力
される。このとき、回路２３ａ，２３ｂないし２３ｃの
出力制御信号＊１，＊２，＊３はハイレベル「Ｈ」状態
で＊０がローレベル「Ｌ」状態なのでアンドゲート２１
ｄの出力はローレベルであるので、スルーラッチ２１ｂ
はスルー状態となっている。
はメモリ等から構成されるバス２２に接続された回路で
あり、回路２３ａ，２３ｂないし２３ｃは出力状態で出
力制御信号＊１，＊２，＊３がローレベル「Ｌ」とな
り、入力状態で出力制御信号＊１，＊２，＊３がハイレ
ベル「Ｈ」となる。図２において、バス制御回路２１よ
りバス２２に出力ＯＵＴを出力する場合、出力制御信号
＊０がローレベル「Ｌ」となりマルチプレクサ２１ｃは
出力ＯＵＴを選択する。このため、出力ＯＵＴはマルチ
プレクサ２１ｃより入出力バッファ２１ａを介してバス
２２に出力される。また、バス２２上の出力ＯＵＴは入
出力バッファ２１ａを介してスルーラッチ２１ｂに入力
される。このとき、回路２３ａ，２３ｂないし２３ｃの
出力制御信号＊１，＊２，＊３はハイレベル「Ｈ」状態
で＊０がローレベル「Ｌ」状態なのでアンドゲート２１
ｄの出力はローレベルであるので、スルーラッチ２１ｂ
はスルー状態となっている。
【００２１】ついで、出力制御信号＊０がハイレベル
「Ｈ」となりバス２２が非活性状態となると、スルーラ
ッチ２１ｂはバス上の信号をホールドし、マルチプレク
サ２１ｃはスルーラッチ２１ｂの出力を選択し、入出力
バッファ２１ａを介してバス２２上にスルーラッチ２１
ｂにホールドされた信号を出力する。このため、バス２
２上の信号レベルは、直前にバス制御回路２１から出力
された値に保持される。
「Ｈ」となりバス２２が非活性状態となると、スルーラ
ッチ２１ｂはバス上の信号をホールドし、マルチプレク
サ２１ｃはスルーラッチ２１ｂの出力を選択し、入出力
バッファ２１ａを介してバス２２上にスルーラッチ２１
ｂにホールドされた信号を出力する。このため、バス２
２上の信号レベルは、直前にバス制御回路２１から出力
された値に保持される。
【００２２】また、回路２３ａ，２３ｂないし２３ｃか
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｄはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、マルチプレクサ２１ｃはスルーラッチ２１ｂの
出力を選択し、入出力バッファ２１ａを介してバス２２
上にスルーラッチ２１ｂの出力を出力する。
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｄはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、マルチプレクサ２１ｃはスルーラッチ２１ｂの
出力を選択し、入出力バッファ２１ａを介してバス２２
上にスルーラッチ２１ｂの出力を出力する。
【００２３】ついで、回路２３ａ，２３ｂないし２３ｃ
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となり、ス
ルーラッチ２１ｂはホールド状態となり、スルーラッチ
２１ｂにホールドされた信号は入出力バッファ２１ａを
介してバス２２上に出力され、上記と同様、バス２２上
の信号レベルは、直前に回路２３ａ，２３ｂないし２３
ｃから出力された値に保持される。
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となり、ス
ルーラッチ２１ｂはホールド状態となり、スルーラッチ
２１ｂにホールドされた信号は入出力バッファ２１ａを
介してバス２２上に出力され、上記と同様、バス２２上
の信号レベルは、直前に回路２３ａ，２３ｂないし２３
ｃから出力された値に保持される。
【００２４】図３は本実施例のバス動作を示すタイムチ
ャートであり、本実施例においては、同図に示すよう
に、活性状態時、バス２２にハイレベルの信号が出力さ
れた場合には、スルーラッチ２１ｂが活性状態時のハイ
レベル「Ｈ」信号をホールドし、バス２２が非活性状態
になっても、バス２２上の信号はハイレベル「Ｈ」状態
を保持する。また、この状態からバス２２が活性状態と
なり、バス２２にローレベル「Ｌ」の信号が出力される
と、ローレベル「Ｌ」の信号はスルーラッチ２１ｂにホ
ールドされ、バス２２が非活性状態となっても、バス２
２上の信号はローレベル「Ｌ」に保持される。
ャートであり、本実施例においては、同図に示すよう
に、活性状態時、バス２２にハイレベルの信号が出力さ
れた場合には、スルーラッチ２１ｂが活性状態時のハイ
レベル「Ｈ」信号をホールドし、バス２２が非活性状態
になっても、バス２２上の信号はハイレベル「Ｈ」状態
を保持する。また、この状態からバス２２が活性状態と
なり、バス２２にローレベル「Ｌ」の信号が出力される
と、ローレベル「Ｌ」の信号はスルーラッチ２１ｂにホ
ールドされ、バス２２が非活性状態となっても、バス２
２上の信号はローレベル「Ｌ」に保持される。
【００２５】このため、同図に示すように、バス２２の
信号の変化を、バス２２に出力される信号がローレベル
となったときだけとすることができ、従来例と較べ、バ
ス上の信号変化回数を減少させることができ、消費電力
を削減することができる。図４は本発明の第２の実施例
を示す図であり、本実施例は図２に示した実施例におい
て、スルーラッチ２１ｂとマルチプレクサ２１ｃの接続
順序を変え、前段にマルチプレクサ２１ｃ、後段にスル
ーラッチ２１ｂを接続するとともに、ナンドゲート２１
ｅを設けナンドゲート２１ｅの出力がハイレベル「Ｈ」
となったとき、入出力バッファ２１ａの出力側バッファ
２１ａ−１を不動作状態とするように構成したものであ
り、その他の構成、他の素子の動作は図２に示した第１
の実施例と同様である。
信号の変化を、バス２２に出力される信号がローレベル
となったときだけとすることができ、従来例と較べ、バ
ス上の信号変化回数を減少させることができ、消費電力
を削減することができる。図４は本発明の第２の実施例
を示す図であり、本実施例は図２に示した実施例におい
て、スルーラッチ２１ｂとマルチプレクサ２１ｃの接続
順序を変え、前段にマルチプレクサ２１ｃ、後段にスル
ーラッチ２１ｂを接続するとともに、ナンドゲート２１
ｅを設けナンドゲート２１ｅの出力がハイレベル「Ｈ」
となったとき、入出力バッファ２１ａの出力側バッファ
２１ａ−１を不動作状態とするように構成したものであ
り、その他の構成、他の素子の動作は図２に示した第１
の実施例と同様である。
【００２６】同図において、バス制御回路２１よりバス
２２に出力ＯＵＴを出力する場合、出力制御信号＊０が
ローレベル「Ｌ」となりマルチプレクサ２１ｃは出力Ｏ
ＵＴを選択する。このため、出力ＯＵＴはマルチプレク
サ２１ｃよりスルーラッチ２１ｂに与えられる。ここ
で、上記したように出力制御信号＊０はローレベル
「Ｌ」のため、アンドゲート２１ｄの出力はローレベル
「Ｌ」で、スルーラッチ２１ｂはスルー状態となってお
り、また、回路２３ａ，２３ｂないし回路２３ｃは入力
状態で、出力制御信号＊１，＊２ないし＊３はハイレベ
ル「Ｈ」のため、ナンドゲート２１ｅの出力はローレベ
ル「Ｌ」となっている。
２２に出力ＯＵＴを出力する場合、出力制御信号＊０が
ローレベル「Ｌ」となりマルチプレクサ２１ｃは出力Ｏ
ＵＴを選択する。このため、出力ＯＵＴはマルチプレク
サ２１ｃよりスルーラッチ２１ｂに与えられる。ここ
で、上記したように出力制御信号＊０はローレベル
「Ｌ」のため、アンドゲート２１ｄの出力はローレベル
「Ｌ」で、スルーラッチ２１ｂはスルー状態となってお
り、また、回路２３ａ，２３ｂないし回路２３ｃは入力
状態で、出力制御信号＊１，＊２ないし＊３はハイレベ
ル「Ｈ」のため、ナンドゲート２１ｅの出力はローレベ
ル「Ｌ」となっている。
【００２７】このため、入出力バッファ２１ａの出力側
バッファ２１ａ−１は動作状態であり、バス制御回路２
１からの出力ＯＵＴはマルチプレクサ２１ｃ、スルーラ
ッチ２１ｂ、出力側バッファ２１ａ−１を介してバス２
２に出力される。ついで、出力制御信号＊０がハイレベ
ル「Ｈ」となりバス２２が非活性状態となると、マルチ
プレクサ２１ｃは入出力バッファ２１ａの入力側バッフ
ァ２１ａ−２の出力を選択する。一方、出力制御信号＊
０がハイレベル「Ｈ」となると、アンドゲート２１ｄの
出力＊Ｇはハイレベル「Ｈ」となり、スルーラッチ２１
ｂはホールド状態となる。スルーラッチ２１ｂにホール
ドされた直前にバス２２に出力された値は、入出力バッ
ファ２１ａを介してバス２２上に出力され、バス２２上
の信号レベルは、直前にバス制御回路２１から出力され
た値に保持される。
バッファ２１ａ−１は動作状態であり、バス制御回路２
１からの出力ＯＵＴはマルチプレクサ２１ｃ、スルーラ
ッチ２１ｂ、出力側バッファ２１ａ−１を介してバス２
２に出力される。ついで、出力制御信号＊０がハイレベ
ル「Ｈ」となりバス２２が非活性状態となると、マルチ
プレクサ２１ｃは入出力バッファ２１ａの入力側バッフ
ァ２１ａ−２の出力を選択する。一方、出力制御信号＊
０がハイレベル「Ｈ」となると、アンドゲート２１ｄの
出力＊Ｇはハイレベル「Ｈ」となり、スルーラッチ２１
ｂはホールド状態となる。スルーラッチ２１ｂにホール
ドされた直前にバス２２に出力された値は、入出力バッ
ファ２１ａを介してバス２２上に出力され、バス２２上
の信号レベルは、直前にバス制御回路２１から出力され
た値に保持される。
【００２８】また、回路２３ａ，２３ｂないし２３ｃか
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｂはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、マルチプレクサ２１ｃは入出力バッファ２１ａ
の入力側バッファ２１ａ−２の出力を選択して、スルー
ラッチ２１ｂに与える。このとき、スルーラッチ２１ｂ
はスルー状態であり、また、ナンドゲート２１ｅの出力
はハイレベル「Ｈ」であるので出力側バッファ２１ａ−
１は不動作状態となっている。
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｂはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、マルチプレクサ２１ｃは入出力バッファ２１ａ
の入力側バッファ２１ａ−２の出力を選択して、スルー
ラッチ２１ｂに与える。このとき、スルーラッチ２１ｂ
はスルー状態であり、また、ナンドゲート２１ｅの出力
はハイレベル「Ｈ」であるので出力側バッファ２１ａ−
１は不動作状態となっている。
【００２９】ついで、回路２３ａ，２３ｂないし２３ｃ
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となって、
スルーラッチ２１ｂはホールド状態となり、また、ナン
ドゲート２１ｅの出力はローレベル「Ｌ」となって入出
力バッファ２１ａの出力側バッファ２１ａ−１は動作状
態となる。このため、スルーラッチ２１ｂにホールドさ
れた信号は入出力バッファ２１ａの出力側バッファ２１
ａ−１を介してバス２２上に出力され、上記と同様、バ
ス２２上の信号レベルは、直前に回路２３ａ，２３ｂな
いし２３ｃから出力された値に保持される。
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となって、
スルーラッチ２１ｂはホールド状態となり、また、ナン
ドゲート２１ｅの出力はローレベル「Ｌ」となって入出
力バッファ２１ａの出力側バッファ２１ａ−１は動作状
態となる。このため、スルーラッチ２１ｂにホールドさ
れた信号は入出力バッファ２１ａの出力側バッファ２１
ａ−１を介してバス２２上に出力され、上記と同様、バ
ス２２上の信号レベルは、直前に回路２３ａ，２３ｂな
いし２３ｃから出力された値に保持される。
【００３０】本実施例においても、第１の実施例と同
様、バス上の信号変化回数を減少させることができ、消
費電力を削減することができる。図５は本発明の第３の
実施例を示す図であり、本実施例はプルアップ抵抗２１
ｇとプルダウン抵抗２１ｆを用いてバス上の信号レベル
を直前に出力された値に固定する実施例を示しており、
図２、図３に示したものと同一のものには同一の符号が
付されている。
様、バス上の信号変化回数を減少させることができ、消
費電力を削減することができる。図５は本発明の第３の
実施例を示す図であり、本実施例はプルアップ抵抗２１
ｇとプルダウン抵抗２１ｆを用いてバス上の信号レベル
を直前に出力された値に固定する実施例を示しており、
図２、図３に示したものと同一のものには同一の符号が
付されている。
【００３１】同図において、バス制御回路２１よりバス
２２に出力ＯＵＴを出力する場合、出力制御信号＊０が
ローレベル「Ｌ」となり、入出力バッファ２１ａの出力
側バッファ２１ａ−１は動作状態となり、出力ＯＵＴが
出力側バッファ２１ａ−１を介してバス２２に出力され
る。そして、バス２２上の出力ＯＵＴが入出力バッファ
２１ａの入力側バッファ２１ａ−２を介してスルーラッ
チ２１ｂに入力される。
２２に出力ＯＵＴを出力する場合、出力制御信号＊０が
ローレベル「Ｌ」となり、入出力バッファ２１ａの出力
側バッファ２１ａ−１は動作状態となり、出力ＯＵＴが
出力側バッファ２１ａ−１を介してバス２２に出力され
る。そして、バス２２上の出力ＯＵＴが入出力バッファ
２１ａの入力側バッファ２１ａ−２を介してスルーラッ
チ２１ｂに入力される。
【００３２】ここで、上記したように出力制御信号＊０
はローレベル「Ｌ」のため、アンドゲート２１ｄの出力
はローレベル「Ｌ」で、スルーラッチ２１ｂはスルー状
態となっており、マルチプレクサ２１ｃはバス２２への
出力信号に応じて、バス２２をプルアップ抵抗２１ｇも
しくはプルダウン抵抗２１ｆにいずれかに接続する。例
えば、バス２２上の出力がハイレベル「Ｈ」の場合に
は、マルチプレクサ２１ｃはプルアップ抵抗２１ｇを選
択してバス２２に接続し、また、バス２２上の出力がロ
ーレベル「Ｌ」の場合には、マルチプレクサ２１ｃはプ
ルダウン抵抗２１ｆを選択してバス２２に接続する。
はローレベル「Ｌ」のため、アンドゲート２１ｄの出力
はローレベル「Ｌ」で、スルーラッチ２１ｂはスルー状
態となっており、マルチプレクサ２１ｃはバス２２への
出力信号に応じて、バス２２をプルアップ抵抗２１ｇも
しくはプルダウン抵抗２１ｆにいずれかに接続する。例
えば、バス２２上の出力がハイレベル「Ｈ」の場合に
は、マルチプレクサ２１ｃはプルアップ抵抗２１ｇを選
択してバス２２に接続し、また、バス２２上の出力がロ
ーレベル「Ｌ」の場合には、マルチプレクサ２１ｃはプ
ルダウン抵抗２１ｆを選択してバス２２に接続する。
【００３３】ついで、出力制御信号＊０がハイレベル
「Ｈ」となりバス２２が非活性状態となると、アンドゲ
ート２１ｄの出力＊Ｇはハイレベル「Ｈ」となり、スル
ーラッチ２１ｂはホールド状態となる。このため、マル
チプレクサ２１ｃはバス２２に出力された信号レベルに
応じて、バス２２をプルアップ抵抗２１ｇもしくはプル
ダウン抵抗２１ｆにいずれかに接続した状態に保持す
る。例えば、バス２２上の出力がハイレベル「Ｈ」であ
った場合には、プルアップ抵抗２１ｇを選択してバス２
２に接続し、また、ローレベル「Ｌ」であった場合に
は、プルダウン抵抗２１ｆを選択してバス２２に接続す
る。すなわち、バス２２の信号レベルは直前にバス制御
回路２１から出力された値に保持される。
「Ｈ」となりバス２２が非活性状態となると、アンドゲ
ート２１ｄの出力＊Ｇはハイレベル「Ｈ」となり、スル
ーラッチ２１ｂはホールド状態となる。このため、マル
チプレクサ２１ｃはバス２２に出力された信号レベルに
応じて、バス２２をプルアップ抵抗２１ｇもしくはプル
ダウン抵抗２１ｆにいずれかに接続した状態に保持す
る。例えば、バス２２上の出力がハイレベル「Ｈ」であ
った場合には、プルアップ抵抗２１ｇを選択してバス２
２に接続し、また、ローレベル「Ｌ」であった場合に
は、プルダウン抵抗２１ｆを選択してバス２２に接続す
る。すなわち、バス２２の信号レベルは直前にバス制御
回路２１から出力された値に保持される。
【００３４】また、回路２３ａ，２３ｂないし２３ｃか
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｄはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、入出力バッファ２１ａの出力側バッファ２１ａ
−１は不動作状態であり、バス２２上の信号は入力側バ
ッファ２１ａ−２を介してスルーラッチ２１ｂに入力さ
れ、マルチプレクサ２１ｃはバス２２への出力信号に応
じて、バス２２をプルアップ抵抗２１ｇもしくはプルダ
ウン抵抗２１ｆにいずれかに接続する。例えば、バス２
２上の出力がハイレベル「Ｈ」の場合には、マルチプレ
クサ２１ｃはプルアップ抵抗２１ｇを選択してバス２２
に接続し、また、バス２２上の出力がローレベル「Ｌ」
の場合には、マルチプレクサ２１ｃはプルダウン抵抗２
１ｆを選択してバス２２に接続する。
らバス制御回路２１に出力する場合には、出力制御信号
＊１，＊２ないし＊３がローレベル「Ｌ」、アンドゲー
ト２１ｄの出力はローレベルとなり、スルーラッチ２１
ｄはスルー状態となる。一方、出力制御信号＊０はバス
制御回路２１が入力状態のためハイレベル「Ｈ」となっ
ており、入出力バッファ２１ａの出力側バッファ２１ａ
−１は不動作状態であり、バス２２上の信号は入力側バ
ッファ２１ａ−２を介してスルーラッチ２１ｂに入力さ
れ、マルチプレクサ２１ｃはバス２２への出力信号に応
じて、バス２２をプルアップ抵抗２１ｇもしくはプルダ
ウン抵抗２１ｆにいずれかに接続する。例えば、バス２
２上の出力がハイレベル「Ｈ」の場合には、マルチプレ
クサ２１ｃはプルアップ抵抗２１ｇを選択してバス２２
に接続し、また、バス２２上の出力がローレベル「Ｌ」
の場合には、マルチプレクサ２１ｃはプルダウン抵抗２
１ｆを選択してバス２２に接続する。
【００３５】ついで、回路２３ａ，２３ｂないし２３ｃ
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となって、
スルーラッチ２１ｂはホールド状態となる。このため、
マルチプレクサ２１ｃはバス２２に出力された信号レベ
ルに応じて、バス２２をプルアップ抵抗２１ｇもしくは
プルダウン抵抗２１ｆにいずれかに接続した状態に保持
する。例えば、バス２２上の出力がハイレベル「Ｈ」で
あった場合には、プルアップ抵抗２１ｇを選択してバス
２２に接続し、また、ローレベル「Ｌ」であった場合に
は、プルダウン抵抗２１ｆを選択してバス２２に接続す
る。すなわち、バス２２の信号レベルは直前に回路２３
ａ，２３ｂないし回路２３ｃから出力された値に保持さ
れる。
の出力制御信号＊１，＊２ないし＊３がハイレベル
「Ｈ」となり、バス２２が非活性状態となると、アンド
ゲート２１ｄの出力＊Ｇはハイレベル「Ｈ」となって、
スルーラッチ２１ｂはホールド状態となる。このため、
マルチプレクサ２１ｃはバス２２に出力された信号レベ
ルに応じて、バス２２をプルアップ抵抗２１ｇもしくは
プルダウン抵抗２１ｆにいずれかに接続した状態に保持
する。例えば、バス２２上の出力がハイレベル「Ｈ」で
あった場合には、プルアップ抵抗２１ｇを選択してバス
２２に接続し、また、ローレベル「Ｌ」であった場合に
は、プルダウン抵抗２１ｆを選択してバス２２に接続す
る。すなわち、バス２２の信号レベルは直前に回路２３
ａ，２３ｂないし回路２３ｃから出力された値に保持さ
れる。
【００３６】本実施例においては、上記のように、第１
および第２の実施例と同様、バス上の信号変化回数を減
少させることができ、消費電力を削減することができる
とともに、プルアップ抵抗２１ｇおよびプルダウン抵抗
２１ｆによりバス２２の信号レベル固定するようにした
ので、過渡期に回路２３ａ，２３ｂないし２３ｃもしく
はバス制御回路２１から同時に出力が発生するバスファ
イトが生じても、プルアップ抵抗２１ｇおよびプルダウ
ン抵抗２１ｆにより過渡電流を低減させることができ
る。
および第２の実施例と同様、バス上の信号変化回数を減
少させることができ、消費電力を削減することができる
とともに、プルアップ抵抗２１ｇおよびプルダウン抵抗
２１ｆによりバス２２の信号レベル固定するようにした
ので、過渡期に回路２３ａ，２３ｂないし２３ｃもしく
はバス制御回路２１から同時に出力が発生するバスファ
イトが生じても、プルアップ抵抗２１ｇおよびプルダウ
ン抵抗２１ｆにより過渡電流を低減させることができ
る。
【００３７】なお、上記実施例においては、一つのバス
制御回路と３つの電子回路から構成されるバス回路につ
いての実施例を示したが、複数のＬＳＩからバス回路が
構成されている場合であっても、一つのバス制御回路が
各ＬＳＩのバス制御信号によりバスを集中管理すること
ができる。
制御回路と３つの電子回路から構成されるバス回路につ
いての実施例を示したが、複数のＬＳＩからバス回路が
構成されている場合であっても、一つのバス制御回路が
各ＬＳＩのバス制御信号によりバスを集中管理すること
ができる。
【００３８】
【発明の効果】以上説明したように、本発明において
は、バス回路の信号レベルの変化回数を最小限に制御し
ているので、バス回路における消費電力を削減すること
ができ、近年要求が高まっている電子機器の低消費電力
化に有効である。また、上記効果に加えて、請求項２，
３の発明においては、従来必要であったバス回路のフロ
ーティング防止用のプルアップ抵抗、プルダウン抵抗が
不要となり、回路構成部品を少なくすることができる。
このため、装置の小型化に有効であり、特に電池駆動の
携帯機器に適用するに好適である。
は、バス回路の信号レベルの変化回数を最小限に制御し
ているので、バス回路における消費電力を削減すること
ができ、近年要求が高まっている電子機器の低消費電力
化に有効である。また、上記効果に加えて、請求項２，
３の発明においては、従来必要であったバス回路のフロ
ーティング防止用のプルアップ抵抗、プルダウン抵抗が
不要となり、回路構成部品を少なくすることができる。
このため、装置の小型化に有効であり、特に電池駆動の
携帯機器に適用するに好適である。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明のバス動作のタイムチャートを示す図で
ある。
ある。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】従来例におけるバス動作のタイムチャートを示
す図である。
す図である。
１，２１ バス制御回路 １ａ，１ａ’，１ａ” ラッチ手段 １ｂ，１ｂ’，１ｂ” 切換手段 ２，２２ バス ３ａ，３ｂ バスに接続された回
路 ２１ａ 入出力バッファ ２１ｂ スルーラッチ ２１ｃ マルチプレクサ ２１ｄ アンドゲート ２３ａ，２３ｂ，２３ｃ バスに接続された回
路 ２１ｅ ナンドゲート ２１ｇ プルアップ抵抗 ２１ｆ プルダウン抵抗
路 ２１ａ 入出力バッファ ２１ｂ スルーラッチ ２１ｃ マルチプレクサ ２１ｄ アンドゲート ２３ａ，２３ｂ，２３ｃ バスに接続された回
路 ２１ｅ ナンドゲート ２１ｇ プルアップ抵抗 ２１ｆ プルダウン抵抗
Claims (5)
- 【請求項１】 バス活性状態時にバスに出力された信号
レベルを記憶し、 バスが非活性状態となったとき、記憶された信号レベル
にバス上の信号レベルを固定することにより、バス回路
の信号レベルの変化回数を最小限に制御して、バス回路
における消費電力を削減することを特徴とするバス回路
における消費電力削減制御方法。 - 【請求項２】 バス(2) とバス制御回路(1) とバス(2)
に接続された少なくとも１以上の回路(3a,3b) とを備え
たバス回路において、 バス制御信号に応じてバス(2) 上の信号をホールドする
ラッチ手段(1a)と、 バス制御回路(1) からバス(2) へ出力される信号とラッ
チ手段(1a)の出力信号をバス制御信号に応じて選択的に
バス(2) に接続する切換手段(1b)とを備え、 バス活性状態時にバス(2) に出力された信号をラッチ手
段(1a)に記憶し、 バス(2) が非活性状態となったとき、切換手段(1b)によ
りラッチ手段(1a)の出力をバス(2) に接続することによ
り、ラッチ手段(1a)に記憶された信号レベルにバス(2)
上の信号レベルを固定することを特徴とする消費電力を
削減したバス回路。 - 【請求項３】 バス(2) とバス制御回路(1')とバス(2)
に接続された少なくとも１以上の回路(3a,3b) とを備え
たバス回路において、 バス制御回路(1')からバス(2) へ出力される出力信号と
バス(2) 上の信号をバス制御信号に応じて選択的に出力
する切換手段(1b') と、 バス制御信号に応じて切換手段(1b') の出力信号をホー
ルドするラッチ手段(1a') とを備え、 バス活性状態時にバス(2) に出力された信号レベルを切
換手段(1b') を介してラッチ手段(1a') に記憶し、 バス(2) が非活性状態となったとき、ラッチ手段(1a')
に記憶された信号をバス(2) に出力することにより、ラ
ッチ手段(1a') に記憶された信号レベルにバス(2) 上の
信号レベルを固定することを特徴とする消費電力を削減
したバス回路。 - 【請求項４】 バス(2) とバス制御回路(1")とバス(2)
に接続された少なくとも１以上の回路(3a,3b) とを備え
たバス回路において、 バス制御信号に応じてバス(2) 上の信号をホールドする
ラッチ手段(1a") と、 プルアップ抵抗(1d)とプルダウン抵抗(1c)を選択的にバ
ス(2) に接続する切換手段(1b") とを備え、 バス活性状態時にバス(2) に出力された信号レベルをラ
ッチ手段(1a") に記憶し、 バス(2) が非活性状態となったとき、切換手段(1b") に
よりラッチ手段(1a")に記憶された信号レベルに基づき
プルアップ抵抗(1d)とプルダウン抵抗(1c)を選択的にバ
ス(2) に接続することにより、バス(2) 上の信号レベル
を直前のバス活性時の状態に固定することを特徴とする
消費電力を削減したバス制御回路。 - 【請求項５】 複数のＬＳＩから構成されるバス回路に
おいて、各ＬＳＩが出力するバス制御信号により、一つ
のバス制御回路がバスの状態を集中管理することを特徴
とする請求項２，３または請求項４のバス制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201509A JPH0756660A (ja) | 1993-08-13 | 1993-08-13 | バス回路における消費電力削減制御方法および回路 |
| US08/831,954 US5808490A (en) | 1993-08-13 | 1997-04-02 | Method and circuit for controlling a bus in system and semiconductor integrated circuit device using the same, wherein the controlling circuit comprises a latch for holding a voltage level on the bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201509A JPH0756660A (ja) | 1993-08-13 | 1993-08-13 | バス回路における消費電力削減制御方法および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756660A true JPH0756660A (ja) | 1995-03-03 |
Family
ID=16442231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201509A Pending JPH0756660A (ja) | 1993-08-13 | 1993-08-13 | バス回路における消費電力削減制御方法および回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808490A (ja) |
| JP (1) | JPH0756660A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982665A3 (en) * | 1998-08-21 | 2004-02-04 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
| DE19961727A1 (de) * | 1999-12-21 | 2001-07-05 | Micronas Gmbh | Schaltungsanordnung mit einer Datenübertragungsvorrichtung |
| US6732203B2 (en) * | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
| US20040078608A1 (en) * | 2001-04-02 | 2004-04-22 | Ruban Kanapathippillai | Method and apparatus for power reduction in a digital signal processor integrated circuit |
| US6906531B2 (en) * | 2002-10-11 | 2005-06-14 | Dell Products L.P. | Adaptive reference voltage method and system |
| US7656717B2 (en) * | 2005-09-29 | 2010-02-02 | Hynix Semiconductor, Inc. | Memory device having latch for charging or discharging data input/output line |
| JP5403995B2 (ja) * | 2007-12-10 | 2014-01-29 | キヤノン株式会社 | 信号伝送システム及び信号変換回路 |
| WO2009075372A1 (en) * | 2007-12-10 | 2009-06-18 | Canon Kabushiki Kaisha | Signal transmission system and signal conversion circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259274A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | 集積回路の試験方式 |
| US5023484A (en) * | 1988-09-02 | 1991-06-11 | Cypress Semiconductor Corporation | Architecture of high speed synchronous state machine |
| US5399912A (en) * | 1992-01-13 | 1995-03-21 | Hitachi, Ltd. | Hold-type latch circuit with increased margin in the feedback timing and a memory device using same for holding parity check error |
| JP2922370B2 (ja) * | 1992-10-13 | 1999-07-19 | シャープ株式会社 | 出力回路 |
| US5302866A (en) * | 1993-03-18 | 1994-04-12 | Xilinx, Inc. | Input circuit block and method for PLDs with register clock enable selection |
-
1993
- 1993-08-13 JP JP5201509A patent/JPH0756660A/ja active Pending
-
1997
- 1997-04-02 US US08/831,954 patent/US5808490A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5808490A (en) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6166991A (en) | Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit | |
| KR101174079B1 (ko) | 저전력 모드동안 및 저전력 모드에서 나올 때 입력 및／또는 출력 구성 및 데이터 상태의 유지 | |
| JP4245413B2 (ja) | 相補型バッファ回路及びその制御方法 | |
| US7791406B1 (en) | Low leakage power management | |
| US20090259864A1 (en) | System and method for input/output control during power down mode | |
| KR20020025035A (ko) | 반도체 집적 회로 | |
| JPH0197016A (ja) | 半導体集積回路装置 | |
| JP2002196846A (ja) | Ｌｓｉのリーク電流低減方法 | |
| JP2005062798A (ja) | 回路動作制御装置および情報処理装置 | |
| JP3962455B2 (ja) | クロック機構 | |
| JPH10149237A (ja) | 半導体回路 | |
| JPH11145786A (ja) | フリップフロップのリセット回路 | |
| US5808490A (en) | Method and circuit for controlling a bus in system and semiconductor integrated circuit device using the same, wherein the controlling circuit comprises a latch for holding a voltage level on the bus | |
| JP4240019B2 (ja) | グラフィックスコントローラ、グラフィックスコントローラを含むシステム及び、そのシステムにおける周辺装置への電力切断制御方法 | |
| JP3466755B2 (ja) | 電子機器 | |
| JP3615189B2 (ja) | 入出力バッファ回路 | |
| JP2007110728A (ja) | 動作モード及びスリープモードでのデータ保持方法および回路 | |
| JPH05335899A (ja) | フリップフロップ回路 | |
| KR100583834B1 (ko) | 논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템 | |
| JP3057710B2 (ja) | 半導体メモリ装置 | |
| JP2004069492A (ja) | フリップフロップ回路 | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JP3084856B2 (ja) | 双方向バッファ回路 | |
| JPH05291932A (ja) | 電子回路 | |
| JP2004173273A (ja) | ドミノ回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020416 |