JPH0756813A - データ処理システム及びデータ・ストア方法 - Google Patents

データ処理システム及びデータ・ストア方法

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JPH0756813A
JPH0756813A JP6140434A JP14043494A JPH0756813A JP H0756813 A JPH0756813 A JP H0756813A JP 6140434 A JP6140434 A JP 6140434A JP 14043494 A JP14043494 A JP 14043494A JP H0756813 A JPH0756813 A JP H0756813A
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キミング・ケー・ソー
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Abstract

(57)【要約】 【目的】 マルチプロセツサ・システムにおいて、プロ
セツサによるキヤツシユへのアクセス動作に最大の並列
性を与え、１のプロセツサ要求を１マシン・サイクル毎
に処理する共有キヤツシユを与える。 【構成】 本発明の共有キヤツシユは、パイプライン処
理によるキヤツシユ動作と、バースト・モードのデータ
・アクセスとを用いる。パイプライン処理により、１マ
シン・サイクル間で１の要求を処理することと、バース
ト・モードにより、システムバス幅より大きなビツト幅
のデータが１キヤツシユ・アクセス動作でキヤツシユへ
ストアされ又はキヤツシユから検索されることが可能と
なる。データの一方の部分はキヤツシユ中のロジツクに
保持され、他方の部分（システムバス幅）は１サイクル
の間で要求装置（プロセツサ又は主メモリ）に転送され
る。データの保持された部分は次のマシン・サイクルの
間で転送される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチプロセツサ（Ｍ
Ｐ）コンピユータ・システムにおいて用いられるキヤツ
シユ・メモリに係り、より詳細に言えば、プロセツサの
１マシン・サイクル当り１つのデータ要求（データのロ
ード要求、またはデータのストア要求）に適合する能力
が与えられているキヤツシユ・メモリに関する。インタ
ーリーブ、パイプライン手段、バースト・モード・ロジ
ツクや、複数のデータ・ポート及び複数のアドレス／要
求ポートを使用する技術のようなキヤツシユ・メモリの
性能を強化する技術が本発明に用いられる。
【０００２】
【従来の技術】通常のマルチプロセツサ・システムにお
いて、通常、ユニプロセツサ・システムにおいて使用さ
れるキヤツシユ・メモリ（単に、キヤツシユと言う）の
容量よりも大きな容量を持つキヤツシユを設計すること
が広く行なわれている。このことは、マルチプロセツサ
・システムにおける殆どのプログラムのアプリケーシヨ
ンは、ユニプロセツサ・システムのアプリケーシヨンよ
りも大量のデータ処理を必要とするという事実に起因し
ている。大容量のキヤツシユによつて生じる問題は、信
号の転送時間に、より長い遅延が生じることと、データ
・アドレスをデコードするのにより多くのロジツク・レ
ベルが必要であることとであつて、このことは、大容量
のキヤツシユに起因してキヤツシユ・アクセス時間を増
加する。従つて、キヤツシユの設計者は、充分に大きな
キヤツシユ密度を与えることによつてマルチプロセツサ
・システムの要求を満足させる試練に遭遇する。
【０００３】１９９１年６月のＩＢＭテクニカル・デイ
スクロージヤ・ブレテイン第３４巻第１号に、各プロセ
ツサが、プロセツサごとのレベル１（Ｌ１）のキヤツシ
ユと、複数のプロセツサにより共有されているレベル２
（Ｌ２）のキヤツシユとを有するマルチプロセツサのた
めのメモリ階層が記載されている。１のライン（デー
タ）がＬ２キヤツシユからロードされ、Ｌ１キヤツシユ
に与えられる時、Ｌ１キヤツシユの位置が記録される。
これは、Ｌ２のデイレクトリを検索することなくＬ１キ
ヤツシユの位置を使用して、後続のストア動作のために
Ｌ２キヤツシユへアクセスし得るようにするためであ
る。
【０００４】米国特許第４３７１９２９号は、共通バス
に対して時間ベースで多重処理される態様で、インター
リーブされたアクセスを有する複数個のストレージ・パ
ーテイシヨンを用いたメモリに対して制御可能なキヤツ
シユ・メモリ・インターフエースを有するマルチプロセ
ツサ・システムを開示している。このストレージ・パー
テイシヨンは、各プロセツサに対応した各ホスト・アダ
プタに特別に関連されている。インターリーブされたア
クセス動作は、ホスト・プロセツサの１つのＩ／Ｏチヤ
ネル転送期間の間で複数のホスト・プロセツサに配給さ
れる。然しながら、キヤツシユから主メモリへ、全デー
タ・ブロツク転送が開始された時には、全データ・ブロ
ツク転送と他のデータ転送をインターリーブすることは
できない。従つて、幾つかのデータ転送は、全データ・
ブロツク転送が終了するまで待機しなければならない。
【０００５】米国特許第４０５６８４５号は、インター
リーブされた動作、またはインターリーブされていない
動作に対して使用することのできるキヤツシユ・システ
ムを開示している。米国特許第４４４５１７４号は、各
プロセツサが個別のキヤツシユを有し、共通のキヤツシ
ユ及び他のプロセツサの持つ主メモリを共有しているマ
ルチプロセツサ・システムを開示している。米国特許第
４９０５１４１号は、キヤツシユが、並列に独立して動
作するパーテイシヨンに分割されているキヤツシユ・シ
ステムが開示されている。このキヤツシユは、１つのマ
シン・サイクルの間で、独立した複数のキヤツシユ動作
を発生することのできるような複数のポートを含んでい
る。
【０００６】上述したように、大容量のキヤツシユによ
り生じる問題は、信号の伝達遅延時間がより長くなるこ
とと、データ・アドレスをデコードするロジツク回路の
レベルがより多くなることである。この要素は、増加し
たキヤツシユ容量と、コンピユータの処理能力との間で
妥協を計る結果、キヤツシユ・アクセス時間、またはコ
ンピユータの応答時間を増加させる。コンピユータ・ア
クセスの応答時間を減少させる必要性に加えて、キヤツ
シユのサイクル時間（要求の間隔）は、性能に関する他
の問題であり、マルチプロセツサのコンピユータ・シス
テムを設計する時にはこの問題もまた考慮されねばなら
ない。データをロードし、またはデータをストアする要
求は、各ＣＰＵサイクル、即ち各マシン・サイクルの間
でキヤツシユによつて処理されるのが望ましい。若しこ
の性能が達成されたならば、このようなキヤツシユは、
マルチプロセツサ・システムにおける処理装置（ＣＰ
Ｕ）のマシン・サイクルで測定されるような性能のレベ
ルを維持することができる。
【０００７】マルチプロセツサ・システムの性能を向上
するのに用いられた従来のキヤツシユの設計技術は、複
数ポートと組み合わせたキヤツシユ・インターリーブの
ようなキヤツシユ・システムの性能を推進する特性を指
向している。インターリーブは、キヤツシユの中の異な
つたアレイ・ブロツク中にあるデータに対して同時にア
クセスすることを可能にする。更に、データが小さなア
レイ・ブロツク（インターリーフ）に配分され、インタ
ーリーブされない同じ寸法のキヤツシユよりもキヤツシ
ユ・アクセス時間を短かくするので、インターリーブ
は、１アクセス毎のキヤツシユ応答時間を減少する。デ
ータは複数のインターリーフから同時にアクセスされ
る、要求元の処理装置への並列データ通路を必要とする
ので、インターリーブ・キヤツシユ・システムをサポー
トするためにはキヤツシユの中に複数のポートが使用さ
れる。
【０００８】本発明においては、複数のポートを伴うイ
ンターリーブの特徴を効果的に用いている。然しなが
ら、従来のシステムにおいては、各処理装置は、各マシ
ン・サイクルにおいて同時にキヤツシユにアクセスする
ことはできない。従つて、本発明は、システム全体の性
能を顕著に向上させ、かつ、各プロセツサからの１つの
要求を、キヤツシユにより１マシン・サイクルでサービ
ス（処理）させるように他の性能改善技術が更に加えら
れる。
【０００９】
【発明が解決しようとする課題】本発明は、マルチプロ
セツサ・システムにおいて、個々の処理装置からの要求
を、キヤツシユにより１マシン・サイクルでサービスさ
せるように、キヤツシユ・インターリーブ（interleavi
ng）、複数のポート、パイプライン手段を用いたアーキ
テクチヤ技術及びバースト・モード・アクセスをすべて
効果的に使用している点で従来の技術とは異なつてい
る。
【００１０】概して言えば、本発明は、キヤツシユにア
クセスする時、最大の並列度でマルチプロセツサ・シス
テムをサポートするために、共有された高性能のキヤツ
シユを与えるものである。つまり、１つのプロセツサ要
求に対して、キヤツシユが各マシン・サイクル毎にサー
ビス（処理）を与え、システムの応答時間を短縮し、シ
ステムのスループツトを向上させることが目的である。
【００１１】
【課題を解決するための手段】従来のシステムはシステ
ムの性能を最適化するために上述の技術のすべてを用い
ていない。本発明は、キヤツシユを最大限に共有させる
ために、インターリーブ及び複数ポートを用いた性能強
化技術を更に付加するものである。より特定して言え
ば、本発明のキヤツシユ・システムの性能は、従来の技
術に比較して約２倍ほど改善される。この性能の向上
は、パイプライン処理とバースト・モード・アクセスと
のシステム・アーキテクチヤ技術を用いて達成される。
ビルトイン・パイプライン処理段階を含ませることによ
つて、キヤツシユは、複数の処理装置のうちの任意の１
つの処理装置からの要求に対して１マシン・サイクル毎
にサービスすることが可能となる。これは、システムの
スループツトに顕著に貢献し、かつ、各マシン・サイク
ル毎に、つまり、キヤツシユ・サイクル時間＝ＣＰＵサ
イクル時間毎に、キヤツシユが１つの要求を受け取るの
を可能にすることによつて１００％のキヤツシユ・アレ
イ利用率を保証する。第２に、本発明はバースト・モー
ド・ロジツクとして知られているロジツクを使用するこ
とにより全体のスループツトを増加する。バースト・モ
ード・ロジツクについては後述する。
【００１２】ビルトイン・パイプライン処理段階を含ま
せることにより、キヤツシユは処理装置のうちの任意の
１つの処理装置からの要求に対して１マシン・サイクル
毎にサービスすることが可能になる。これはシステムの
スループツトに著しく貢献し、キヤツシユの１００％利
用を保証する。バースト・モードのデータ・アクセスに
関して述べると、１キヤツシユ・アクセス動作の間で、
キヤツシユから最も幅の広いデータ（データ・ワード）
をキヤツシユにストアし、またはキヤツシユから検索す
ることができる。データの一方の部分はキヤツシユ中の
ロジツク内に保持されるが、他方、データの他方の部分
（システム・バスと同じ幅）は１マシン・サイクルで要
求元の処理装置に転送される。次に、保持されたデータ
の部分は次のマシン・サイクルで転送することができ
る。キヤツシユと外部装置（例えば、プロセツサの主メ
モリ）との間でデータを転送するために１マシン・サイ
クルよりも多いマシン・サイクルを取ることはできるけ
れども、キヤツシユへの、またはキヤツシユからの実際
のデータ転送は単一のキヤツシユ動作サイクルで達成さ
れる。
【００１３】共有されたキヤツシユ（以下、共有キヤツ
シユという）の設計にパイプライン及びバースト・モー
ドの特性を加えることによつて、本発明はマシン・サイ
クルの約４４％の節約を与える。この改良の程度は、
（１）処理装置からの要求を受け取るために１マシン・
サイクルを取ることと、（２）１つのインターリーフに
対するキヤツシユ・アレイ待ち時間（cache array late
ncy）は１マシン・サイクルであることと、（３）１マ
シン・サイクルが、キヤツシユ・アレイからアクセスさ
れたデータを差し向けるためと、要求元装置のポートの
データ・ドライバを付勢するために使われることと、
（４）１マシン・サイクルが処理装置にデータを転送す
るのに使用されることとに基づいている。これらの状態
の下で、バースト・モード・ロジツクもパイプライン手
段も持たないキヤツシユ・システムにおいて、４Ｌビツ
ト幅（本発明の良好な実施例において、４Ｌビツト幅は
１６０ビツトである）の所望のデータ・ワードは１６マ
シン・サイクルでアクセスされるが、これに対して、本
発明のパイプライン手段とバースト・モード・ロジツク
を有するシステムは同じデータの合計アクセス時間は７
マシン・サイクルでアクセスできる。従つて、７マシン
・サイクル対１６マシン・サイクルは、システム性能を
４４％向上することになる。
【００１４】
【実施例】図１は本発明を適用するためのＸ個のデータ
通路を持つマルチプロセツサ・システムを示すブロツク
図である。図１において、プロセツサ３乃至３Ｘは、夫
々、ＩＢＭ社で販売されているＲＩＳＣシステム／６０
００のプロセツサのような中央処理装置（ＣＰＵ）を表
わしている。これらのプロセツサは、頻繁に用いられる
データをストアするためにＣＰＵそれ自身の中にあるレ
ベル１（Ｌ１）キヤツシユを含んでいる。本発明の良好
な実施例において、４台の処理装置３がマルチプロセツ
サ・システムに用いられているが、性能とコストとの妥
協が成立することを条件として、任意の数の処理装置に
対して本発明の共有キヤツシユを用いることができる。
【００１５】参照番号１００は本発明のインターリーブ
された共有キヤツシユ装置を表わしている。ＮをＸ（プ
ロセツサの数）と等しいか、またはそれよりも大きな数
として、この共有キヤツシユ装置はＮ個のインターリー
フ（アレイ・ブロツク）を含んでいる。加えて、図１に
は、メモリ制御装置（ＭＣＵ）１０が示されている。デ
ータに対するアドレス／要求の形式を持つ制御信号は、
処理装置３乃至３Ｘから、信号ライン６乃至６Ｘを介し
て直接に受け取られる。入力論理回路１１０（図２及び
図３）中にある仲裁回路は、例えば１０１、１０２、１
０３、１０４（図２）のような目標のインターリーフ
へ、これらのプロセツサの要求を向けるのに用いられる
回路構成を与える。インターリーフがアクセスされた
後、検索されたデータは、出力回路１５０（図２及び図
３）を介して要求元プロセツサに送られる。２つ、また
はそれ以上の処理装置の要求が競合した場合、つまり、
両方の要求が同じサイクルの間で同じインターリーフを
目標とした場合、ただ１つの要求しかサービス（処理）
されない。どちらの要求がサービスされるかは、最も最
近サービスされていないプロセツサからの要求を選択す
る状態マシン・ロジツクに基づいて行なわれる。サービ
スされなかつた要求は、ＭＣＵ１０の中のバツフアや、
ラツチなどの待ち行列用メモリに入れられて、信号ライ
ン１５を介して後刻、サービスされる。ＭＣＵ１０は、
最も最近サービスされていないプロセツサを決定するこ
とができるようにデータ要求（データのロード要求及び
データのストア要求）のデイレクトリを保持している。
仲裁回路の選択は最も最近サービスされていない処理装
置だけに基づいて行なわれる。ＭＣＵのデイレクトリ
（要求の待ち行列）中の待ち行列に入れられたこれらの
要求、例えば、前の段階で仲裁における選択を失つた要
求は、ＣＰＵから直接に受け取つた要求を上まわる優先
性が与えられる。従つて、本発明は、前の要求に優先権
を与えることによつてこの問題を解決しており、この場
合、ＭＣＵデイレクトリは、ＣＰＵからの新しい要求で
あつてサービスされずに待ち行列に入る要求で満たされ
る。
【００１６】加えて、本発明は、共有キヤツシユ１００
を介して、データをプロセツサ３乃至３Ｘの間で転送さ
せるデータ流路（図２の信号路１６０）を含んでおり、
従つて、キヤツシユ・アレイのアクセスの遅延時間を節
約し、この節約時間を利用して、異なつたソース（処理
装置）からの他のアクセスのためにキヤツシユ・アレイ
を自由に使用させる。このデータ流の通路は、ＭＣＵ１
０中に含まれたロジツクによつて制御され、そして、信
号ライン１５を介してキヤツシユ１００に与えられる。
信号ライン７は共有キヤツシユ１００及びシステム・メ
モリ（図示せず）間のデータ流の通路である。プロセツ
サが、Ｌ２キヤツシユ中にはないデータを要求した時、
キヤツシユ・ミスが発生して、ＭＣＵ１０の中の制御ロ
ジツクは制御信号ライン９を介して主メモリへその要求
を差し向ける。この要求に対して主メモリがアクセスさ
れた後、キヤツシユ装置中の入力ロジツク（１１０）及
び出力ロジツク（１５０）を使用して、データは、共有
キヤツシユ１００を介して主メモリから要求元プロセツ
サへ流れるので、これらのデータは信号ライン１５を経
たＭＣＵ１０からの制御信号と共にキヤツシユ１００の
該当するインターリーフ内に同時にストアされる。キヤ
ツシユ・ミスの間、メモリからのデータ流は、プロセツ
サからプロセツサへの上述のデータ流と同じ流れであ
る。主メモリの制御信号及びデータ流は、キヤツシユ１
００の中のＩ／Ｏポートを介して入／出力（Ｉ／Ｏ）装
置に印加することができる。システム・メモリからの検
索データの上述の説明は、データ信号ライン８及び制御
信号ライン１１がデータ信号ライン７及び制御信号ライ
ン９の代わりに用いられることを除いて、Ｉ／Ｏデータ
転送にも同様に当嵌る。これらのＩ／Ｏ装置は、固定デ
イスク・ストレージ装置、小型コンピユータ・システム
のインターフエース（ＳＣＳＩ）装置、通信ポートなど
を含む。
【００１７】プロセツサ３及び３Ｘは、制御信号ライン
６及び６Ｘと、データ信号ライン５及び５Ｘとによつて
共有キヤツシユ装置１００を通して複数個のインターリ
ーフ（アレイ・ブロツク）に接続される。このような態
様で、データは、共有キヤツシユを介して、データ信号
ライン５及び５Ｘを通して一方のプロセツサから他方の
プロセツサへ流すことができ、これにより、そのデータ
が存在するインターリーフにアクセスするための遅延時
間を節約することができる。つまり、共有キヤツシユと
プロセツサとの間でデータを流すことにより、各プロセ
ツサは、他方のプロセツサのデータを検索し、そのデー
タを転送するための独立したロード動作及びストア動作
を遂行する必要をなくしたということである。制御信号
ラインは、タイミング信号などを与え、そして、プロセ
ツサ３及び共有キヤツシユ１００との間のストア動作及
びロード動作を援助するために使用される。
【００１８】データ信号ライン７は、キヤツシユ１００
に接続されたシステム・メモリ（図示せず）からデータ
をロードさせ、またはシステム・メモリへデータをスト
アさせる信号路である。また、制御信号ライン９はシス
テム・メモリに接続されており、システム・メモリとキ
ヤツシユ１００との間でデータを転送するために必要な
信号を制御する信号ラインである。更に、データは、キ
ヤツシユ１００と相互接続された任意のＩ／Ｏ装置（図
示せず）との間で転送することができる。これらのＩ／
Ｏ装置は、固定デイスク・ストレージ装置、ＳＣＳＩ装
置、通信ポート、あるいはプロセツサ３へデータを送
り、またはプロセツサ３からのデータを受け取るような
任意の入／出力装置を含む。制御信号ライン１１は、Ｍ
ＣＵ１０と種々のＩ／Ｏ装置との間のデータ転送を制御
する信号を与えるのに用いられる。
【００１９】図２を参照すると、図１に示した共有キヤ
ツシユ１００の主要な機能素子と、それらの素子の間の
データの論理的流れを示すブロツク図が示されている。
既に述べたように、キヤツシユ１００は、Ｘ個のデータ
路のマルチプロセツサ・システム中にあるＸ個のプロセ
ツサに対応するＸ個のデータ入力ポートを持つている。
更に、ＮをＸよりも大きいか、または等しい数として
（図２においては、Ｎ及びＸは４に等しい）、キヤツシ
ユ１００は、Ｎ路を持つインターリーブされたキヤツシ
ユを含んでいる。従つて、Ｘ個のプロセツサの内の任意
の１つのプロセツサは、与えられた時間において、Ｎ個
のインターリーフのうちの任意の１つのインターリーフ
に独立してアクセスすることができる。これをより特定
して言えば、ＮをＸよりも大きな数とすれば、各プロセ
ツサは、各マシン・サイクルの間で１つのキヤツシユ・
インターリーフにアクセスすることが常に可能であるこ
とを意味する。然しながら、ＮがＸよりも小さな数とす
れば、対応するインターリーフがないから、少なくとも
１個のプロセツサが各サイクルの間で待機しなければな
らないことが理解できる。
【００２０】図７はＸ個（図示の例では４個）のプロセ
ツサ３乃至３Ｘと、Ｎ個（図示の例では５個）のキヤツ
シユ・インターリーフ１０１、１０２、１０３、１０４
とを有するマルチプロセツサ・システムが示されてい
る。従つて、どのようにして、４個のプロセツサ、即ち
ＣＰＵ０乃至ＣＰＵ３が、５個のインターリーフ１０１
乃至Ｎの間でデータを転送することができるか、そし
て、各マシン・サイクルの間で、各プロセツサが１つの
インターリーフにアクセスすることがてきるかを理解す
ることができる。また、若しプロセツサの数よりも少な
い数のインターリーフが与えられたならば、少なくとも
１個のプロセツサは、他のプロセツサがキヤツシユ・イ
ンターリーフにアクセスしている間で、待機しなければ
ならないことは明らかである。従つて、Ｎよりも小さな
Ｘの場合には、キヤツシユは、各プロセツサからのデー
タ転送要求を１マシン・サイクル毎にサービスすること
は不可能である。その結果、インターリーフの数はプロ
セツサの数よりも大きな数か、または等しい数であるこ
とが、本発明の共有キヤツシユの要件である。
【００２１】図２を再度参照すると、参照番号１００
は、キヤツシユ１００に接続されて示された３個のプロ
セツサ、即ちＰ０乃至Ｐｘを有する本発明の共有キヤツ
シユである。入力ロジツク１１０は共有キヤツシユ１０
０において、３個のプロセツサによつて操作されるデー
タをストアするのに必要な装置を含んでいる。これらの
装置は、入力装置、データ・バツフア、データ選択用マ
ルチプレクサ等である。入力ロジツク１１０は図３を参
照して後述する。キヤツシユ・インターリーフ１０１、
１０２、１０３及び１０４はキヤツシユの中で明確な位
置を持つている。ここで説明する４路のマルチプロセツ
サ・システムは本発明の１実施例であり、他の数のプロ
セツサを有するマルチプロセツサ・システムも本発明の
下で考えられることは自明である。本発明の実施例であ
る４路のマルチプロセツサ・システムは、４メガバイト
の総ストレージ密度を持つＬ２キヤツシユ・メモリを用
いて良好な性能を発揮することが分つている。この性能
を達成するために、本発明の実施例は、共有キヤツシユ
中の各チツプが４メガバイトのストレージ容量を持ち、
そして、８個のチツプが所望の総ストレージ密度を達成
するのに使用されている。キヤツシユ装置の中の各イン
ターリーフが１メガバイトのストレージ容量を作るよう
に、８個のキヤツシユ・チツプの各チツプ毎に４メガバ
イトの総ストレージ密度を、４個のインターリーフに亙
つて配分することができる。良好な実施例において、８
個のスタテイツク・ランダム・アクセス・メモリ・チツ
プ（ＳＲＡＭＳ）が４路のマルチプロセツサ・システム
に使用されている。加えて、システムの設計者は、
（１）余分なインターリーフにフアンアウトするために
プロセツサからのデータ・バスを必要とし、かつ、キヤ
ツシユ・チツプ１００を内部的に変更するが、しかし処
理装置（図７）へのデータ・バスには影響しないように
修正したキヤツシユ・チツプ１００の各々に対して、付
加的なインターリーフ（図２及び図３に示したようなイ
ンターリーフ）を使用することと、（２）チツプ内部の
インターリーフの数を変更すること（余分なチツプをサ
ポートするためプロセツサからのデータ・バスを広げる
必要がある。但し、チツプそれ自身における変更は必要
でない）なく、付加的なＬ２キヤツシユ・チツプ１００
を用いることとによつて、上述したキヤツシユよりも大
きい容量のキヤツシユを構成することができる。
【００２２】出力ロジツク１５０は共有キヤツシユ１０
０中の複数個のキヤツシユ・アレイから検索されたデー
タを受け取り、そして、そのデータを要求元プロセツサ
に出力する。このロジツクはＮ個のハードウエア装置の
組であり、バースト・モード・ロジツク、データ選択ス
イツチ、ラツチ、ロード・スイツチ、レジスタ、ドライ
バ等を含んでいる。共有データ・キヤツシユ１００の中
にＮ個のキヤツシユ・アレイの各々に対応してＮ個の出
力ロジツク装置がある。
【００２３】図２から、プロセツサ３乃至３Ｘは、デー
タを処理する入力ロジツク１１０にデータを転送するこ
とによつて共有キヤツシユ１００中にデータをストア
し、そして、プロセツサ３乃至３Ｘの内の任意の１つの
プロセツサによつて与えられたアドレスに基づいて、デ
ータ信号ライン１０５、１０６、１０７、１０８によつ
て該当するインターリーフにデータを送る。ＭＣＵ１０
は、前の仲裁の間で、主メモリ要求、またはＩ／Ｏ要求
を失つたＣＰＵ要求のためのアドレスだけを与える。デ
ータがキヤツシユ中にストアされた後に、要求元プロセ
ツサによつて、入力ロジツク１１０を通つて転送される
ロード・インストラクシヨン（若しロードが仲裁の結果
であるならばＭＣＵ１０からのロード・インストラクシ
ヨン）がキヤツシユに送られた時に、キヤツシユにスト
アされたデータが検索される。目標のキヤツシユ・イン
ターリーフ１０１乃至１０４がアクセスされた後に、イ
ンターリーフにストアされたデータは、信号ライン１１
１、１１２、１１３、１１４を介して出力ロジツク１５
０に転送される。ＭＣＵ１０からの信号の制御の下で、
データは出力ロジツク１５０から、信号ライン１２
０．．．１２０Ｘを経て要求元処理装置３乃至３Ｘに転
送される。インターリーフ１０１、１０２、１０３、１
０４は、マルチプロセツサからのストア動作及びロード
動作が同時に発生されること、つまり、本発明によつて
与えられるパイプライン手段によつて、上述の２つの動
作を重複させることが図２から理解できるであろう。
【００２４】共有キヤツシユ１００の中のデータ流を示
した模式図である図３を参照して、入力ロジツク１１０
及び出力ロジツク１５０の個々の素子を以下に説明す
る。このデータ流は、ストア用の待ち行列バツフアの中
に入る入力データ流と、ストア用のスイツチとして構成
されている複数個のデータ選択スイツチに出る出力デー
タ流とを示している。ロード動作の間で、データは、選
択されたインターリーフから、バースト・モード・ロジ
ツク２００乃至２００ｎの中に流入し、そして、ロード
・スイツチとして構成された複数個のデータ選択スイツ
チに流入し、次に要求元プロセツサ３のデータ入力ポー
トに流入する。待ち行列バツフア、ストア・スイツチ、
キヤツシユ・アレイへのロード動作及びキヤツシユ・ア
レイからのストア動作、バースト・モード・ロジツク、
ロード・スイツチ及びドライバの付勢の制御は、すべて
メモリ制御装置１０から与えられる。
【００２５】上述の記載を更に詳細に説明すると、プロ
セツサ３乃至３Ｘはデータ・ライン１２１を介してビツ
ト幅Ｌのデータ・ワードを入力することによつてデータ
をストアする。良好な実施例において、データ・ワード
は４０ビツト幅であり、この中で、３２ビツトはデータ
に用いられ、８ビツトはエラー・チエツク及び訂正コー
ド（ＥＣＣコード）のために用いられている。データ受
け取り装置１２３はデータを受け取り、そして、そのデ
ータをラツチ１２４にストアする。次のＣＰＵサイクル
において、データは、データ・ライン１２５を経て待ち
行列バツフア１２７に転送される。ＭＣＵ１０からの制
御信号が、データをストア・スイツチ１２８中にアンロ
ードするために送られ、次に目標のインターリーフ１０
１、１０２、１０３、１０４の中にアンロードするため
に送られるまで、データは、待ち行列バツフア１２７の
中に保持される。
【００２６】ストア・アドレスは信号ライン１５を経て
ＭＣＵ１０によつてキヤツシユ１００に与えられること
を注意されたい。従つて、ＭＣＵ１０は、通常の環境の
下（プロセツサによるキヤツシユ・アクセスの間）ばか
りでなく、仲裁、メモリのデータ転送、またはＩ／Ｏの
データ転送が発生した時でも、アドレスを与え、また、
待ち行列バツフア１２７中のデータがデータ選択スイツ
チ１２８に転送される時点を知らせる制御信号も与え
る。待ち行列バツフア１２７は、キヤツシユ中に含まれ
ており（１つのデータ・ポート当り１つの待ち行列バツ
フア、即ちＸ個の待ち行列バツフアが存在する）、デー
タがＬ１キヤツシユ（第１のレベルのキャツシユ）及び
共有Ｌ２キヤツシユ１００の両方の中に直接にストアさ
れる場合に通る待ち行列バツフアに生じるデータ流をキ
ヤツシユに吸収させる機能を持つている。Ｌビツト幅の
データを受け取る待ち行列バツフア１２７は、このデー
タを蓄積し、そして、先入れ先出し（ＦＩＦＯ）アクセ
ス・モードにおいて、２Ｌビツト幅（例えば、６４ビツ
トのデータと、１６ビツトのＥＣＣコード及びタグとを
持つ８０ビツト）のワードを待ち行列バツフア１２７か
らアンロードする。つまり、これは、Ｌビツト幅である
データの第１の部分と、Ｌビツト幅でありかつバス１２
５上に後のサイクルで到着するデータの第２の部分とが
連結されることを意味する。従つて、「アンロード・バ
ツフア（アンロード待ち行列バツフア）」コマンドがＭ
ＣＵ１０から受け取られた時、２Ｌビツト幅のデータ・
ワードは、待ち行列バツフア１２７からアンロードさ
れ、そして、ストア・スイツチ１２８に入力される。
【００２７】ストア動作の間で、処理装置３乃至３Ｘの
内の任意の１つから受け取られたデータは、キヤツシユ
１００のインターリーフ１０１．．．１０４の内の任意
の１つの中にストアすることができるのは理解されるべ
きである。データはこれらの待ち行列バツフアによつて
バツフア作用を受け、そしてバースト・モード・ロジツ
ク２００によつて、例えば２Ｌビツト幅のデータに対し
て、より大きな細分性を持つキヤツシユ・アレイにスト
アされる。プロセツサ３乃至３Ｘの各々は、対応する受
け取り装置１２３と、待ち行列バツフア１２７と、プロ
セツサによつてキヤツシユ中にストアされるべきデータ
を受け取るための関連データ・ラインとを持つているこ
とには注意を向けられたい。説明を簡略にするために図
３に示したこれらの装置は、プロセツサ３（Ｐ０）の装
置だけが示されているが、上述の装置は各プロセツサに
設けられていることには注意を向ける必要がある。更
に、下記の説明はプロセツサ３（Ｐ０）に関連した素子
だけに向けられているが、マルチプロセツサ・システム
における各プロセツサが同じように動作することは当業
者であれば容易に理解できる。
【００２８】ストア・スイツチ１２８は、待ち行列バツ
フア１２７から、先入れ先出し順序で４０ビツトのデー
タを受け取り、そして、複数個の待ち行列バツフア１２
７からデータがストアされている実際のインターリーフ
へのストア・データの経路付けを含んでスイツチ機能を
遂行する。つまり、これは、プロセツサ３から転送さ
れ、待ち行列バツフア１２７中にストアされているデー
タは、インターリーフ１０４等にストアされる必要があ
るということを意味する。ストア・スイツチ１２８の中
に含まれたデータ選択スイツチ１２９乃至１２９ｎは上
述のスイツチ機能を与える。ＭＣＵ１０は、ストア・ス
イツチ１２８へデータ・ライン１５を介して制御を与え
る、つまり、入力プロセツサから、所望のキヤツシユ・
インターリーフへデータを送るデータ選択スイツチ１２
９の１つへデータ・ライン１５を介して制御を与える。
プロセツサ３乃至３Ｘからのデータは、データ・バス１
２２乃至１２２ｎによつてデータ選択スイツチ１２９の
任意の１つに入力することができるのは理解できるであ
ろう。これらのバスは、データ選択スイツチ１２９乃至
１２９ｎの各々によつてプロセツサ３乃至３Ｘの各々に
接続できるので、待ち行列バツフア１２７乃至１２７ｎ
（対応するプロセツサに関連した待ち行列バツフア）の
任意の１つからのデータはインターリーフ１０１乃至１
０４の任意の１つに書き込むことができる。複数個のデ
ータ・バス（データ・ポート）はキヤツシユ装置のＩ／
Ｏピンを節約するために双方向ポートとして構成され
る。各データ・ポートは各データ・ポートに関連したア
ドレス／要求信号のポートを持つている。主メモリ及び
Ｉ／Ｏデータ転送のためのアドレス／要求信号のポート
はＭＣＵ１０のアドレス／要求信号のポート（図１の信
号ライン１５）を介して送られる。
【００２９】データ選択スイツチ１２９乃至１２９ｎが
各インターリーフに対して与えられている。これらのデ
ータ選択スイツチは、本質的には、対応するインターリ
ーフへのＸ個の入力信号（Ｘ個のプロセツサからの入力
信号）に対応する１つの入力信号を通すマルチプレクサ
である。
【００３０】本発明の良好な実施例において、インター
リーフに与えられるデータは、８０ビツト幅であるデー
タ・ワードの形式を持つている。これらの８０ビツト・
ワードは、２つの４０ビツト・ワードを持つており、こ
の実施例の構成において、各４０ビツト・ワードはデー
タのための３２ビツトと、ＥＣＣコード及びタグのため
の８ビツトとで構成されている。既に述べたように、Ｌ
ビツト幅のデータ・ワードは４０ビツトで構成されてい
ると考えることができるから、従つて２Ｌビツト幅のデ
ータ・ワードは８０ビツトのデータ・ワードである。実
施例の４路のマルチプロセツサ・システムにおいて、各
プロセツサは４個の待ち行列レジスタを含んでいる。従
つて、この実施例のインターリーフは、８０ビツトのデ
ータ・ワード、つまり２Ｌビツト幅のワードを処理する
能力があることが図３から理解できるであろう。
【００３１】ストア・スイツチ１２８中のデータ選択ス
イツチ、即ちマルチプレクサ１２９は、４組の８０ビツ
ト幅（各待ち行列バツフア１２７から、８０ビツト幅の
１つの２Ｌビツト幅のデータ・ワード）のデータ・ワー
ドを受け取る。４個のデータ・ワードの内のどのデータ
・ワードが４個のインターリーフ１０１乃至１０４の内
のどのインターリーフに書き込まれるかに基づいて、Ｍ
ＣＵ１０は、ライン１５を介して、ストア・スイツチ１
２８に該当する制御信号を送る。このＭＣＵ制御信号
は、例えばＣＰＵ０（ＣＰＵ３）からのデータをインタ
ーリーフ０（参照番号１０１）中にストアする。２Ｌビ
ツト幅のデータ・ワードは、データ・ライン１３１乃至
１３１ｎを経てインターリーフのポートに与えられる。
従つて、異なつたプロセツサ３乃至３Ｘから、８０ビツ
ト・データ・ワードを同時にストアするために複数個の
ポートが、本発明の共有キヤツシユの中にどのように含
れているかを理解することができるであろう。
【００３２】更に、プロセツサ３乃至３Ｘのうちの１個
以上のプロセツサが、どのようにしてインターリーフ１
０１乃至１０４のうちの同じものの中にデータを同時に
ストアするのを試みることを可能にしたかは、当業者で
あれば理解できるであろう。従つて、この場合、競合、
即ち衝突が生じる。ＭＣＵ１０中の制御ロジツクは、ス
トア・スイツチのロジツク回路中の各マルチプレクサ１
２９が各インターリーフ中に一時に１つのストアを許容
する別個の直交選択信号を持つているので、これらの競
合の発生を回避する。異なつた２つのインターリーフの
中にデータがストアされないこと、つまり、各キヤツシ
ユ・アレイはキヤツシユ全体を通じて特有のデータを保
持していることは注意を払う必要がある。
【００３３】加えて、仲裁ロジツク３００（図４）は、
最も長い期間の間、特定のインターリーフ（競合の対象
となつたインターリーフ）にアクセスしなかつたプロセ
ツサだけに対してアクセスを与えることに使用される。
この仲裁ロジツク３００は図４を参照して後述する。
【００３４】上述の説明は、少なくとも１個のプロセツ
サが後で使用されるデータをキヤツシユ中に保持させる
ストア動作に関している。ロード動作は、処理動作にお
いて用いられる、前にストアされたデータを本発明の共
有キヤツシユから検索する動作を含んでいる。アレイ、
またはインターリーフにデータを入力するのと同じよう
に、出力データもまた２Ｌビツト幅のワード（８０ビツ
トのデータ・ワード）である。このことは、単一のキヤ
ツシユ・サイクルにおいて、同じデータ量をキヤツシユ
にストアさせ、そして、キヤツシユからロードさせるこ
とができる。プロセツサ３にロードされるデータは、デ
ータ・ライン１３３乃至１３３ｎを経てインターリーフ
から検索され、そして、バースト・モード・ロジツク装
置２００乃至２００ｎに与えられる。
【００３５】バースト・モード・ロジツク装置はインタ
ーリーフからの８０ビツトのデータ・ワードを、４０ビ
ツト幅しかないシステム・バスによつて処理することの
できる４０ビツトのデータ・ワードに分割する。
【００３６】データがプロセツサ３乃至３Ｘの１つによ
つて要求された時、インターリーフ、またはキヤツシユ
・アレイは、８０ビツトのデータ・ワード（本発明の良
好な実施例においては２Ｌビツト幅のデータ・ワード）
をバースト・モード・ロジツク装置２００に出力する。
第１の部分の４０ビツト（下部データ）は、信号ライン
２０６を経て、要求元プロセツサへの第１のデータ転送
としてバースト・モード・マルチプレクサ２０１に転送
され、他方、第２のデータ転送としての４０ビツト（上
部データ）のラツチ２０３に与えられ、次のサイクルの
間で出力される。バースト・モード・ロジツク２００乃
至２００ｎは、例えばライン２０６乃至２０６ｎからの
第１の４０ビツトである元の８０ビツトのデータ・ワー
ドの４０ビツト位置の１つを選択する選択マルチプレク
サを含み、そして、そのデータ・ワードが受け取られる
サイクルと同じサイクルの間でバースト・モード・ロジ
ツク２００を通してそのデータを送る。バースト・モー
ド・ロジツク２００の他の素子は、元の８０ビツトのデ
ータ・ワードの選択されなかつた４０ビツト位置がラツ
チされる選択ラツチ２０３乃至２０３ｎである。この実
施例において、マルチプレクサ動作によつて、選択され
なかつたライン２０８乃至２０８ｎからの第２の４０ビ
ツトはラツチ２０３で保持される。この第２の４０ビツ
ト位置は、第１の４０ビツト位置がロード・スイツチ２
０５に通されるサイクルの後の次のマシン・サイクルで
出力される。従つて、インターリーフからの８０ビツト
のデータは、連続した４０ビツト位置の２つの転送に直
列化される。直列化されたデータ・ワードは、ＭＣＵ１
０からの信号によつて制御される境界選択レジスタ２０
７乃至２０７ｎを通つて通過される。境界選択レジスタ
２０７乃至２０７ｎからのデータ・ワードは、ドライバ
２０９乃至２０９ｎを付勢することによつて、キヤツシ
ユ・チツプから、バス１２０乃至１２０ｎを経てプロセ
ツサ・チツプに転送される。境界選択レジスタからのデ
ータ信号の出力電力は、ライン１２０中に存在する電力
損失を補償するために、ドライバ２０９によつて増幅さ
れなければならない。また、ドライバ２０９の増幅制御
は、ＭＣＵ中に維持されているデレクトリ中のバス１２
０の可用性に従つてＭＣＵ１０により与えられる。
【００３７】従つて、１つのプロセツサ要求（ロード要
求、またはストア要求）に対して、１マシン・サイクル
毎にサービス（処理）を与えることができるように、本
発明は、インターリーブされた複数のポートと、パイプ
ライン手段とを有する共有キヤツシユ・システムを、バ
ースト・モード・ロジツクを用いてどのようにして与え
るかが理解できた。
【００３８】図４は仲裁ロジツク及びアドレス／要求信
号の選択路を示すブロツク図である。有効な要求信号３
１０乃至３１０ｎは、各要求元処理装置（例えばプロセ
ツサ３乃至３Ｘか、またはＭＣＵ）から受け取られる１
ビツト信号である。要求開始の結果として１つ、または
それ以上の有効な要求信号が付勢された場合において、
仲裁状態にあるマシンを表示するロジツク３０１は、選
択信号のライン３１１乃至３１１ｘに活動値（高電位、
または低電位）を持つ信号を発生する。これらの信号ラ
インはアドレス／要求信号のライン３１３乃至３１３ｘ
上のただ１つの信号を選択した場合のラインである。上
述したように、この選択は、複数個のポートの中で最も
最近サービスされていない要求元処理装置のポートに基
づいて行なわれ、このＭＣＵの要求は最も高い優先度を
持つている。参照数字３０３は、アドレス／要求信号の
マルチプレクサ装置を示し、このマルチプレクサ装置を
介して、競合に勝つたアドレス／要求信号はライン３０
５を通つて出力され、アクセスを必要とするアレイで受
け取られる。
【００３９】仲裁ロジツク３００は、キヤツシユの中の
入力ロジツク１１０に含まれており、ＭＣＵ１０のチツ
プに重複されている。従つて、プロセツサによりデータ
・アクセスが要求された時、それらのプロセツサは、キ
ヤツシユ装置１００及びＭＣＵ１０の両方にアドレス／
要求情報を送る。信号ライン３１０乃至３１０ｘは、ど
の装置源（プロセツサ）が有効なデータ転送要求を送つ
たかに関する情報を転送する。仲裁ロジツク３００は、
ライン３１０乃至３１０ｘ上でプロセツサから受け取つ
た要求信号の間の競合を仲裁し、特定のインターリーフ
の要求の有効性をチエツクする。最も最近サービスされ
ていないプロセツサが仲裁に勝つ。例えば、若し３１０
及び３１０ｘが付勢されており（両方のラインは有効要
求信号を転送している）、かつ、３１０ｘ（ＣＰＵｘ）
がアレイにアクセスした最後のプロセツサであれば、３
１０（ＣＰＵ０）は仲裁に勝ち、従つて、仲裁ロジツク
はライン３１１上の選択信号を付勢する。仲裁ロジツク
３００は、複数のプロセツサの内の１つが仲裁に勝つた
ことを表示する選択信号を発生し、この信号をライン３
１１乃至３１１ｘに出力する。プロセツサ３乃至３Ｘか
らの実際のアドレス／要求信号は信号ライン３１３乃至
３１３ｘに入力される。上述の選択信号が付勢された
時、対応するアドレス／要求信号は選択されて、アドレ
ス／要求信号用のマルチプレクサ３０３を経て出力され
る。従つて、付勢された選択信号は、アドレス／要求信
号の１つを通すマルチプレクサ３０３に実質的に出力さ
れ、これにより、対応するプロセツサは所望のインター
リーフにアクセス可能になる。ライン３１３乃至３１３
ｘの１つからの勝つたアドレス／要求信号は信号ライン
３０５上のキヤツシユ・インターリーフに出力される。
前の例において、ライン３１１は付勢された選択信号を
含んでいるから、ライン３１３上のアドレス／要求信号
（プロセツサ３、即ちＣＰＵ０からの信号）はマルチプ
レクサ３０３によつて選択され、ライン３０５を介して
キヤツシユ１００の中の所望のインターリーフに通過さ
れる。仲裁選択信号のマルチプレクサからの選択された
アドレス／要求信号は、キユツシユ・アレイに所望のア
クセスを開始させる。仲裁に負けたプロセツサに対応す
るアドレス／要求信号（この例の場合、ライン３１３ｘ
上のアドレス／要求信号）は、ＭＣＵ要求信号のポート
（信号ライン１５）を介して所望のキヤツシユ・インタ
ーリーフへ後でアクセスするために、そのプロセツサの
要求を中断することができるように、ＭＣＵ１０の中の
待ち行列バツフアにストアされる。仲裁ロジツク３００
は、ＭＣＵ１０からの待ち行列にされた要求が次の選択
動作における仲裁に勝つことを保証する。
【００４０】図５は、一方がパイプライン手段を持ち、
他方がパイプライン手段を持たず、両方ともバースト・
モード・ロジツクを持つていない２つのキヤツシユにお
いて、顕著なタイミング差があることを説明するための
論理的なタイミング図である。パイプライン手段を持つ
キヤツシユは、データをバツフアなどの中にラツチする
能力を参照する。これは、全体の処理が終了する必要が
ない、つまり、キヤツシユ・システムに入力したデータ
が複数個の論理的素子の間で移動する時に、データがラ
ツチされる（保存される）ことなく、データがキヤツシ
ユ・システムに入力することが可能であり、従つて、存
在するデータがキヤツシユ・システムを介して移動して
いる間で、付加的なデータを入力することができる。パ
イプライン処理は、複数の論理ステツプの実行を重複す
ることによつてスループツトを改善する技術である。
【００４１】図５において、パイプライン処理の論理動
作は、（１）アドレス／要求信号の到着及び仲裁段階
と、（２）アレイへのアクセス段階と、（３）出力ロジ
ツクの出力段階と、（４）要求元プロセツサへのデータ
転送段階との４つの段階を含んでいる。第１のタイミン
グ図（Ａ）は、バースト・モード・ロジツクもパイプラ
イン手段も持たないが、インターリーブされたキヤツシ
ユに関するものである。単純化を計るために、各段階は
１マシン・サイクルを取るものと仮定する。パイプライ
ン手段によるアクセスのないキヤツシユ・システムの場
合のタイミング図（Ａ）は、データの第２のアクセス
は、第１のアクセスが完全に終了するまで開始すること
ができず、従つて、２つのデータ転送要求をサービスす
るためのサイクル数の２倍のサイクル数、例えばタイミ
ング図（Ａ）に示した８サイクルを取ることを示してい
る。これとは対照的に、タイミング図（Ｂ）は、２つの
データ転送要求を重複することによつて、パイプライン
手段を持つキヤツシユ・システムがどのようにして５個
のマシン・サイクルの間で２つの転送動作を完了するか
を示している。より特定して言えば、タイミング図
（Ａ）においては、アドレス／要求信号はマシン・サイ
クル１の間でプロセツサからキヤツシユへ送られる。ア
レイはサイクル２においてアクセスされ、データはサイ
クル３において出力され、次にデータはサイクル４の間
でプロセツサに与えられる。サイクル５乃至サイクル８
は上述と同じプロセツサか、またはマルチプロセツサ・
システム中の他のプロセツサに対する同じステツプを示
している。夫々Ｌビツト幅の２つのデータ・ワードに与
えるために、１つのプロセツサに対して８個のマシン・
サイクルが必要なことが理解できる。
【００４２】また、図５のタイミング図（Ｂ）は、パイ
プライン手段によるアクセスを有し、複数ポートを有
し、インターリーブされたキヤツシユ・システムがどの
ようにしてシステムの性能を改善するかを示している。
パイプライン処理の利点は、図５に示した２つのタイミ
ング図（Ａ）及び（Ｂ）を比較すれば自ずから明白であ
る。タイミング図（Ａ）において、他のプロセツサが他
のデータ要求／アドレス動作を開始する前に、データ要
求のすべての処理が完了されなければならないことが理
解できる。これとは対照的に、タイミング図（Ｂ）にお
いては、データが各ステツプの間で保存（ラツチ）され
るので、アドレス／要求動作を同時に（重複した動作
で）行なうことができる。より特定して言えば、タイミ
ング図（Ｂ）においては、サイクル２の間で、第２のプ
ロセツサは、キヤツシユ中の特定のインターリーフのア
ドレスを要求する。サイクル３の間で、第１のプロセツ
サにより要求されたデータは出力ロジツク中に置かれ、
第２のプロセツサはインターリーフにアクセスする。次
に、サイクル４において、第１のプロセツサは要求され
たデータを受け取り、第２のプロセツサのデータは出力
ロジツクの中に置かれる。最後に、サイクル５におい
て、要求されたデータは第２のプロセツサに与えられ
る。パイプライン処理が、重複動作をさせることにより
システムの性能を顕著に向上させることが理解できる。
【００４３】図６はバースト・モード・ロジツクを用い
た場合の効果に焦点を置いた論理的タイミング図の他の
組を示している。タイミング図（Ｃ）を参照すると、バ
ースト・モード・ロジツクを持つているが、パイプライ
ン手段を持たないキヤツシユ・システムの処理動作が示
されており、キヤツシユ・システムがデータ転送要求に
サービスを与えるのに、５サイクルを取ることが理解で
きる。然しながら、この要求は、図５において示された
４０ビツト（Ｌビツト幅）のデータ幅の２倍のデータ幅
を持つデータに対する要求である。つまり、図６のデー
タは、図５のデータ幅（Ｌビツト幅）の２倍のデータ幅
の８０ビツト（２Ｌビツト幅）を持つている。従つて、
タイミング図（Ａ）及び（Ｃ）を比較すると、バースト
・モード・ロジツクなしの場合、転送処理は８マシン・
サイクルを取り、これに対して、バースト・モード・ロ
ジツクを持つ処理が用いられた時（タイミング図
（Ｃ））、転送処理は同じ量のデータ（２Ｌビツト幅）
にアクセスするのに５サイクルしか取らない。図６のタ
イミング図（Ｄ）は、パイプライン手段と、バースト・
モード・ロジツクとを組み合わせたキヤツシユ・システ
ムの効果を示す図である。タイミング図（Ｃ）に示され
たように、この処理は、パイプライン処理を用いずバー
スト・モード・ロジツクだけしか使用しない時に、４Ｌ
ビツト幅のデータ・ワード（１６０ビツト）を転送させ
るための２つのデータ転送要求にサービスを与えるため
に１０マシン・サイクルを取る。然しながら、パイプラ
イン手段とバースト・モード・ロジツクとを有するキヤ
ツシユ・システムを使用すると、２つの４Ｌビツト幅の
データ・ワードの転送動作は７マシン・サイクル（タイ
ミング図（Ｄ））で完了される。タイミング図（Ｄ）の
斜線部分は、データ・バスが与えられた時間でＬビツト
幅のデータしか転送しないことを示している。
【００４４】上述のことをより詳細に説明すると、タイ
ミング図（Ｃ）においては、バースト・モードの特徴が
用いられているが、パイプライン処理の能力は持つてい
ない。サイクル１において、プロセツサはキヤツシユに
対してアドレス／要求信号を送る。サイクル２におい
て、アレイはアクセスされ、そして、サイクル３におい
て、２Ｌビツト幅を持つデータがバースト・モード出力
ロジツク中に置かれる。次に、このデータはサイクル４
及び５の間でプロセツサに与えられ、与えられた各デー
タ・ワードは、キヤツシユ中にストアされる２Ｌビツト
幅のデータ・ワードと等価のデータを与えるためにＬビ
ツト幅を持つている。サイクル６乃至１０は、同じプロ
セツサか、または他のプロセツサに対して２Ｌビツト幅
のデータを与えるために、同じステツプを用いる。タイ
ミング図（Ｄ）は、キヤツシユ中のデータにアクセスす
るために必要とされるサイクル数を更に減少するため
に、パイプライン手段とバースト・モード・ロジツクと
の組み合わせを用いている。サイクル１において、プロ
セツサはアドレス／要求信号をキヤツシユ・インターリ
ーフに送る。次に、サイクル２において、アレイがアク
セスされ、そして、同じプロセツサか、または他のプロ
セツサによつてキヤツシユに他のアドレス／要求信号が
送られる。サイクル３において、第１の要求データがバ
ースト・モード・ロジツクの中に置かれ、第２の要求デ
ータがアクセスされる。次に、サイクル４において、Ｌ
ビツト幅の第１のデータ・ワード（第１の要求のデータ
・ワード）が第１の要求プロセツサに与えられ、他方、
第２の要求のデータ・ワードはバースト・モード・ロジ
ツクの中に置かれる。サイクル５において、第１の要求
のワードのＬビツト幅の第２のデータ・ワードが第１の
要求プロセツサに与えられる。サイクル６において、第
２の要求のデータ・ワードのＬビツト幅の第１のデータ
・ワードが要求プロセツサに与えられ、サイクル７にお
いて、Ｌビツト幅の第２のデータ・ワードが要求プロセ
ツサに与えられる。この処理は、アドレス／要求信号が
プロセツサによりキヤツシユに送られてから、キヤツシ
ユからデータが与えられるまでに要する時間が４サイク
ルであることがタイミング図（Ｄ）から理解できる。
【００４５】以上、要約すると、タイミング図（Ａ）
（パイプライン処理ではなく、かつバースト・モードで
もない処理）においては、この処理は、合計４Ｌビツト
幅のデータ・ワードのためのデータ要求を完了するため
には１６サイクルを必要とする。然しながら、パイプラ
イン手段とバースト・モード・ロジツクとを使用するこ
とにより、タイミング図（Ｄ）に示したように、同じビ
ツト数のデータ（４Ｌビツト）は７マシン・サイクルで
アクセスすることができる。
【００４６】本発明のパイプライン処理及びバースト・
モード処理技術を用いた４路のマルチプロセツサ・シス
テムが与えられた時、プロセツサ要求は、サイクル４で
始まる各マシン・サイクル毎にサービスされる。図６は
プロセツサに与えられた４Ｌビツト幅のデータを示して
いるのに反して、図５は２Ｌビツトの幅を持つデータを
示しているのは注意を払う必要がある。図６は、パイプ
ライン手段とバースト・モード・ロジツクを用いた場合
には、プロセツサは、２倍の量のデータをキヤツシユに
アクセスすることができる。
【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４８】（１）複数個の処理装置を有するデータ処
理システムであつて、上記処理装置によつて用いられる
データをストアするキヤツシユと、上記キヤツシユと上
記処理装置の間でデータを転送するシステム・バスと、
上記システム・バスの容量よりも大量のデータを、上記
キヤツシユへ又は上記キヤツシユから、１の動作で転送
する転送手段とを有するデータ処理システム。 （２）上記キヤツシユにストアされ、かつ上記キヤツシ
ユから検索されるデータを保持するためのパイプライン
手段をさらに含む上記（１）に記載のデータ処理システ
ム。 （３）上記キヤツシユは、上記複数個の処理装置が上記
キヤツシユに同時にアクセスできるように、各々入力ポ
ート及び出力ポートを有する複数個のインターリーフを
含む上記（１）に記載のデータ処理システム。 （４）上記転送手段は、上記処理装置から上記キヤツシ
ユへデータを入力する入力手段と、上記キヤツシユから
上記処理装置へデータを出力する出力手段とを含む上記
（１）に記載のデータ処理システム。 （５）上記入力手段は、上記処理装置から上記キヤツシ
ユへ入力されるデータ・ワードを順番にストアする保持
手段と、上記順番にストアされたデータ・ワードに隣接
したデータ・ワードを組み合せる組み合せ手段と、上記
組み合せられたデータ・ワードを上記キヤツシユに与え
る手段とを有する上記（４）に記載のデータ処理システ
ム。 （６）上記出力手段は、上記組み合わされたデータ・ワ
ードを複数個のデータ・ワードに分離する分離手段と、
上記複数個のデータ・ワードを上記システム・バス上に
送り出す送出手段とを有する上記（５）に記載のデータ
処理システム。 （７）上記組み合わせ手段は、マルチプレクサを含み、
かつ上記保持手段は待ち行列バツフアを含む上記（６）
に記載のデータ処理システム。 （８）上記分離手段はマルチプレクサ及びラツチを含
み、かつ上記送出手段はレジスタ及びドライバを含む上
記（７）に記載のデータ処理システム。 （９）２以上の上記処理装置が上記キヤツシユの複数個
のインターリーフのうちの１つのインターリーフに対し
て同時にアクセスを要求した時、上記１つのインターリ
ーフに対して最も最近アクセスしていない処理装置に、
上記１つのキユツシユ・インターリーフへのアクセスの
優先権を与える仲裁手段を含む上記（８）に記載のデー
タ処理システム。 （１０）上記処理装置のうちの複数の処理装置の間でデ
ータを直接に転送する手段を含む上記（４）に記載のデ
ータ処理システム。 （１１）データを直接に転送する上記手段は、データが
上記キヤツシユをバイパスするように、上記入力手段か
ら上記出力手段に上記データを直接に与える手段を含む
上記（１０）に記載のデータ処理システム。 （１２）複数個の処理装置を有するデータ処理システム
中にデータ・ストアする方法であつて、上記処理装置に
よつて用いられるデータをキヤツシユ中にストアするス
トア・ステツプと、上記キヤツシユと上記処理装置の間
のシステム・バスにデータを与えるステツプと、上記シ
ステム・バスの容量よりも大量のデータを、上記キヤツ
シユへ又は上記キヤツシユから、１の動作で転送する転
送ステツプとを含むデータ・ストア方法。 （１３）上記キヤツシユにストアされ、かつ上記キヤツ
シユから検索されるデータを保持するステツプを含む上
記（１２）に記載のデータ・ストア方法。 （１４）上記ストア・ステツプは、夫々が入力ポート及
び出力ポートを持つ複数個のインターリーフを介して、
上記複数個の処理装置によつて上記キヤツシユに同時に
アクセスするステツプを含む上記（１３）に記載のデー
タ・ストア方法。 （１５）上記転送ステツプは、上記処理装置から上記キ
ヤツシユへデータを入力ステツプと、上記キヤツシユか
ら上記処理装置へデータを出力ステツプとを含む上記
（１２）に記載のデータ・ストア方法。 （１６）上記入力ステツプは、上記処理装置から上記キ
ヤツシユへ入力されるデータ・ワードを順番にストアす
るステツプと、上記順番にストアされたデータ・ワード
に隣接したデータ・ワードを組み合せるステツプと、上
記組み合せられたデータ・ワードを上記キヤツシユに与
えるステツプとを含む上記（１５）に記載のデータ・ス
トア方法。 （１７）上記出力ステツプは、上記組み合わされたデー
タ・ワードを複数個のデータ・ワードに分離するステツ
プと、上記複数個のデータ・ワードを上記システム・バ
ス上に送り出すステツプとを含む上記（１６）に記載の
データ・ストア方法。
【００４９】
【発明の効果】本発明によれば、マルチプロセツサ・シ
ステムにおいて、プロセツサによるキヤツシユ・メモリ
のアクセス動作に最大の並列性を与え、各マシン・サイ
クル毎に１つのプロセツサ要求を処理し、システムの応
答時間を減少し、システムのスループツトを増加するよ
うな高性能の共有キヤツシユ・メモリが提供される。
【図面の簡単な説明】
【図１】本発明の共有キヤツシユとサポート用のメモリ
制御装置とを含むＸ個のデータ路を持つマルチプロセツ
サ・システムを示すブロツク図である。
【図２】本発明の共有キヤツシユ中に設けられたデータ
・ポート及びインターリーフのような主要素子を説明す
るための共有キヤツシユの高レベルの模式図である。
【図３】共通キヤツシユの回路素子と、キヤツシユに入
力されるデータ流及びキヤツシユから出力されるデータ
流とを示すブロツク図である。
【図４】複数の要求が同じインターリーフに同時に差し
向けられた時に、アドレス／要求信号を選択し、アレイ
へのアクセスを開始するための本発明によつて用いられ
る仲裁ロジツクの高レベルのブロツク図である。
【図５】本発明に従つてパイプライン手段を持つ第１の
キヤツシユと、パイプライン手段を持たない第２のキヤ
ツシユとの間のタイミングの著しい相異を比較するため
の論理的なタイミング図である。
【図６】バースト・モード・ロジツクを持つがパイプラ
イン手段を持たないキヤツシユと、バースト・モード・
ロジツクとパイプライン手段との両方を持つたキヤツシ
ユとの間のタイミングの相異を示す他の論理的なタイミ
ング図である。
【図７】本発明のシステム中の個々のインターリーフへ
のアクセス処理を示す高レベルのブロツク図である。
【符号の説明】
３、３Ｘ プロセツサ ４、４Ｘ、６、６Ｘ、９、１１ 制御信号ライン ５、５Ｘ、７、８ データ信号ライン １０ メモリ制御装置（ＭＣＵ） １００ ｎ路のインターリーブされた共有キヤツシユ １０１、１０２、１０３、１０４、１０１、１０２ イ
ンターリーフ １１０ 入力ロジツク １２３ データ受け取り装置 １２４ ラツチ １２７ 待ち行列バツフア １２８ ストア・スイツチ １２９、１２９ｎ データ選択スイツチ １５０ 出力ロジツク ２００、２００ｎ バースト・モード・ロジツク ２０１、２０１ｎ バースト・モード・マルチプレクサ ２０３、２０３ｎ 保持用ラツチ ２０５ ロード・スイツチ ２０７、２０７ｎ 境界選択レジスタ ２０９、２０９ｎ ドライバ ３００ 仲裁ロジツク ３０１ 仲裁状態の表示ロジツク ３０３ アドレス／要求信号のマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドワイン・アラン・ヒックス アメリカ合衆国 テキサス州、セダー・パ ーク、デイフラワー・トレイス 1810 (72)発明者 ジョージ・マックネイル・ラティモア アメリカ合衆国 テキサス州、オースチ ン、ウェスターカーク・ドライブ 9108 (72)発明者 キミング・ケー・ソー アメリカ合衆国 テキサス州、オースチ ン、ロックレブン・ループ 9021 (72)発明者 ハナア・ユーセフ アメリカ合衆国 テキサス州、オースチ ン、グレート・ヒルズ・トレイル、ナンバ ー・フォーハンドレッドトゥエンティーセ ブン 90009

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】複数個の処理装置を有するデータ処理シス
    テムであつて、 上記処理装置によつて用いられるデータをストアするキ
    ヤツシユと、 上記キヤツシユと上記処理装置の間でデータを転送する
    システム・バスと、 上記システム・バスの容量よりも大量のデータを、上記
    キヤツシユへ又は上記キヤツシユから、１の動作で転送
    する転送手段とを有するデータ処理システム。
  2. 【請求項２】上記キヤツシユにストアされ、かつ上記キ
    ヤツシユから検索されるデータを保持するためのパイプ
    ライン手段をさらに含む請求項１記載のデータ処理シス
    テム。
  3. 【請求項３】上記キヤツシユは、上記複数個の処理装置
    が上記キヤツシユに同時にアクセスできるように、各々
    入力ポート及び出力ポートを有する複数個のインターリ
    ーフを含む請求項１記載のデータ処理システム。
  4. 【請求項４】上記転送手段は、 上記処理装置から上記キヤツシユへデータを入力する入
    力手段と、 上記キヤツシユから上記処理装置へデータを出力する出
    力手段とを含む請求項１記載のデータ処理システム。
  5. 【請求項５】上記入力手段は、 上記処理装置から上記キヤツシユへ入力されるデータ・
    ワードを順番にストアする保持手段と、 上記順番にストアされたデータ・ワードに隣接したデー
    タ・ワードを組み合せる組み合せ手段と、 上記組み合せられたデータ・ワードを上記キヤツシユに
    与える手段とを有する請求項４記載のデータ処理システ
    ム。
  6. 【請求項６】上記出力手段は、 上記組み合わされたデータ・ワードを複数個のデータ・
    ワードに分離する分離手段と、 上記複数個のデータ・ワードを上記システム・バス上に
    送り出す送出手段とを有する請求項５記載のデータ処理
    システム。
  7. 【請求項７】上記組み合わせ手段はマルチプレクサを含
    み、かつ上記保持手段は待ち行列バツフアを含む請求項
    ６記載のデータ処理システム。
  8. 【請求項８】上記分離手段はマルチプレクサ及びラツチ
    を含み、かつ上記送出手段はレジスタ及びドライバを含
    む請求項７記載のデータ処理システム。
  9. 【請求項９】２以上の上記処理装置が上記キヤツシユの
    複数個のインターリーフのうちの１つのインターリーフ
    に対して同時にアクセスを要求した時、上記１つのイン
    ターリーフに対して最も最近アクセスしていない処理装
    置に、上記１つのキユツシユ・インターリーフへのアク
    セスの優先権を与える仲裁手段を含む請求項８記載のデ
    ータ処理システム。
  10. 【請求項１０】上記処理装置のうちの複数の処理装置の
    間でデータを直接に転送する手段を含む請求項４記載の
    データ処理システム。
  11. 【請求項１１】データを直接に転送する上記手段は、デ
    ータが上記キヤツシユをバイパスするように、上記入力
    手段から上記出力手段に上記データを直接に与える手段
    を含む請求項１０記載のデータ処理システム。
  12. 【請求項１２】複数個の処理装置を有するデータ処理シ
    ステム中にデータをストアするデータ・ストア方法であ
    つて、 上記処理装置によつて用いられるデータをキヤツシユ中
    にストアするストア・ステツプと、 上記キヤツシユと上記処理装置の間のシステム・バスに
    データを与えるステツプと、 上記システム・バスの容量よりも大量のデータを、上記
    キヤツシユへ又は上記キヤツシユから、１の動作で転送
    する転送ステツプとを含むデータ・ストア方法。
  13. 【請求項１３】上記キヤツシユにストアされ、かつ上記
    キヤツシユから検索されるデータを保持するステツプを
    含む請求項１２記載のデータ・ストア方法。
  14. 【請求項１４】上記ストア・ステツプは、夫々が入力ポ
    ート及び出力ポートを持つ複数個のインターリーフを介
    して、上記複数個の処理装置によつて上記キヤツシユに
    同時にアクセスするステツプを含む請求項１３記載のデ
    ータ・ストア方法。
  15. 【請求項１５】上記転送ステツプは、 上記処理装置から上記キヤツシユへデータを入力ステツ
    プと、 上記キヤツシユから上記処理装置へデータを出力ステツ
    プと を含む請求項１２記載のデータ・ストア方法。
  16. 【請求項１６】上記入力ステツプは、 上記処理装置から上記キヤツシユへ入力されるデータ・
    ワードを順番にストアするステツプと、 上記順番にストアされたデータ・ワードに隣接したデー
    タ・ワードを組み合せるステツプと、 上記組み合せられたデータ・ワードを上記キヤツシユに
    与えるステツプとを含む請求項１５記載のデータ・スト
    ア方法。
  17. 【請求項１７】上記出力ステツプは、 上記組み合わされたデータ・ワードを複数個のデータ・
    ワードに分離するステツプと、 上記複数個のデータ・ワードを上記システム・バス上に
    送り出すステツプとを含む請求項１６記載のデータ・ス
    トア方法。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5983327A (en) * 1995-12-01 1999-11-09 Nortel Networks Corporation Data path architecture and arbitration scheme for providing access to a shared system resource
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5905999A (en) * 1996-04-29 1999-05-18 International Business Machines Corporation Cache sub-array arbitration
US5752260A (en) * 1996-04-29 1998-05-12 International Business Machines Corporation High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses
US5960453A (en) * 1996-06-13 1999-09-28 Micron Technology, Inc. Word selection logic to implement an 80 or 96-bit cache SRAM
US5860107A (en) * 1996-10-07 1999-01-12 International Business Machines Corporation Processor and method for store gathering through merged store operations
JPH10214225A (ja) * 1996-10-31 1998-08-11 Texas Instr Inc <Ti> キャッシュ読み出し時間を短縮したマイクロプロセッサ回路、システムおよび方法
KR100240572B1 (ko) * 1996-12-05 2000-01-15 윤종용 프로그램 메모리를 공유하는 멀티 프로세서 시스템
US5924117A (en) * 1996-12-16 1999-07-13 International Business Machines Corporation Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
US5966547A (en) * 1997-01-10 1999-10-12 Lsi Logic Corporation System for fast posting to shared queues in multi-processor environments utilizing interrupt state checking
US5922057A (en) * 1997-01-10 1999-07-13 Lsi Logic Corporation Method for multiprocessor system of controlling a dynamically expandable shared queue in which ownership of a queue entry by a processor is indicated by a semaphore
US6341301B1 (en) 1997-01-10 2002-01-22 Lsi Logic Corporation Exclusive multiple queue handling using a common processing algorithm
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US6182201B1 (en) * 1997-04-14 2001-01-30 International Business Machines Corporation Demand-based issuance of cache operations to a system bus
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
DE19809640A1 (de) * 1998-03-06 1999-09-09 Pact Inf Tech Gmbh Geschwindigkeitsoptimiertes Cachesystem
US6154769A (en) * 1998-03-27 2000-11-28 Hewlett-Packard Company Scheduling server requests to decrease response time and increase server throughput
US6101589A (en) * 1998-04-01 2000-08-08 International Business Machines Corporation High performance shared cache
US6233655B1 (en) * 1998-04-30 2001-05-15 International Business Machines Corporation Method for Quad-word Storing into 2-way interleaved L1 cache
US6249851B1 (en) * 1998-08-25 2001-06-19 Stmicroelectronics, Inc. Computer system having non-blocking cache and pipelined bus interface unit
US6173367B1 (en) * 1999-05-19 2001-01-09 Ati Technologies, Inc. Method and apparatus for accessing graphics cache memory
US8230411B1 (en) * 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6886063B1 (en) * 1999-11-10 2005-04-26 Digi International, Inc. Systems, devices, structures, and methods to share resources among entities
US6810432B1 (en) * 2000-04-03 2004-10-26 Hewlett-Packard Development Company, L.P. Method for guaranteeing a device minimun bandwidth on a usb bus
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US6892266B2 (en) * 2000-11-15 2005-05-10 Texas Instruments Incorporated Multicore DSP device having coupled subsystem memory buses for global DMA access
US6988167B2 (en) * 2001-02-08 2006-01-17 Analog Devices, Inc. Cache system with DMA capabilities and method for operating same
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US6687791B2 (en) * 2002-01-07 2004-02-03 Sun Microsystems, Inc. Shared cache for data integrity operations
US6931576B2 (en) * 2002-01-07 2005-08-16 Sun Microsystems, Inc. Data integrity device providing heightened error protection in a data processing system
WO2003060747A2 (de) 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
EP2043000B1 (de) 2002-02-18 2011-12-21 Richter, Thomas Bussysteme und Rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7328314B2 (en) * 2002-06-19 2008-02-05 Alcatel-Lucent Canada Inc. Multiprocessor computing device having shared program memory
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
WO2005010632A2 (en) * 2003-06-17 2005-02-03 Pact Xpp Technologies Ag Data processing device and method
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
US20040199727A1 (en) * 2003-04-02 2004-10-07 Narad Charles E. Cache allocation
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7240168B2 (en) * 2004-03-10 2007-07-03 Intel Corporation Method and system to order memory operations
DE102004055013A1 (de) * 2004-11-15 2006-05-24 Infineon Technologies Ag Computereinrichtung
US20060195662A1 (en) * 2005-02-28 2006-08-31 Honeywell International, Inc. Method for deterministic cache partitioning
US8219761B2 (en) * 2005-11-17 2012-07-10 Freescale Semiconductor, Inc. Multi-port high-level cache unit and a method for retrieving information from a multi-port high-level cache unit
WO2007082730A1 (de) 2006-01-18 2007-07-26 Pact Xpp Technologies Ag Hardwaredefinitionsverfahren
WO2009062496A1 (de) * 2007-11-17 2009-05-22 Pact Xpp Technologies Ag Rekonfiguri erbare fliesskomma- und bit- ebenen datenverarbeitungseinheit
US8332590B1 (en) 2008-06-25 2012-12-11 Marvell Israel (M.I.S.L.) Ltd. Multi-stage command processing pipeline and method for shared cache access
JP5482145B2 (ja) * 2009-11-25 2014-04-23 富士通株式会社 演算処理装置および演算処理装置の制御方法
US20110197031A1 (en) * 2010-02-05 2011-08-11 Nokia Corporation Update Handler For Multi-Channel Cache
US9720834B2 (en) 2015-12-11 2017-08-01 Oracle International Corporation Power saving for reverse directory
US9971691B2 (en) * 2016-09-12 2018-05-15 Intel Corporation Selevtive application of interleave based on type of data to be stored in memory
US10805421B2 (en) 2018-04-03 2020-10-13 Citrix Systems, Inc. Data caching for cloud services
US10802973B1 (en) 2019-07-01 2020-10-13 Bank Of America Corporation Data access tool

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5466727A (en) * 1977-11-07 1979-05-29 Fujitsu Ltd Access control system for buffer memory
JPS58109952A (ja) * 1981-12-23 1983-06-30 Fujitsu Ltd 記憶アクセス処理装置
JPH01315849A (ja) * 1988-06-16 1989-12-20 Nec Corp 情報処理装置
JPH02207351A (ja) * 1989-02-03 1990-08-17 Digital Equip Corp <Dec> データ路の巾が予め定められたコンピュータシステムのデータ記憶レートを増加する方法及び装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056845A (en) * 1975-04-25 1977-11-01 Data General Corporation Memory access technique
JPS5454536A (en) * 1977-10-08 1979-04-28 Fujitsu Ltd Data processor
US4195342A (en) * 1977-12-22 1980-03-25 Honeywell Information Systems Inc. Multi-configurable cache store system
US4317168A (en) * 1979-11-23 1982-02-23 International Business Machines Corporation Cache organization enabling concurrent line castout and line fetch transfers with main storage
US4371929A (en) * 1980-05-05 1983-02-01 Ibm Corporation Multiprocessor system with high density memory set architecture including partitionable cache store interface to shared disk drive memory
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4442487A (en) * 1981-12-31 1984-04-10 International Business Machines Corporation Three level memory hierarchy using write and share flags
US4527238A (en) * 1983-02-28 1985-07-02 Honeywell Information Systems Inc. Cache with independent addressable data and directory arrays
US4736293A (en) * 1984-04-11 1988-04-05 American Telephone And Telegraph Company, At&T Bell Laboratories Interleaved set-associative memory
US4695943A (en) * 1984-09-27 1987-09-22 Honeywell Information Systems Inc. Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization
US4941088A (en) * 1985-02-05 1990-07-10 Digital Equipment Corporation Split bus multiprocessing system with data transfer between main memory and caches using interleaving of sub-operations on sub-busses
US4783736A (en) * 1985-07-22 1988-11-08 Alliant Computer Systems Corporation Digital computer with multisection cache
US4953073A (en) * 1986-02-06 1990-08-28 Mips Computer Systems, Inc. Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories
JP2561261B2 (ja) * 1987-02-18 1996-12-04 株式会社日立製作所 バッファ記憶アクセス方法
US4959777A (en) * 1987-07-27 1990-09-25 Motorola Computer X Write-shared cache circuit for multiprocessor system
US5185878A (en) * 1988-01-20 1993-02-09 Advanced Micro Device, Inc. Programmable cache memory as well as system incorporating same and method of operating programmable cache memory
US4905141A (en) * 1988-10-25 1990-02-27 International Business Machines Corporation Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification
US5386537A (en) * 1991-03-28 1995-01-31 Minolta Camera Kabushiki Kaisha System with reduced instruction set processor accessing plural memories at different speeds using bank interleaving
AU3330793A (en) * 1991-12-23 1993-07-28 Intel Corporation Interleaved cache for multiple accesses per clock in a microprocessor
US5398325A (en) * 1992-05-07 1995-03-14 Sun Microsystems, Inc. Methods and apparatus for improving cache consistency using a single copy of a cache tag memory in multiple processor computer systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5466727A (en) * 1977-11-07 1979-05-29 Fujitsu Ltd Access control system for buffer memory
JPS58109952A (ja) * 1981-12-23 1983-06-30 Fujitsu Ltd 記憶アクセス処理装置
JPH01315849A (ja) * 1988-06-16 1989-12-20 Nec Corp 情報処理装置
JPH02207351A (ja) * 1989-02-03 1990-08-17 Digital Equip Corp <Dec> データ路の巾が予め定められたコンピュータシステムのデータ記憶レートを増加する方法及び装置

Also Published As

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