JPH01315849A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反丘立ヱ 本発明は情報処理装置に関し、特に中央処理装置と主記
憶およびキャッシュとの間のデータ転送方式に関する。

え股玖迷 従来、この種の情報処理装置においては、第２図に示す
ように、中央処理装置１とキャッシュ２とメインメモリ
３とが夫々データバス６により接続されている。

中央処理装置１がメインメモリ３に格納されたデータを
読出す場合には、まずキャッシュ２に目的とするデータ
が格納されているかがチエツクされ、キャッシュ２に目
的とするデータが格納されていればキャツシュヒツトと
なってキャッシュ２から目的とするデータが直接読出さ
れる。このとき、中央処理装置１からメインメモリ３へ
のアクセスは行われない。

また、キャッシュ２に目的とするデータか格納されてい
なければ、キャッシュミスヒツトとなってメインメモリ
３から目的とするデータが読出され、同時にこのメイン
メモリ３から読出されたデータがキャッシュ２に書込ま
れる。

このような従来の情報処理装置では、キャッシュミスヒ
ツトになるとメインメモリ３から読出されたデータがキ
ャッシュ２に書込まれているが、メインメモリ３からの
１回のデータ転送でキャッシュ２に書込まれるデータは
データバス６のバス幅により制限され、さらにデータバ
ス６のバス幅は中央処理装置１のデータバスのバス幅に
よって制限されるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、中央処理装置のデータバスのバス幅によ
って制限されることなく、主記憶からキャッシュメモリ
へのデータ転送を行うことができる情報処理装置の提Ｏ
Ｉ−を目的とする。

発明の構成 本発明による情報処理装置は、主記憶およびキャッシュ
メモリに格納されたデータがｎビット幅（ｎは正の整数
）のデータバスを介して中央処理装置により読出される
情報処理装置であって、前記主記憶と前記キャッシュメ
モリとを接続するｍビット幅（ｍは正の整数で、ｍ＞ｎ
）の拡張データバスと、前記中央処理装置からの制御信
号に応じて前記拡張データバス上のｍビットのデータか
らｎビットのデータを抽出して前記中央処理装置に転送
する抽出手段とを有することを特徴とする。

尺旌ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、本発明の一実施例による情報処理装置
は、中央処理装置１と、キャッシュ２と、メインメモリ
３と、マルチプレクサ４と、コントローラ５とを含んで
構成されている。

中央処理装置１はデータバス６とマルチプレクサ４とを
介して、拡張データバス７により相互に接続されたキャ
ッシュ２およびメインメモリ３に接続されている。ここ
で、データバス６のバス幅は３２ビツトであり、拡張デ
ータバス７のバス幅は６４ビツトである。

マルチプレクサ４はコントローラ５からの制御信号１０
２により拡張データバス７上の６４ビツトのデータから
中央処理装置１が必要とする３２ビツトのデータを抽出
し、この３２ビツトのデータをデータバス６を介して中
央処理装置１に送出する。

コントローラ５は中央処理装置１からのステータス信号
１０１をデコードし、中央処理装置１が必要とする３２
ビツトのデータのみを拡張データバス７からデータバス
６上に取込むための制御信号１０２をマルチプレクサ４
に出力する。

中央処理装置１がメインメモリ３の０番地から４バイト
（３２ビツト）のデータを読出そうとした場合に、キャ
ッシュ２でキャッシュミスヒツトが発生すると、キャッ
シュ２によるメインメモリ３へのアクセスにより、メイ
ンメモリ３の０番地から６４ビツトのデータが読出され
る。

ここで、メインメモリ３にデータの読出しアクセスが行
われる場合には、メインメモリ３からは常に６４ビツト
のデータが出力されるものとする。

すなわち、メインメモリ３においては各番地に１バイト
のデータが格納されているので、メインメモリ３からは
常に連続する８番地分のデータが出力されることになる
。

キャッシュ２にはメインメモリ３から読出された０番地
からの６４ビツトのデータが拡張データバス７を介して
書込まれる。このとき、コントローラ５は中央処理装置
１からのステータス信号１０１をデコードして制御信号
１０２をマルチプレクサ４に出力するので、マルチプレ
クサ４では拡張データバス７上の６４ビツトのデータか
ら中央処理装置１が必要とする３２ビツトのデータ（メ
インメモリ３の０番地からの３２ビツトのデータ）をデ
ータバス６上に取込み、この３２ビツトのデータがデー
タバス６を介して中央処理装置１に送出される。よって
、中央処理装置１は必要なデータのみを読込むことがで
きる。

また、中央処理装置ｔが次の読出しサイクルでメインメ
モリ３の４番地から３２ビツトのデータを読出そうとす
ると、このメインメモリ３の４番地からの３２ビツトの
データは既にキャッシュ２に書込まれているため、キャ
ッシュ２でキャツシュヒツトどなってメインメモリ３の
０番地からの６４ビツトのデータが拡張データバス７上
に出力される。

この拡張データバス７上の６４ビツトのデータは、コン
トローラ５からの制御信号１０２が入力されたマルチプ
レクサ４によって中央処理装置１が必要とする３２ビツ
トのデータ（メインメモリ３の４番地からの３２ビツト
のデータ）がデータバス６上に取込まれ、この３２ビツ
トのデータがデータバス６を介して中央処理装置１に送
出される。

よって、中央処理装置１はメインメモリ３の４番地から
の３２ビツトのデータのみを読込むことができる。

このように、中央処理装置１のデータバスのバス幅（３
２ビツト）の２倍のバス幅（６４ビツト）を有する拡張
データバス７によりキャッシュ２とメインメモリ３とを
接続し、この拡張データバス７上の６４ビツトのデータ
から中央処理装置１が必要とする３２ビツトのデータの
みをマルチプレクサ４によって抽出するようにすること
によって、中央処理装置１のデータバスのバス幅によっ
て制限されることなく、メインメモリ３からキャッシュ
２へのデータ転送を行うことができる。

よって、キャッシュ２におけるキャッシュミスヒツト時
に、中央処理装置１がアクセスすることができるデータ
バスのバス幅の２倍のデータを１回のアクセスでキャッ
シュ２に書込むことができ、これにより中央処理装置１
がメインメモリ３の連続したアドレスからデータを読出
す場合には、キャッシュ２においては次の読出しサイク
ルで必ずキャツシュヒツトとなるため、中央処理袋で１
の処理効率を向上させることができる。

また、メインメモリ３からブロック毎に続出されたデー
タがキャッシュ２に書込まれるような場合には、拡張デ
ータバス７のデータバス幅が広い分だけ、キャッシュ２
がメインメモリ３からブロック毎に読出されたデータを
引取るのに要する時間を短縮することができる。

尚、本発明の一実施例では拡張データバス７のバス幅を
データバス６のバス幅の２倍としたが、これはデータバ
ス６のバス幅よりも広ければ何倍でらよく、これに限定
されない。

九肌二夏盟 以上説明したように本発明によれば、主記憶およびキャ
ッシュメモリに格納されたデータを中央処理装置に送出
するためのｎビット幅（ｎは正の整数）のデータバスよ
りも広いｍビット幅（ｍは正の整数で、ｍ＞ｎ）の拡張
データバスで主記憶とキャッシュメモリとを接続し、こ
の拡張データバス上のｍビットのデータからｎビットの
データを抽出して中央処理装置に送出するようにするこ
とによって、中央処理装置のデータバスのバス幅によっ
て制限されることなく、主記憶からキャッシュメモリへ
のデータ転送を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・中央処理装置 ２・・・・・・キャッシュ ３・・・・・・メインメモリ ４・・・・・・マルチプレクサ ５・・・・・・コントローラ ６・・・・・・データバス ７・・・・・・拡張データバス

Claims (1)

【特許請求の範囲】
1. （１）主記憶およびキャッシュメモリに格納されたデー
   タがｎビット幅（ｎは正の整数）のデータバスを介して
   中央処理装置により読出される情報処理装置であって、
   前記主記憶と前記キャッシュメモリとを接続するｍビッ
   ト幅（ｍは正の整数で、ｍ＞ｎ）の拡張データバスと、
   前記中央処理装置からの制御信号に応じて前記拡張デー
   タバス上のｍビットのデータからｎビットのデータを抽
   出して前記中央処理装置に転送する抽出手段とを有する
   ことを特徴とする情報処理装置。