JPH0758314A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH0758314A JPH0758314A JP22392693A JP22392693A JPH0758314A JP H0758314 A JPH0758314 A JP H0758314A JP 22392693 A JP22392693 A JP 22392693A JP 22392693 A JP22392693 A JP 22392693A JP H0758314 A JPH0758314 A JP H0758314A
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Abstract
(57)【要約】
【目的】 電荷を検出する浮遊拡散層に係る容量を削減
して検出感度の向上を図る。 【構成】 電荷転送領域となるｎ型拡散層３、電荷検出
のための浮遊拡散層４、リセットドレイン５、転送電極
６、出力ゲート７、リセットゲート９を有する電荷転送
素子において、浮遊拡散層４上に、浮遊拡散層４をゲー
トとするＭＯＳトランジスタのチャネル領域となる多結
晶シリコン薄膜８を設ける。多結晶シリコン薄膜８の両
端にｎ+ 型多結晶シリコン薄膜８ａを形成し、その一方
を電源ＶDDに、他方を負荷トランジスタ１０に接続して
ソースフォロワを構成する。
して検出感度の向上を図る。 【構成】 電荷転送領域となるｎ型拡散層３、電荷検出
のための浮遊拡散層４、リセットドレイン５、転送電極
６、出力ゲート７、リセットゲート９を有する電荷転送
素子において、浮遊拡散層４上に、浮遊拡散層４をゲー
トとするＭＯＳトランジスタのチャネル領域となる多結
晶シリコン薄膜８を設ける。多結晶シリコン薄膜８の両
端にｎ+ 型多結晶シリコン薄膜８ａを形成し、その一方
を電源ＶDDに、他方を負荷トランジスタ１０に接続して
ソースフォロワを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷結合素子に関し、
特に新規な電荷検出機構を備えた電荷結合素子に関す
る。
特に新規な電荷検出機構を備えた電荷結合素子に関す
る。
【０００２】
【従来の技術】電荷結合素子の電荷検出手段として、フ
ローティングディフュージョン型（以下ＦＤ型）電荷検
出素子が知られている（米国特許第４，６４６，１１９
号明細書）。図５（ａ）は、上記米国特許明細書に記載
された電荷結合素子の平面図であり、図５（ｂ）は、そ
のＢ−Ｂ′線の断面図である。
ローティングディフュージョン型（以下ＦＤ型）電荷検
出素子が知られている（米国特許第４，６４６，１１９
号明細書）。図５（ａ）は、上記米国特許明細書に記載
された電荷結合素子の平面図であり、図５（ｂ）は、そ
のＢ−Ｂ′線の断面図である。
【０００３】図５において、１はｎ型半導体基板、２は
ｐ型ウェル、３は、電荷転送領域を構成するｎ型拡散
層、４は、ｎ型拡散層３内に設けられた、転送されてき
た信号電荷を検出するための浮遊拡散層、５は、ｎ+ 型
拡散層からなり、電源電圧ＶDDが印加されているリセッ
トドレイン、６は、２相の転送パルスφ1 、φ2 が印加
されている転送電極、７は、一定の出力ゲート電圧ＶOG
が印加されている出力ゲート、９は、リセットパルスφ
R が印加されている、浮遊拡散層４をリセットドレイン
５の電位にリセットするためのリセットゲート、１０
は、ソースフォロワの負荷側ＭＯＳトランジスタ、１９
は、ソースフォロワの能動側ＭＯＳトランジスタ、２０
は、浮遊拡散層４と能動トランジスタ１９との間を接続
するＡｌ配線である。
ｐ型ウェル、３は、電荷転送領域を構成するｎ型拡散
層、４は、ｎ型拡散層３内に設けられた、転送されてき
た信号電荷を検出するための浮遊拡散層、５は、ｎ+ 型
拡散層からなり、電源電圧ＶDDが印加されているリセッ
トドレイン、６は、２相の転送パルスφ1 、φ2 が印加
されている転送電極、７は、一定の出力ゲート電圧ＶOG
が印加されている出力ゲート、９は、リセットパルスφ
R が印加されている、浮遊拡散層４をリセットドレイン
５の電位にリセットするためのリセットゲート、１０
は、ソースフォロワの負荷側ＭＯＳトランジスタ、１９
は、ソースフォロワの能動側ＭＯＳトランジスタ、２０
は、浮遊拡散層４と能動トランジスタ１９との間を接続
するＡｌ配線である。
【０００４】次に、図５の従来例の動作について図６を
参照して説明する。時刻Ｔ１では、転送パルスφ1 が
Ｌ、φ2 がＨとなって、信号電荷Ｑ１がφ2の印加され
た転送電極６下に転送され、信号電荷Ｑ２が浮遊拡散層
４に注入される。時刻Ｔ２に至り、リセットパルスφR
がＨとなると、浮遊拡散層６−リセットドレイン５間が
導通し、信号電荷Ｑ２がリセットドレイン５によって引
き抜かれ、浮遊拡散層の電位はリセットドレインの電位
ＶDDにまで引き上げられる。続いて、リセットパルスφ
R がＬとなると、浮遊拡散層４がリセットドレイン５か
ら切り離されてリセット動作が完了する。時刻Ｔ３で
は、転送パルスφ1 がＨ、転送パルスφ2 がＬとなっ
て、信号電荷Ｑ１が、φ1 の印加された転送電極下に転
送される。続いて、時刻Ｔ４に至ると、転送パルスφ1
がＬ、φ2 がＨとなって、最終転送電極下の信号電荷Ｑ
１が浮遊拡散層４に転送される。このときの状態は時刻
Ｔ１の場合と同様である。以下、同様の動作が繰り返さ
れる。
参照して説明する。時刻Ｔ１では、転送パルスφ1 が
Ｌ、φ2 がＨとなって、信号電荷Ｑ１がφ2の印加され
た転送電極６下に転送され、信号電荷Ｑ２が浮遊拡散層
４に注入される。時刻Ｔ２に至り、リセットパルスφR
がＨとなると、浮遊拡散層６−リセットドレイン５間が
導通し、信号電荷Ｑ２がリセットドレイン５によって引
き抜かれ、浮遊拡散層の電位はリセットドレインの電位
ＶDDにまで引き上げられる。続いて、リセットパルスφ
R がＬとなると、浮遊拡散層４がリセットドレイン５か
ら切り離されてリセット動作が完了する。時刻Ｔ３で
は、転送パルスφ1 がＨ、転送パルスφ2 がＬとなっ
て、信号電荷Ｑ１が、φ1 の印加された転送電極下に転
送される。続いて、時刻Ｔ４に至ると、転送パルスφ1
がＬ、φ2 がＨとなって、最終転送電極下の信号電荷Ｑ
１が浮遊拡散層４に転送される。このときの状態は時刻
Ｔ１の場合と同様である。以下、同様の動作が繰り返さ
れる。
【０００５】信号電荷量の検出は、時刻Ｔ３の状態から
時刻Ｔ４（Ｔ１）の状態に移ったときの浮遊拡散層の電
位変化を観察することによって行う。すなわち、信号電
荷の転送をうけて浮遊拡散層４の電位が変動するが、こ
の電位変化は、次式で示されるように転送電荷量に比例
しているため、浮遊拡散層の電位をこれに接続されたソ
ースフォロワによって観察することにより転送電荷の検
出が可能となる。 Ｖ＝Ｑ／（Ｃ１＋Ｃ２） ここで、Ｖは浮遊拡散層の電位変化、Ｑは転送電荷量、
Ｃ１は浮遊拡散層の静電容量、Ｃ２は浮遊拡散層に接続
したトランジスタまでの配線容量およびトランジスタの
ゲート容量の和である。これらの値は従来の製造技術で
は概ねＣ１＝Ｃ２＝０．００１ｐＦである。
時刻Ｔ４（Ｔ１）の状態に移ったときの浮遊拡散層の電
位変化を観察することによって行う。すなわち、信号電
荷の転送をうけて浮遊拡散層４の電位が変動するが、こ
の電位変化は、次式で示されるように転送電荷量に比例
しているため、浮遊拡散層の電位をこれに接続されたソ
ースフォロワによって観察することにより転送電荷の検
出が可能となる。 Ｖ＝Ｑ／（Ｃ１＋Ｃ２） ここで、Ｖは浮遊拡散層の電位変化、Ｑは転送電荷量、
Ｃ１は浮遊拡散層の静電容量、Ｃ２は浮遊拡散層に接続
したトランジスタまでの配線容量およびトランジスタの
ゲート容量の和である。これらの値は従来の製造技術で
は概ねＣ１＝Ｃ２＝０．００１ｐＦである。
【０００６】
【発明が解決しようとする課題】上述したＦＤ型電荷検
出素子で電荷の検出効率を上げ、感度を向上させるため
には、上式に示した電荷検出容量Ｃ１、Ｃ２を小さくす
ることが必要である。従来、Ｃ１を小さくする為に、浮
遊拡散層の面積を小さくする方法がとられてきた。しか
しながら、従来技術では浮遊拡散層と配線を接続するた
めのコンタクトホールを設ける必要があり、浮遊拡散層
の大きさを小さくすることは既に限界に達している。ま
た、Ｃ２を小さくするためには、配線長を短くしたり、
ＭＯＳ型トランジスタのゲート容量を小さくすることが
必要であるが、出力部付近には様々な配線が敷設されて
いることから、これらを避けてトランジスタをより近く
に形成することは困難であり、また、トランジスタサイ
ズを小さくすると雑音が大きくなるため、現在の技術で
はより小さくすることは不可能である。したがって、こ
の発明の目的とするところは、電荷検出容量の削減され
た電荷結合素子を提供しうるようにすることであり、も
ってより高感度な電荷結合素子あるいはより小型化され
た電荷結合素子を提供しうるようにしようとするもので
ある。
出素子で電荷の検出効率を上げ、感度を向上させるため
には、上式に示した電荷検出容量Ｃ１、Ｃ２を小さくす
ることが必要である。従来、Ｃ１を小さくする為に、浮
遊拡散層の面積を小さくする方法がとられてきた。しか
しながら、従来技術では浮遊拡散層と配線を接続するた
めのコンタクトホールを設ける必要があり、浮遊拡散層
の大きさを小さくすることは既に限界に達している。ま
た、Ｃ２を小さくするためには、配線長を短くしたり、
ＭＯＳ型トランジスタのゲート容量を小さくすることが
必要であるが、出力部付近には様々な配線が敷設されて
いることから、これらを避けてトランジスタをより近く
に形成することは困難であり、また、トランジスタサイ
ズを小さくすると雑音が大きくなるため、現在の技術で
はより小さくすることは不可能である。したがって、こ
の発明の目的とするところは、電荷検出容量の削減され
た電荷結合素子を提供しうるようにすることであり、も
ってより高感度な電荷結合素子あるいはより小型化され
た電荷結合素子を提供しうるようにしようとするもので
ある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板の表面領域内に設けら
れた電荷転送領域（３）と該電荷転送領域上に絶縁膜を
介して形成された複数の転送電極（６）を有する電荷転
送部と、前記電荷転送領域の電荷転送方向の先端部に隣
接して前記半導体基板の表面領域内に設けられた浮遊拡
散層（４）と、前記浮遊拡散層に隣接して前記半導体基
板の表面領域内に設けられたリセットドレイン（５）
と、前記浮遊拡散層と前記リセットドレインとの間の半
導体基板上に絶縁膜を介して形成されたリセットゲート
（９）と、を備え、前記浮遊拡散層上には、ソース、ド
レインおよびチャネル層を構成し、前記浮遊拡散層の電
位を感知する半導体薄膜（８、８ａ）が絶縁膜を介して
形成されていることを特徴とする電荷結合素子が提供さ
れる。
め、本発明によれば、半導体基板の表面領域内に設けら
れた電荷転送領域（３）と該電荷転送領域上に絶縁膜を
介して形成された複数の転送電極（６）を有する電荷転
送部と、前記電荷転送領域の電荷転送方向の先端部に隣
接して前記半導体基板の表面領域内に設けられた浮遊拡
散層（４）と、前記浮遊拡散層に隣接して前記半導体基
板の表面領域内に設けられたリセットドレイン（５）
と、前記浮遊拡散層と前記リセットドレインとの間の半
導体基板上に絶縁膜を介して形成されたリセットゲート
（９）と、を備え、前記浮遊拡散層上には、ソース、ド
レインおよびチャネル層を構成し、前記浮遊拡散層の電
位を感知する半導体薄膜（８、８ａ）が絶縁膜を介して
形成されていることを特徴とする電荷結合素子が提供さ
れる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）は、本発明の第１の実施例を示
す平面図であり、図１（ｂ）、（ｃ）は、それぞれその
Ｂ−Ｂ′線およびＣ−Ｃ′線の断面図である。図１
（ａ）、（ｂ）において、１はｎ型半導体基板、２はｐ
型ウェル、３は、電荷転送領域を構成するｎ型拡散層、
４は、転送されてきた信号電荷を検出するための浮遊拡
散層であり、電荷検出用のトランジスタ（ソースフォロ
ワの能動側トランジスタ）のゲートを構成している。５
は、ｎ+ 型拡散層からなり、電源電圧ＶDDが印加されて
いるリセットドレイン、６は、２相の転送パルスφ1 、
φ2が印加されている転送電極、７は、一定の出力ゲー
ト電圧ＶOGが印加されている出力ゲート、８は、浮遊拡
散層４をゲートとするＭＯＳトランジスタのチャネル領
域となる多結晶シリコン薄膜、８ａは、多結晶シリコン
薄膜８の両端に不純物を高濃度にドープして形成したｎ
+ 型多結晶シリコン薄膜、９は、リセットパルスφR が
印加されている、浮遊拡散層４をリセットドレイン５の
電位にリセットするためのリセットゲート、１０は、浮
遊拡散層４をゲートとし多結晶シリコン薄膜８をチャネ
ル領域とするＭＯＳトランジスタ（以下、適宜、半薄膜
トランジスタという）の負荷となるＭＯＳトランジスタ
である。
て説明する。図１（ａ）は、本発明の第１の実施例を示
す平面図であり、図１（ｂ）、（ｃ）は、それぞれその
Ｂ−Ｂ′線およびＣ−Ｃ′線の断面図である。図１
（ａ）、（ｂ）において、１はｎ型半導体基板、２はｐ
型ウェル、３は、電荷転送領域を構成するｎ型拡散層、
４は、転送されてきた信号電荷を検出するための浮遊拡
散層であり、電荷検出用のトランジスタ（ソースフォロ
ワの能動側トランジスタ）のゲートを構成している。５
は、ｎ+ 型拡散層からなり、電源電圧ＶDDが印加されて
いるリセットドレイン、６は、２相の転送パルスφ1 、
φ2が印加されている転送電極、７は、一定の出力ゲー
ト電圧ＶOGが印加されている出力ゲート、８は、浮遊拡
散層４をゲートとするＭＯＳトランジスタのチャネル領
域となる多結晶シリコン薄膜、８ａは、多結晶シリコン
薄膜８の両端に不純物を高濃度にドープして形成したｎ
+ 型多結晶シリコン薄膜、９は、リセットパルスφR が
印加されている、浮遊拡散層４をリセットドレイン５の
電位にリセットするためのリセットゲート、１０は、浮
遊拡散層４をゲートとし多結晶シリコン薄膜８をチャネ
ル領域とするＭＯＳトランジスタ（以下、適宜、半薄膜
トランジスタという）の負荷となるＭＯＳトランジスタ
である。
【０００９】図１（ｃ）において、１１は、ｎ型拡散層
３、浮遊拡散層４およびリセットドレイン５を囲むよう
に形成された、これらの領域を他の領域から分離するた
めのフィールド酸化膜、１２は、フィールド酸化膜１１
下に形成されたｐ+ 型チャネルストッパ、１３はゲート
酸化膜、１４は層間絶縁膜、１５、１６は、それぞれ層
間絶縁膜１４に開孔されたコンタクトホールを介してｎ
+ 型多結晶シリコン薄膜８ａと接触するドレイン電極と
ソース電極である。なお、図を見やすくするために、図
１（ａ）、（ｂ）では、層間絶縁膜１４およびソース・
ドレイン電極を除去した状態で示されている。
３、浮遊拡散層４およびリセットドレイン５を囲むよう
に形成された、これらの領域を他の領域から分離するた
めのフィールド酸化膜、１２は、フィールド酸化膜１１
下に形成されたｐ+ 型チャネルストッパ、１３はゲート
酸化膜、１４は層間絶縁膜、１５、１６は、それぞれ層
間絶縁膜１４に開孔されたコンタクトホールを介してｎ
+ 型多結晶シリコン薄膜８ａと接触するドレイン電極と
ソース電極である。なお、図を見やすくするために、図
１（ａ）、（ｂ）では、層間絶縁膜１４およびソース・
ドレイン電極を除去した状態で示されている。
【００１０】図２は、上述した、浮遊拡散層４をゲート
とし多結晶シリコン薄膜８をチャネル領域をするＭＯＳ
トランジスタ、すなわち半薄膜トランジスタの定性的な
電圧−電流特性を示すグラフである。図１（ａ）に示さ
れるように、このトランジスタは、そのドレインがＶDD
電源に、ソースが負荷トランジスタであるＭＯＳトラン
ジスタ１０に接続されてソースフォロワの能動側トラン
ジスタとなっている。そして、このトランジスタでは、
ゲートとなる拡散層の電圧が変化すると、多結晶シリコ
ン薄膜内を流れる電流量が図２に示すように変化する。
すなわち、ゲート電圧が高くなれば電流は多くなり、ま
た、ゲート電圧が低くなれば電流は少なくなり、その結
果、ソース電圧が変化する。本発明の電荷結合素子にお
いては、浮遊拡散層にコンタクトを形成する必要がな
い。そのため、この拡散層の面積を狭く形成することが
でき、その静電容量を低く抑えることが可能となる。ま
た、浮遊拡散層４に配線が接続されることがなくなるの
で、その分寄生容量が削減される。
とし多結晶シリコン薄膜８をチャネル領域をするＭＯＳ
トランジスタ、すなわち半薄膜トランジスタの定性的な
電圧−電流特性を示すグラフである。図１（ａ）に示さ
れるように、このトランジスタは、そのドレインがＶDD
電源に、ソースが負荷トランジスタであるＭＯＳトラン
ジスタ１０に接続されてソースフォロワの能動側トラン
ジスタとなっている。そして、このトランジスタでは、
ゲートとなる拡散層の電圧が変化すると、多結晶シリコ
ン薄膜内を流れる電流量が図２に示すように変化する。
すなわち、ゲート電圧が高くなれば電流は多くなり、ま
た、ゲート電圧が低くなれば電流は少なくなり、その結
果、ソース電圧が変化する。本発明の電荷結合素子にお
いては、浮遊拡散層にコンタクトを形成する必要がな
い。そのため、この拡散層の面積を狭く形成することが
でき、その静電容量を低く抑えることが可能となる。ま
た、浮遊拡散層４に配線が接続されることがなくなるの
で、その分寄生容量が削減される。
【００１１】次に、図３（ａ）〜（ｆ）を参照して本実
施例における半薄膜トランジスタの製造方法について説
明する。まず、ｎ型半導体基板（図示省略）上に、ｐ型
ウェル２、浮遊拡散層（ｎ型拡散層）４、厚さ５０００
Å程度のフィールド酸化膜１１、厚さ８００Å程度のゲ
ート酸化膜を形成する。その上に、膜厚８００Å程度の
多結晶シリコン薄膜８Ａを低圧ＣＶＤ法により全面に形
成する［図３（ａ）］。次に、この多結晶シリコン薄膜
をシリコンのイオン注入により非晶質化して非晶質シリ
コン薄膜８Ｂを形成する［図３（ｂ）］。次に、窒素雰
囲気中において６００℃程度の低温で６０時間程度の熱
処理を行うことによりこの非晶質薄膜を固相成長させ、
結晶粒径の大きい多結晶シリコン薄膜８を形成する［図
３（ｃ）］。この後、フォトエッチングにより所定パタ
ーンに加工し、さらに、表面をシリコン酸化膜からなる
層間絶縁膜１４で覆い、ソース電極、ドレイン電極を形
成する部分にコンタクトホールを開孔する［図３
（ｄ）］。リン（Ｐ）のイオン注入により多結晶シリコ
ン薄膜８の両端部分にｎ+ 型多結晶シリコン薄膜８ａを
形成する［図３（ｅ）］。次に、アルミニウムを蒸着
し、フォトエッチング法によりパターンニングしてドレ
イン電極１５、ソース電極１６を形成する［図３
（ｆ）］。なお、このようなＭＯＳトランジスタの形成
方法は、特開平２−１２２６３１号公報により公知であ
る。
施例における半薄膜トランジスタの製造方法について説
明する。まず、ｎ型半導体基板（図示省略）上に、ｐ型
ウェル２、浮遊拡散層（ｎ型拡散層）４、厚さ５０００
Å程度のフィールド酸化膜１１、厚さ８００Å程度のゲ
ート酸化膜を形成する。その上に、膜厚８００Å程度の
多結晶シリコン薄膜８Ａを低圧ＣＶＤ法により全面に形
成する［図３（ａ）］。次に、この多結晶シリコン薄膜
をシリコンのイオン注入により非晶質化して非晶質シリ
コン薄膜８Ｂを形成する［図３（ｂ）］。次に、窒素雰
囲気中において６００℃程度の低温で６０時間程度の熱
処理を行うことによりこの非晶質薄膜を固相成長させ、
結晶粒径の大きい多結晶シリコン薄膜８を形成する［図
３（ｃ）］。この後、フォトエッチングにより所定パタ
ーンに加工し、さらに、表面をシリコン酸化膜からなる
層間絶縁膜１４で覆い、ソース電極、ドレイン電極を形
成する部分にコンタクトホールを開孔する［図３
（ｄ）］。リン（Ｐ）のイオン注入により多結晶シリコ
ン薄膜８の両端部分にｎ+ 型多結晶シリコン薄膜８ａを
形成する［図３（ｅ）］。次に、アルミニウムを蒸着
し、フォトエッチング法によりパターンニングしてドレ
イン電極１５、ソース電極１６を形成する［図３
（ｆ）］。なお、このようなＭＯＳトランジスタの形成
方法は、特開平２−１２２６３１号公報により公知であ
る。
【００１２】また、シリコン薄膜の形成方法として、特
開昭６１−７８１２０号公報に記載された、絶縁基板上
の薄膜半導体層に熱処理を施してあらかじめ結晶粒径を
均一化した後、この薄膜半導体層にレーザを照射して融
溶し、これを冷却固化して薄膜結晶を形成する方法等を
採用することができる。
開昭６１−７８１２０号公報に記載された、絶縁基板上
の薄膜半導体層に熱処理を施してあらかじめ結晶粒径を
均一化した後、この薄膜半導体層にレーザを照射して融
溶し、これを冷却固化して薄膜結晶を形成する方法等を
採用することができる。
【００１３】図４は、本発明の第２の実施例を示す断面
図である。同図において、図１の部分と共通する部分に
は同一の参照番号が付されている。第２の実施例の第１
の実施例と相違する点は、半薄膜トランジスタの上面に
ゲート酸化膜１７、バイアスゲート電極１８を形成して
いる点である。このバイアスゲート電極は半薄膜トラン
ジスタと定電流源で構成されたソースフォロワの出力端
子に接続されている。このように構成することにより、
この半薄膜トランジスタの変調効率を高め、電荷検出効
率を高くすることができる。第２の実施例における半薄
膜トランジスタの製造方法は、先にのべた第１の実施例
の場合と同様である。
図である。同図において、図１の部分と共通する部分に
は同一の参照番号が付されている。第２の実施例の第１
の実施例と相違する点は、半薄膜トランジスタの上面に
ゲート酸化膜１７、バイアスゲート電極１８を形成して
いる点である。このバイアスゲート電極は半薄膜トラン
ジスタと定電流源で構成されたソースフォロワの出力端
子に接続されている。このように構成することにより、
この半薄膜トランジスタの変調効率を高め、電荷検出効
率を高くすることができる。第２の実施例における半薄
膜トランジスタの製造方法は、先にのべた第１の実施例
の場合と同様である。
【００１４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、２
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを２相以外の駆動方式のものや表面チャ
ネル型のものに変更することができる。また、半薄膜ト
ランジスタをｐチャネル型トランジスタとすることがで
きる。さらに、実施例の導電型をすべて逆にすることが
できる。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、２
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを２相以外の駆動方式のものや表面チャ
ネル型のものに変更することができる。また、半薄膜ト
ランジスタをｐチャネル型トランジスタとすることがで
きる。さらに、実施例の導電型をすべて逆にすることが
できる。
【００１５】
【発明の効果】以上説明したように、本発明の電荷結合
素子は、浮遊拡散層上にゲート絶縁膜を介して半導体薄
膜を形成し、この半導体薄膜により浮遊拡散層の電位変
化を直接検出することができるようにしたものであるの
で、本発明によれば、従来の電荷検出方法で必要であっ
た浮遊拡散層へのコンタクトが不要となり、浮遊拡散層
面積を縮小することができる。すなわち、従来例では、
浮遊拡散層を１０μｍ×８μｍ程度より小さくすること
ができなかったが、本発明によれば、これを８μｍ×６
μｍ程度に小さくすることができる。さらに、本発明に
より、ゲート配線が不要となったことにより、配線容量
Ｃ２はゲート容量分のみとなる。以上の結果、具体的に
は浮遊拡散層の静電容量Ｃ１は従来の約１／３に、また
配線容量Ｃ２は約２／３になり、電荷検出感度は従来例
の約２倍となる。
素子は、浮遊拡散層上にゲート絶縁膜を介して半導体薄
膜を形成し、この半導体薄膜により浮遊拡散層の電位変
化を直接検出することができるようにしたものであるの
で、本発明によれば、従来の電荷検出方法で必要であっ
た浮遊拡散層へのコンタクトが不要となり、浮遊拡散層
面積を縮小することができる。すなわち、従来例では、
浮遊拡散層を１０μｍ×８μｍ程度より小さくすること
ができなかったが、本発明によれば、これを８μｍ×６
μｍ程度に小さくすることができる。さらに、本発明に
より、ゲート配線が不要となったことにより、配線容量
Ｃ２はゲート容量分のみとなる。以上の結果、具体的に
は浮遊拡散層の静電容量Ｃ１は従来の約１／３に、また
配線容量Ｃ２は約２／３になり、電荷検出感度は従来例
の約２倍となる。
【００１６】また、ゲート配線を省略することができた
ことにより信号伝送路が短縮され、ノイズを拾いにくい
電荷結合素子を実現することができる。そして、本発明
によれば、検出部をコンパクトに構成することができ、
また感度が向上したことにより、固体撮像素子のような
応用デバイスをより小型化することが可能となる。
ことにより信号伝送路が短縮され、ノイズを拾いにくい
電荷結合素子を実現することができる。そして、本発明
によれば、検出部をコンパクトに構成することができ、
また感度が向上したことにより、固体撮像素子のような
応用デバイスをより小型化することが可能となる。
【図１】本発明の第１の実施例の平面図とそのＢ−Ｂ′
線とＣ−Ｃ′線の断面図。
線とＣ−Ｃ′線の断面図。
【図２】本発明の第１の実施例の動作を説明するための
グラフ。
グラフ。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図４】本発明の第２の実施例の平面図とそのＢ−Ｂ′
線とＣ−Ｃ′線の断面図。
線とＣ−Ｃ′線の断面図。
【図５】従来例の平面図とそのＢ−Ｂ′線の断面図。
【図６】従来例の動作を説明するための電位分布図とタ
イミングチャート。
イミングチャート。
１ ｎ型半導体基板 ２ ｐ型ウェル ３ ｎ型拡散層 ４ 浮遊拡散層 ５ リセットドレイン ６ 転送電極 ７ 出力ゲート ８ 多結晶シリコン薄膜 ８Ａ 多結晶シリコン薄膜 ８Ｂ 非晶質シリコン薄膜 ８ａ ｎ+ 型多結晶シリコン薄膜 ９ リセットゲート １０ ソースフォロワの負荷側ＭＯＳトランジスタ １１ フィールド酸化膜 １２ ｐ+ 型チャネルストッパ １３ ゲート酸化膜 １４ 層間絶縁膜 １５ ドレイン電極 １６ ソース電極 １７ ゲート酸化膜 １８ バイアスゲート電極 １９ ソースフォロワの能動側ＭＯＳトランジスタ ２０ Ａｌ配線
Claims (7)
- 【請求項１】 半導体基板の表面領域内に設けられた電
荷転送領域および該電荷転送領域上に絶縁膜を介して形
成された複数の転送電極を有する電荷転送部と、前記電
荷転送領域の電荷転送方向の先端部に隣接して前記半導
体基板の表面領域内に設けられた浮遊拡散層と、前記浮
遊拡散層に近接して前記半導体基板の表面領域内に設け
られたリセットドレインと、前記浮遊拡散層と前記リセ
ットドレインとの間の半導体基板上に絶縁膜を介して形
成されたリセットゲートと、を備え、前記浮遊拡散層上
には、ソース、ドレインおよびチャネル層を構成し、前
記浮遊拡散層の電位を感知する半導体薄膜が絶縁膜を介
して形成されていることを特徴とする電荷結合素子。 - 【請求項２】 前記電荷転送部は埋め込みチャネル型で
あることを特徴とする請求項１記載の電荷結合素子。 - 【請求項３】 前記電荷転送領域は、第１導電型半導体
基板の表面領域内に設けられた第２導電型半導体領域で
あることを特徴とする請求項１記載の電荷結合素子。 - 【請求項４】 前記電荷転送領域は、第１導電型半導体
基板上に形成された第２導電型ウェルの表面領域内に設
けられた第１導電型半導体領域であることを特徴とする
請求項１記載の電荷結合素子。 - 【請求項５】 前記半導体薄膜が、単結晶または多結晶
シリコン薄膜であることを特徴とする請求項１記載の電
荷結合素子。 - 【請求項６】 前記半導体薄膜上には絶縁膜を介して第
２の半導体薄膜が形成され、該第２の半導体薄膜が前記
半導体薄膜の一方の端部に接続されていることを特徴と
する請求項１記載の電荷結合素子。 - 【請求項７】 前記半導体薄膜の一方の端部に定電流源
が接続され、他方の端部に電源が接続され、前記定電流
源との接続点から出力信号を得ることを特徴とする請求
項１記載の電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22392693A JPH0758314A (ja) | 1993-08-18 | 1993-08-18 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22392693A JPH0758314A (ja) | 1993-08-18 | 1993-08-18 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758314A true JPH0758314A (ja) | 1995-03-03 |
Family
ID=16805879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22392693A Pending JPH0758314A (ja) | 1993-08-18 | 1993-08-18 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106537897A (zh) * | 2014-07-09 | 2017-03-22 | 瑞萨电子株式会社 | 半导体器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168964A (ja) * | 1992-11-30 | 1994-06-14 | Toshiba Corp | 信号電荷検出回路 |
| JPH06252180A (ja) * | 1993-02-25 | 1994-09-09 | Sharp Corp | 電荷転送装置およびその製造方法 |
-
1993
- 1993-08-18 JP JP22392693A patent/JPH0758314A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168964A (ja) * | 1992-11-30 | 1994-06-14 | Toshiba Corp | 信号電荷検出回路 |
| JPH06252180A (ja) * | 1993-02-25 | 1994-09-09 | Sharp Corp | 電荷転送装置およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106537897A (zh) * | 2014-07-09 | 2017-03-22 | 瑞萨电子株式会社 | 半导体器件 |
| US20170110499A1 (en) * | 2014-07-09 | 2017-04-20 | Renesas Electronics Corporation | Semiconductor device |
| US10199422B2 (en) * | 2014-07-09 | 2019-02-05 | Renesas Electronics Corporation | Semiconductor device |
| TWI655757B (zh) * | 2014-07-09 | 2019-04-01 | 日商瑞薩電子股份有限公司 | Semiconductor device |
| CN106537897B (zh) * | 2014-07-09 | 2020-01-24 | 瑞萨电子株式会社 | 半导体器件 |
| CN111193888A (zh) * | 2014-07-09 | 2020-05-22 | 瑞萨电子株式会社 | 半导体器件 |
| CN111193888B (zh) * | 2014-07-09 | 2021-11-30 | 瑞萨电子株式会社 | 半导体器件 |
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