JPH0576770B2 - - Google Patents
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- Publication number
- JPH0576770B2 JPH0576770B2 JP58118905A JP11890583A JPH0576770B2 JP H0576770 B2 JPH0576770 B2 JP H0576770B2 JP 58118905 A JP58118905 A JP 58118905A JP 11890583 A JP11890583 A JP 11890583A JP H0576770 B2 JPH0576770 B2 JP H0576770B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos transistor
- floating diffusion
- channel
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Memories (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、CCD電荷転送素子に関する。
背景技術とその問題点
CCD電荷転送素子においては、CCD転送レジ
スタ部を通じて転送された信号電荷が一旦フロー
テイング・デイフージヨン領域に蓄積され、その
後内力MOSトランジスタにより読み出される。
第１図はこのCCD電荷転送素子の出力部の構成
を示す。図中、１は第１導電形例えばＰ形のシリ
コン半導体基体、２は基体１の所定領域に形成さ
れたCCD転送レジスタ部で、これは基体１上に
SiO2等の絶縁層３を介して複数の導電電極４を
被着形成して構成される。このCCD転送レジス
タ部２の終端に第２導電形即ちN+形のフローテ
イング・デイフージヨン領域５が形成される。６
はプリチヤージ・ドレイン領域、７はリセツトパ
ルスφRが与えられるゲート電極である。フロー
テイング・デイフージヨン領域５は、ソース、ド
レインとなるN+形領域８及び９と両領域間上に
絶縁層３を介して設けられたゲート電極１０とか
ら成る出力用MOSトランジスタFET−１のゲー
トに接続される。FET−２は出力用MOSトラン
ジスタFET−１に接続された負荷用MOSトラン
ジスタでN+形領域９，１１と絶縁層３上のゲー
ト電極１２で構成される。１３は電極部である。
スタ部を通じて転送された信号電荷が一旦フロー
テイング・デイフージヨン領域に蓄積され、その
後内力MOSトランジスタにより読み出される。
第１図はこのCCD電荷転送素子の出力部の構成
を示す。図中、１は第１導電形例えばＰ形のシリ
コン半導体基体、２は基体１の所定領域に形成さ
れたCCD転送レジスタ部で、これは基体１上に
SiO2等の絶縁層３を介して複数の導電電極４を
被着形成して構成される。このCCD転送レジス
タ部２の終端に第２導電形即ちN+形のフローテ
イング・デイフージヨン領域５が形成される。６
はプリチヤージ・ドレイン領域、７はリセツトパ
ルスφRが与えられるゲート電極である。フロー
テイング・デイフージヨン領域５は、ソース、ド
レインとなるN+形領域８及び９と両領域間上に
絶縁層３を介して設けられたゲート電極１０とか
ら成る出力用MOSトランジスタFET−１のゲー
トに接続される。FET−２は出力用MOSトラン
ジスタFET−１に接続された負荷用MOSトラン
ジスタでN+形領域９，１１と絶縁層３上のゲー
ト電極１２で構成される。１３は電極部である。
ところで、かかる構成の出力部ではフローテイ
ング・デイフージヨン領域５と出力用MOSトラ
ンジスタFET−１のゲートとが配線１４を介し
て接続されているために、配線１４の浮遊容量分
Cstだけ出力電圧Vputが小さくなつてしまう。今、
フローテイング・デイフージヨン領域５における
容量をCFD、出力用MOSトランジスタFET−１の
ゲート容量をCgとすると、出力電圧Vputは Vput＝Qsig・Ｇ／（Cg＋Cst＋CFD） ……(1) となる。ここで、Qsigは信号電荷、Ｇは出力用
MOSトランジスタの利得である。通常はCst＞Cg
＋CFDとなつており、出力電圧が極めて小さくな
る。
ング・デイフージヨン領域５と出力用MOSトラ
ンジスタFET−１のゲートとが配線１４を介し
て接続されているために、配線１４の浮遊容量分
Cstだけ出力電圧Vputが小さくなつてしまう。今、
フローテイング・デイフージヨン領域５における
容量をCFD、出力用MOSトランジスタFET−１の
ゲート容量をCgとすると、出力電圧Vputは Vput＝Qsig・Ｇ／（Cg＋Cst＋CFD） ……(1) となる。ここで、Qsigは信号電荷、Ｇは出力用
MOSトランジスタの利得である。通常はCst＞Cg
＋CFDとなつており、出力電圧が極めて小さくな
る。
発明の目的
本発明は、上述の点に鑑み、高感度に微小電荷
を読み出すことができるCCD電荷転送素子を提
供するものである。
を読み出すことができるCCD電荷転送素子を提
供するものである。
発明の概要
本発明に係るCCD電荷転送素子は、第１導電
型の半導体基体と、この半導体基体の主面に形成
したCCD転送レジスタ部の終端にチヤンネルス
トツプ領域で区分して形成したフローテイングデ
イフユージヨン領域と、フローテイングデイフユ
ージヨン領域の側部に対応した半導体基体の主面
に形成されると共にチヤンネルストツプ領域で区
分して形成したゲート領域と、チヤンネルストツ
プ領域、フローテイングテイフユージヨン領域及
びゲート領域上に絶縁層を介して形成された半導
体層と、半導体層内に形成されると共にフローテ
イングデイフユージヨン領域に対応する位置に形
成されるチヤンネル部とこのチヤンネル部の両側
に形成された第２導電型の第１領域、第２領域と
から成る第１の出力用MOSトランジスタと、半
導体層に形成されると共にゲート領域に対応する
位置に形成されたチヤンネル部とチヤンネル部を
第２領域と第２導電型の第３領域で挟むように形
成された第２の負荷用MOSトランジスタとを具
備し、高感度に微小電荷を読み出すようにしたも
のである。
型の半導体基体と、この半導体基体の主面に形成
したCCD転送レジスタ部の終端にチヤンネルス
トツプ領域で区分して形成したフローテイングデ
イフユージヨン領域と、フローテイングデイフユ
ージヨン領域の側部に対応した半導体基体の主面
に形成されると共にチヤンネルストツプ領域で区
分して形成したゲート領域と、チヤンネルストツ
プ領域、フローテイングテイフユージヨン領域及
びゲート領域上に絶縁層を介して形成された半導
体層と、半導体層内に形成されると共にフローテ
イングデイフユージヨン領域に対応する位置に形
成されるチヤンネル部とこのチヤンネル部の両側
に形成された第２導電型の第１領域、第２領域と
から成る第１の出力用MOSトランジスタと、半
導体層に形成されると共にゲート領域に対応する
位置に形成されたチヤンネル部とチヤンネル部を
第２領域と第２導電型の第３領域で挟むように形
成された第２の負荷用MOSトランジスタとを具
備し、高感度に微小電荷を読み出すようにしたも
のである。
実施例
以下、本発明の実施例について説明する。
第２図及び第３図は本発明に係るCCD電荷転
送素子、特にその出力部の実施例である。第２図
は概略的平面図、第３図はそのＢ−Ｂ線上の断面
図であり、第１図と対応する部分には同一符号を
付す。
送素子、特にその出力部の実施例である。第２図
は概略的平面図、第３図はそのＢ−Ｂ線上の断面
図であり、第１図と対応する部分には同一符号を
付す。
第２図において、(2)は例えばＰ形のシリコン半
導体基体１の所定領域の主面に形成された第１図
と同様の構成をとるCCD転送レジスタ部、３１
はチヤンネルストツプ領域を示す。CCD転送レ
ジスタ部２の終端には斜線で示すN+形のフロー
テイング・デイフージヨン領域５が形成され、こ
れに接する領域３２には図示せざるも第１図と同
じプリチヤージ・ドレイン領域６及びリセツトパ
ルスφRが印加されるゲート電極７が形成される。
導体基体１の所定領域の主面に形成された第１図
と同様の構成をとるCCD転送レジスタ部、３１
はチヤンネルストツプ領域を示す。CCD転送レ
ジスタ部２の終端には斜線で示すN+形のフロー
テイング・デイフージヨン領域５が形成され、こ
れに接する領域３２には図示せざるも第１図と同
じプリチヤージ・ドレイン領域６及びリセツトパ
ルスφRが印加されるゲート電極７が形成される。
本発明においては、第２図及び第３図に示すよ
うにフローテイング・デイフージヨン領域５の側
部に対応するＰ形基体主面にチヤンネルストツプ
領域３１で区分される如くゲートとなるN+形領
域３３を形成して後、このフローテイング・デイ
フージヨン領域５、チヤンネルストツプ領域３１
及びN+形領域３３を含む所要領域上にゲート絶
縁層３４を介してシリコン半導体層３５を形成す
る。この場合、シリコン半導体層３５はゲート絶
縁層３４上に多結晶又は非晶質シリコン層を形成
し、これを再結晶化して得る。そして、このシリ
コン半導体層３５のフローテイング・デイフージ
ヨン領域５の直上に対応する部分にＰ形のチヤン
ネル形成部３６を形成すると共に、このチヤンネ
ル形成部３６の両側にドレイン、ソースとなる
N+形領域３７及び３８を形成して出力用MOSト
ランジスタFET−１を構成する。この出力用
MOSトランジスタFET−１はフローテイング・
デイフージヨン領域５自身をゲートとして用い
る。さらに、シリコン半導体層３５の他部にはＰ
形チヤンネル形成部３９及びN+形領域４０を形
成し、チヤンネル形成部３９を挟む両側のN+形
領域３８及び４０をドレイン、ソースとし、基体
１側のN+形領域３３をゲートとした負荷用MOS
トランジスタFET−１を構成する。
うにフローテイング・デイフージヨン領域５の側
部に対応するＰ形基体主面にチヤンネルストツプ
領域３１で区分される如くゲートとなるN+形領
域３３を形成して後、このフローテイング・デイ
フージヨン領域５、チヤンネルストツプ領域３１
及びN+形領域３３を含む所要領域上にゲート絶
縁層３４を介してシリコン半導体層３５を形成す
る。この場合、シリコン半導体層３５はゲート絶
縁層３４上に多結晶又は非晶質シリコン層を形成
し、これを再結晶化して得る。そして、このシリ
コン半導体層３５のフローテイング・デイフージ
ヨン領域５の直上に対応する部分にＰ形のチヤン
ネル形成部３６を形成すると共に、このチヤンネ
ル形成部３６の両側にドレイン、ソースとなる
N+形領域３７及び３８を形成して出力用MOSト
ランジスタFET−１を構成する。この出力用
MOSトランジスタFET−１はフローテイング・
デイフージヨン領域５自身をゲートとして用い
る。さらに、シリコン半導体層３５の他部にはＰ
形チヤンネル形成部３９及びN+形領域４０を形
成し、チヤンネル形成部３９を挟む両側のN+形
領域３８及び４０をドレイン、ソースとし、基体
１側のN+形領域３３をゲートとした負荷用MOS
トランジスタFET−１を構成する。
かかる構成によれば、フローテイング・デイフ
ージヨン領域５上にゲート絶縁層３４を介して出
力用MOSトランジスタFET−１を形成し、その
ゲートとしてフローテイング・デイフージヨン領
域５を利用しているので、フローテイング・デイ
フージヨン領域５と出力用MOSトランジスタ
FET−１のゲート間の配線１４が省略される。
従つて配線の浮遊容量分Cstがなくなり、出力電
圧Vputが大きくなる。即ち高感度に微小電荷の読
み出しが可能となる。また上記配線１４はインピ
ーダンスが高いのでノイズを拾い易いが、本例で
は配線がないためにノイズが出力用MOSトラン
ジスタにのらず、ノイズの影響を小さくすること
ができる。さらに、出力用MOSトランジスタ
FET−１と負荷用MOSトランジスタFET−２と
を同時に形成することが可能であると共に、出力
電極（Vput）の取り出しも容易に行える。
ージヨン領域５上にゲート絶縁層３４を介して出
力用MOSトランジスタFET−１を形成し、その
ゲートとしてフローテイング・デイフージヨン領
域５を利用しているので、フローテイング・デイ
フージヨン領域５と出力用MOSトランジスタ
FET−１のゲート間の配線１４が省略される。
従つて配線の浮遊容量分Cstがなくなり、出力電
圧Vputが大きくなる。即ち高感度に微小電荷の読
み出しが可能となる。また上記配線１４はインピ
ーダンスが高いのでノイズを拾い易いが、本例で
は配線がないためにノイズが出力用MOSトラン
ジスタにのらず、ノイズの影響を小さくすること
ができる。さらに、出力用MOSトランジスタ
FET−１と負荷用MOSトランジスタFET−２と
を同時に形成することが可能であると共に、出力
電極（Vput）の取り出しも容易に行える。
発明の効果
上述の本発明によれば、第１導電型の半導体基
体と、半導体基体の主面に形成したCCD転送レ
ジスタ部の終端にチヤンネルストツプ領域で区分
して形成したフローテイングデイフユージヨン領
域と、フローテイングデイフユージヨン領域の側
部に対応した前記半導体基体の主面に形成される
と共にチヤンネルストツプ領域で区分して形成し
たゲート領域と、チヤンネルストツプ領域、フロ
ーテイングデイフユージヨン領域及びゲート領域
上に絶縁層を介して形成された半導体層と、半導
体層内に形成されると共にフローテイングデイフ
ユージヨン領域に対応する位置に形成されるチヤ
ンネル部とこのチヤンネル部の両側に形成された
第２導電型の第１領域、第２領域とから成る第１
の出力用MOSトランジスタと、半導体層に形成
されると共にゲート領域に対応する位置に形成さ
れたチヤンネル部とチヤンネル部を第２領域と第
２導電型の第３領域で挟むように形成された第２
の負荷用MOSトランジスタとを具備して構成す
ることにより、フローテイングデフユージヨン領
域から第１の出力用MOSトランジスタまでの配
線が省略でき、従来の配線の容量Cstを減少させ
ることができて出力電圧を大にすることができ
る。従つて、高感度に微小の信号電荷を読み出す
ことができる。
体と、半導体基体の主面に形成したCCD転送レ
ジスタ部の終端にチヤンネルストツプ領域で区分
して形成したフローテイングデイフユージヨン領
域と、フローテイングデイフユージヨン領域の側
部に対応した前記半導体基体の主面に形成される
と共にチヤンネルストツプ領域で区分して形成し
たゲート領域と、チヤンネルストツプ領域、フロ
ーテイングデイフユージヨン領域及びゲート領域
上に絶縁層を介して形成された半導体層と、半導
体層内に形成されると共にフローテイングデイフ
ユージヨン領域に対応する位置に形成されるチヤ
ンネル部とこのチヤンネル部の両側に形成された
第２導電型の第１領域、第２領域とから成る第１
の出力用MOSトランジスタと、半導体層に形成
されると共にゲート領域に対応する位置に形成さ
れたチヤンネル部とチヤンネル部を第２領域と第
２導電型の第３領域で挟むように形成された第２
の負荷用MOSトランジスタとを具備して構成す
ることにより、フローテイングデフユージヨン領
域から第１の出力用MOSトランジスタまでの配
線が省略でき、従来の配線の容量Cstを減少させ
ることができて出力電圧を大にすることができ
る。従つて、高感度に微小の信号電荷を読み出す
ことができる。
また、配線が不要になるので、ノイズが第１の
出力用MOSトランジスタにのることがない。さ
らに、第１の出力用MOSトランジスタと、第２
の負荷用MOSトランジスタとを同時に形成する
ことが可能となると共に、出力電極の取り出しも
容易となる。
出力用MOSトランジスタにのることがない。さ
らに、第１の出力用MOSトランジスタと、第２
の負荷用MOSトランジスタとを同時に形成する
ことが可能となると共に、出力電極の取り出しも
容易となる。
第１図は本発明の説明に供する従来のCCD電
荷転送素子の出力部の断面図、第２図及び第３図
は本発明に係るCCD電荷転送素子の出力部の実
施例を示す平面図及びそのＢ−Ｂ線上の断面図で
ある。 １は半導体基体、２はCCD転送レジスタ部、
５はフローテイング・デイフージヨン領域、
FET−１は出力用MOSトランジスタ、FET−２
は負荷用MOSトランジスタ、３５は半導体層で
ある。
荷転送素子の出力部の断面図、第２図及び第３図
は本発明に係るCCD電荷転送素子の出力部の実
施例を示す平面図及びそのＢ−Ｂ線上の断面図で
ある。 １は半導体基体、２はCCD転送レジスタ部、
５はフローテイング・デイフージヨン領域、
FET−１は出力用MOSトランジスタ、FET−２
は負荷用MOSトランジスタ、３５は半導体層で
ある。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体と、 前記半導体基体の主面に形成したCCD転送レ
ジスタ部の終端にチヤンネルストツプ領域で区分
して形成したフローテイングデイフユージヨン領
域と、 前記フローテイングデイフユージヨン領域の側
部に対応した前記半導体基体の主面に形成される
と共に、チヤンネルストツプ領域で区分して形成
したゲート領域と、 前記チヤンネルストツプ領域、フローテイング
デイフユージヨン領域及びゲート領域上に絶縁層
を介して形成された半導体層と、 前記半導体層内に形成されると共に、前記フロ
ーテイングデイフユージヨン領域に対応する位置
に形成されるチヤンネル部と、このチヤンネル部
の両側に形成された第２導電型の第１領域、第２
領域とから成る第１の出力用MOSトランジスタ
と、 前記半導体層に形成されると共に、前記ゲート
領域に対応する位置に形成されたチヤンネル部
と、前記チヤンネル部を前記第２領域と前記第２
導電型の第３領域で挟むように形成された第２の
負荷用MOSトランジスタと、 を具備したことを特徴とするCCD電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118905A JPS6010663A (ja) | 1983-06-30 | 1983-06-30 | Ｃｃｄ電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118905A JPS6010663A (ja) | 1983-06-30 | 1983-06-30 | Ｃｃｄ電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010663A JPS6010663A (ja) | 1985-01-19 |
| JPH0576770B2 true JPH0576770B2 (ja) | 1993-10-25 |
Family
ID=14748065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118905A Granted JPS6010663A (ja) | 1983-06-30 | 1983-06-30 | Ｃｃｄ電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010663A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227296A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体メモリ |
| JPS61184789A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 半導体メモリセル |
| JPS61227294A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683075A (en) * | 1979-12-10 | 1981-07-07 | Nippon Telegr & Teleph Corp <Ntt> | Insulating gate type field-effect transistor circuit device |
| JPS56162875A (en) * | 1980-05-19 | 1981-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1983
- 1983-06-30 JP JP58118905A patent/JPS6010663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010663A (ja) | 1985-01-19 |
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