JPH0758634A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 常時は商用電源から給電し、異常発生時にバ
ッテリ電源をインバータにより交流に変換して給電する
無停電電源装置の基準正弦波発生回路の基準正弦波を商
用電源周波数に同期させる位相同期回路において、小さ
な位相ずれが生じたときの位相引き込み力を大きくする
とともに、停電から回復したようなときの位相が大きく
ずれたときの引き込み速度をゆるやかにする。 【構成】 ＰＬＬ回路の位相比較器の出力によって、短
いパルス幅の引き込みパルスを発生するとともに、この
引き込みパルスを低いインピーダンスによりＰＬＬ回路
の発振器に帰還する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＬＬ回路を用いた位相
同期回路に関する。本発明は、特に無停電電源装置で利
用されるもので、インバータの基準正弦波発生回路の基
準正弦波を商用電源周波数に位相同期させる回路に利用
されるものである。

【０００２】

【従来の技術】無停電電源装置のインバータでは、その
発生する交流出力を制御するために基準正弦波を発生
し、その基準正弦波と交流出力とを比較してＰＷＭ制御
を行っている。この基準正弦波は、商用電源周波数に位
相同期させる必要があるため、位相同期回路を用いて発
生する基準正弦波を商用電源周波数に位相同期させてい
る。この基準正弦波発生回路としては正弦波波形を記憶
するＲＯＭを用いており、このＲＯＭを商用電源周波数
に位相同期させて読み出して基準正弦波を発生してい
る。

【０００３】しかし、従来商用電源周波数同期用に用い
られていたアナログ式位相同期回路では、同期引き込み
力が弱いため、安定化に時間がかかり、また位相同期引
き込み中では過渡的な周波数変動が大きい問題があっ
た。

【０００４】図５は従来の回路例を示すブロック図であ
る。商用電源１からの波形を整形した信号を、商用電源
１が異常となったときに必要な基準発振器２とを切り替
える切替器３を介して、内部に位相比較器４１、可変発
振器４２を内蔵するＰＬＬ集積回路４に入力する。ＰＬ
Ｌ集積回路４の出力はインバータのＰＷＭ制御に必要な
５０ＨｚのＮ倍の発振周波数であり、カウンタ５におい
て１／Ｎの５０Ｈｚ信号に戻してＰＬＬ集積回路４にフ
ィードバックする。このとき、位相比較器４１の出力を
フィードバック用抵抗６、発振周波数を安定にするロー
パスフィルタ７を介して可変発振器４２の制御信号とす
ることで、商用電源１の周波数および位相と一致したＰ
ＬＬ回路出力を得ている。

【０００５】

【発明が解決しようとする課題】この位相同期回路の動
作としては、位相引き込み中の過渡的な周波数変動を±
１％以内に抑える必要から、フィードバック抵抗６を１
ＭΩ程度として位相同期引き込み力を弱くしている。こ
れにより、同期引き込み後の商用電源１の若干の電圧変
動、周波数変動等で位相同期はずれが起きやすく、また
ローパスフィルタ７との時定数が大きいため、位相同期
引き込み完了までに長く時間がかかるという問題があっ
た。

【０００６】また、従来商用電源周波数同期用に用いら
れていたディジタル式位相同期回路では、制御分解能が
小さいため、同期引き込み中の周波数変動が大きくその
安定度が悪く、またノイズに弱い問題があった。

【０００７】本発明は、上述の問題を解決するもので、
位相引き込み力が強くかつ、同期引き込み速度が一定で
緩やかに行え周波数変動を小さくできる位相同期回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の観点は、位相比
較基準信号および位相比較信号が入力され両者の位相を
比較し両者の位相差を示す信号を出力する位相比較器
と、この位相比較器の出力に基づいて前記位相比較信号
を発生する可変発振回路とを備えた位相同期回路におい
て、前記位相比較器の出力に基づいて位相ずれが生じた
ときに短い時間幅の位相引き込み用パルス信号を発生す
る波形整形回路と、この波形整形回路の出力を前記可変
発振回路に低いインピーダンスで帰還する抵抗とを備え
たことを特徴とする。

【０００９】なお、前記位相比較基準信号は商用電源周
波数信号であり、前記波形整形回路の発生する位相引き
込み用パルス信号は５０〜１００μｓのパルス幅であ
り、前記抵抗の抵抗値は５〜１０ｋΩであることができ
る。

【００１０】

【作用】ＰＬＬ回路の位相比較器の出力する位相ずれ信
号に基づいて、波形整形回路を用いて、比較的短いパル
ス幅の位相引き込み用パルス信号を出力して、これを低
いインピーダンスの抵抗を介して位相同期回路の可変発
振器に帰還する。

【００１１】これにより、商用電源に発生する周波数変
動での、小さな位相ずれが生じたりした場合には、位相
引き込み力が強いので、短い時間で位相引き込みを行っ
て位相同期がとれる。

【００１２】商用電源が停電で別に設けてある基準発振
器に切り替えた場合、あるいは停電が回復して商用電源
側に戻った場合は、最大で逆相（１８０°のずれ）とな
るような大きな位相はずれが起きる。この場合には、そ
のままでは位相引き込み力が強すぎ、過渡変化が大きす
ぎて周波数のオーバシュートが生ずるため、短いパルス
幅の位相引き込み用パルス信号により位相引き込みサイ
クルの繰り返しを実行させてゆっくりと位相を修正す
る。１サイクル程度の時間で位相情報が失われたときに
は、回復するとほとんど位相ずれがないため、短いパル
ス幅の位相引き込み用パルス信号による短い位相修正ス
テップでも安定する。

【００１３】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００１４】図１は本発明一実施例の商用電源周波数に
位相同期させる位相同期回路の構成を説明するブロック
図である。

【００１５】この図１において、本発明実施例の位相同
期回路は、内部に位相比較器４１、可変発振器４２を内
蔵するＰＬＬ集積回路４を用い、５０Ｈｚの商用電源周
波数を同期引き込み用の比較基準周波数として入力し、
内部の可変発振器４２で発生する５０×ＮＨｚの信号を
カウンタ５で１／Ｎに分周して５０Ｈｚの位相比較用信
号を発生して比較入力として入力し、両者を位相比較器
４１で比較して、位相同期を行う位相同期回路におい
て、ＰＬＬ集積回路４の位相比較出力端に接続された比
較出力が遅れであるか進みであるかを判定するための比
較回路１１、１２を備え、その比較回路１１、１２の出
力により１００μｓのパルス幅の位相引き込み用パルス
信号を発生するタイマ回路１３、１４を備え、このタイ
マ回路１３、１４の出力と比較回路１１、１２の出力と
のゲート１５、１６を介した出力をそれぞれアナログス
イッチ１７、１８によって切り替えて、１０ｋΩの抵抗
６を介して可変発振器４２にフィードバックすることを
特徴としている。

【００１６】この実施例において、本実施例の特徴とす
る点は、同期引き込み力を大きくするため、位相同期回
路の位相引き込み用パルス信号をフィードバックする抵
抗として、従来は１ＭΩ程度の値の大きな抵抗を用いて
いたのを１０ｋΩの抵抗とし、また１０ｋΩとしたこと
により大きく位相がずれた場合の同期引き込み速度が非
常に速くなるのを緩やかにするため、位相引き込み用パ
ルス信号のパルス幅を従来の最大２０ｍｓ（５０Ｈｚの
場合）あったパルス幅を１００μｓに短縮した点にあ
る。

【００１７】次に動作波形図を示して本実施例の動作を
説明する。

【００１８】図２は位相遅れが生じた時の図１の各点の
動作波形図を示し、図３は位相進みが生じたときの図１
の各点の動作波形図を示すものである。

【００１９】ＰＬＬ集積回路４の比較基準端には５０Ｈ
ｚ商用周波数がパルス整形されて入力される（ａの波
形）。また、比較入力端にはカウンタ５で内部の可変発
振器４２の出力する５０×ＮＨｚを１／Ｎに分周して５
０Ｈｚの信号が入力される（ｂの波形）。この両者の波
形は位相比較器４１で比較され、その比較結果としてｃ
に示される信号が出力される。比較回路１１、１２は、
その比較結果出力が位相遅れであるか、位相進みである
かを判定するもので、位相遅れの場合には比較回路１１
に出力があり、位相進みの場合には比較回路１２に出力
がある。

【００２０】さて位相遅れがあった場合、比較回路１１
の出力信号の立ち下がりでタイマ回路１３がトリガさ
れ、１００μｓパルス幅の位相引き込み用パルス信号が
生成される（波形ｄ）。この位相引き込み用パルス信号
はゲート１５により比較回路１１の出力との論理積によ
り短いパルス幅の方が、アナログスイッチ１７およびフ
ィードバック用抵抗６を介して同期引き込み用信号入力
端にフィードバックされる。

【００２１】なお、ゲート１５は図２（ロ）に示すよう
に位相遅れが小さい場合に、その位相引き込み用パルス
信号を１００μｓより短いパルス幅にするためのもので
ある。すなわち、位相ずれが１００μｓ以下では、タイ
マ動作に関係なく、同期引き込みが行われることにな
り、その範囲ではフィードバック抵抗６が従来の１ＭΩ
に対し、本発明では１０ｋΩとなったので、位相同期引
き込み力が非常に強くなったことになる。

【００２２】さらに位相進みがあった場合も、図２と同
様に比較回路１２の出力によりタイマ回路１４がトリガ
されて、１００μｓの位相引き込み用パルス信号が出力
され、ゲート１６、アナログスイッチ１８、フィードバ
ック用抵抗９を介して同期引き込み用信号入力端にフィ
ードバックされる。

【００２３】なお、フィードバック用抵抗６の値を小さ
くすると同期引き込み力が強くなり、引き込み速度は速
くなる。引き込み速度が速くなる問題については、本発
明では位相引き込み用パルス信号のパルス幅をタイマで
短い時間幅に調整することにより緩やかに行うようにし
た。

【００２４】なお図１では、タイマ回路を位相遅れ、位
相進みのそれぞれに対応した比較回路ごとに設けたが、
比較回路１１、１２の出力は一方からしか出力されない
ので、タイマ回路は比較回路１１、１２が共用する回路
としてもよい。その場合には後のゲート回路の構成が対
応して変化する。また後述するローパスフィルタ７の定
数との関係で抵抗６の抵抗値の下限は５ｋΩ程度であ
り、位相引き込み用信号のパルス幅は５０〜１００μｓ
が適当である。

【００２５】実際の位相同期回路の回路の一例を図４に
示す。ここでＰＬＬＩＣとしては、株式会社日立製作所
製のＨＤ１４０４６ＢＰを用い、その端子１３と、９と
の間に図１に示す位相引き込み用パルス信号生成用回路
ならびに抵抗値１０ｋΩのフィードバック抵抗Ｒ１０を
挿入した。この回路ではタイマ回路としてＡ５のタイマ
回路を用い、ゲート回路として、Ａ４、Ａ３を用い、ア
ナログスイッチとしてＡ２のアナログスイッチを用いて
いる。またＰＬＬＩＣのＡ１の端子９に接続されたロー
パスフィルタ７の抵抗Ｒ５の抵抗値は４．９９ｋΩ、コ
ンデンサＣ５は４７μＦである。

【００２６】実際の動作では、同期中の位相ずれが時間
差にして、従来３０〜４０μｓあったものが、２〜３μ
ｓに改善され、同期はずれを起こすこともなくなった。

【００２７】また、位相同期引き込み中の過渡的な周波
数変動は最大±０．８％程度と同じであるが、逆相切り
替えから位相同期引き込み完了までの時間が従来の１／
３となった。これは、従来は位相ずれが小さくなるにし
たがって位相同期引き込み力が弱くなっていったが、本
発明では位相ずれが１００μｓになるまでは、常に一定
の位相同期引き込み力をもっているためであり、その位
相同期引き込み中は常に一定速度で位相ずれが小さくな
っていくのが確認できた。

【００２８】なお、以上の説明では商用電源の周波数を
５０Ｈｚとしたが、６０Ｈｚを含む任意の周波数に対し
て一部の部品の定数を変えることで適用できる。

【００２９】なお、ＰＬＬＩＣの端子１３のアナログス
イッチＡ２から抵抗Ｒ６の１０ｋΩを介してフィードバ
ックされる部分は、電源投入時にのみ動作させるもので
時定数２．３ｓのタイマにより同期引き込みを行う回路
である。

【００３０】

【発明の効果】以上説明したように、本発明の位相同期
回路では、位相の引き込み力が強いため、位相同期中の
安定度が非常に高く、同期はずれを起こすことがなくな
った。また、停電から回復するときのように位相が大き
くずれたときの位相引き込みは一定速度で緩やかに行わ
れるようにしたため、同期引き込み中の周波数の過渡的
な変動を小さくでき、位相同期引き込み完了までの時間
を短縮できる。

【図面の簡単な説明】

【図１】本発明の一実施例の位相同期回路を説明するブ
ロック図。

【図２】位相遅れがあった場合の動作を説明する動作波
形図。

【図３】位相進みがあった場合の動作を説明する動作波
形図。

【図４】具体的な位相同期回路の一例。

【図５】従来の位相同期回路を示すブロック図。

【符号の説明】

１ 商用電源 ２ 基準発振器 ３ 切替器 ４ ＰＬＬ集積回路 ５ カウンタ ６ 抵抗 ７ ローパスフィルタ １１、１２ 比較回路 １３、１４ タイマ回路 １５、１６ ゲート １７、１８ アナログスイッチ ４１ 位相比較器 ４２ 可変発振器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 位相比較基準信号および位相比較信号が
   入力され両者の位相を比較し両者の位相差を示す信号を
   出力する位相比較器と、 この位相比較器の出力に基づいて前記位相比較信号を発
   生する可変発振回路とを備えた位相同期回路において、 前記位相比較器の出力に基づいて位相ずれが生じたとき
   に短い時間幅の位相引き込み用パルス信号を発生する波
   形整形回路と、 この波形整形回路の出力を前記可変発振回路に低いイン
   ピーダンスで帰還する抵抗とを備えたことを特徴とする
   位相同期回路。
2. 【請求項２】 前記位相比較基準信号は商用電源周波数
   信号であり、 前記波形整形回路の発生する位相引き込み用パルス信号
   は５０〜１００μｓのパルス幅であり、 前記抵抗の抵抗値は５〜１０ｋΩである請求項１記載の
   位相同期回路。