JPH0758968B2 - シリアル伝送システム - Google Patents
シリアル伝送システムInfo
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- JPH0758968B2 JPH0758968B2 JP61306047A JP30604786A JPH0758968B2 JP H0758968 B2 JPH0758968 B2 JP H0758968B2 JP 61306047 A JP61306047 A JP 61306047A JP 30604786 A JP30604786 A JP 30604786A JP H0758968 B2 JPH0758968 B2 JP H0758968B2
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- 238000001514 detection method Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
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- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Small-Scale Networks (AREA)
Description
本発明は短い距離内に設置される複数のマイクロコンピ
ュータ間でデータ交換を行うためのシリアル伝送システ
ムに関する。
ュータ間でデータ交換を行うためのシリアル伝送システ
ムに関する。
従来、自動車における各種の制御システムは独立してお
り、各システム毎にマイクロコンピュータが使用されて
いる。しかし、資源の共用化や制御システムの統合化を
考えると、各制御システム間でデータの送受信を行うこ
とが必要となる。そして、各システム間のデータ伝送
は、配線量を少なくするという要請から、シリアル伝送
が望まれる。マイクロプロセッサ間のシリアル伝送を行
う１つの手法として、複数のシフトレジスタを環状に接
続して、このシフトレジスタ上を１ビットづつシフトさ
せてデータ伝送させる方法が知られている（特開昭57−
69954号公報）。
り、各システム毎にマイクロコンピュータが使用されて
いる。しかし、資源の共用化や制御システムの統合化を
考えると、各制御システム間でデータの送受信を行うこ
とが必要となる。そして、各システム間のデータ伝送
は、配線量を少なくするという要請から、シリアル伝送
が望まれる。マイクロプロセッサ間のシリアル伝送を行
う１つの手法として、複数のシフトレジスタを環状に接
続して、このシフトレジスタ上を１ビットづつシフトさ
せてデータ伝送させる方法が知られている（特開昭57−
69954号公報）。
しかし、上記の方法においては、各ステーションとフレ
ームのデータスロットとが一対一に対応している。即
ち、各ステーションは、１循するフレームにおけるその
ステーションに固有に割り当てられたデータスロットの
みを使用してデータの送信が可能である。 従って、各ステーションにおいてデータを送信する必要
性が発生した時に、自己のタイムスロットが循環してく
るまで、データの送信ができないという問題がある。よ
って、各ステーション毎でデータの同時性を確保したい
場合に問題がある。 又、特定のステーションからのみ頻繁にデータの送信の
必要性が発生した場合には、そのステーションが送信可
能なデータスロットが決められているから、次のデータ
フレームが循環するまで待機しなければならない。この
場合には、各ステーションにおいて、データの同時性が
確保できないと共に、１循のフレームにおけるデータの
占有率が悪く、データの伝送効率が極めて悪いという問
題がある。 本発明は、上記の問題点を解決するために成されたもの
であり、その目的とするところは、複数のシフトレジス
タを環状に接続したシリアル伝送システムにおいて、デ
ータ伝送の効率を向上させ、送信待ち時間を減少させる
ことで、各ステーションにおけるデータの同時性を確保
することである。
ームのデータスロットとが一対一に対応している。即
ち、各ステーションは、１循するフレームにおけるその
ステーションに固有に割り当てられたデータスロットの
みを使用してデータの送信が可能である。 従って、各ステーションにおいてデータを送信する必要
性が発生した時に、自己のタイムスロットが循環してく
るまで、データの送信ができないという問題がある。よ
って、各ステーション毎でデータの同時性を確保したい
場合に問題がある。 又、特定のステーションからのみ頻繁にデータの送信の
必要性が発生した場合には、そのステーションが送信可
能なデータスロットが決められているから、次のデータ
フレームが循環するまで待機しなければならない。この
場合には、各ステーションにおいて、データの同時性が
確保できないと共に、１循のフレームにおけるデータの
占有率が悪く、データの伝送効率が極めて悪いという問
題がある。 本発明は、上記の問題点を解決するために成されたもの
であり、その目的とするところは、複数のシフトレジス
タを環状に接続したシリアル伝送システムにおいて、デ
ータ伝送の効率を向上させ、送信待ち時間を減少させる
ことで、各ステーションにおけるデータの同時性を確保
することである。
上記問題点を解決するための発明の構成は、第１図に示
すように、複数のコンピュータA1〜An間のデータ伝送シ
ステムであって、前記複数のコンピュータA1〜An間のデ
ータ伝送を行うリング状に構成された伝送部Ｂと、前記
伝送部Ｂと前記コンピュータA1〜An間に配設され、それ
らの間のデータの入出力を制御する入出力インタフェー
スC1〜Cnとから成り、前記入出力インタフェースC1〜Cn
に前記伝送部Ｂに対しシリアルデータを入出力するシフ
トレジスタF1〜Fnを設け、前記各シフトレジスタF1〜Fn
を前記伝送部Ｂに直列に挿入し、前記各シフトレジスタ
F1〜Fnに記憶されるデータのビット長を１データフレー
ムのビット長以上とし、同期信号に同期して前記各シフ
トレジスタF1〜Fnの各ビットを順次シフトさせてデータ
を循環させるシリアル伝送システムにおいて、 入出力インタフェースC1〜Cnは、シフトレジスタF1〜Fn
に入力するデータフレームのスタートデータを検出して
から、スタートデータの検出後の同期信号のカウント数
がデータフレームのビット数とシフトレジスタのビット
数との和を越えるまでの期間をシフトレジスタが使用状
態にあり、その期間を除く期間をシフトレジスタが空状
態にあるとする空状態検出手段を有することを特徴とす
る。
すように、複数のコンピュータA1〜An間のデータ伝送シ
ステムであって、前記複数のコンピュータA1〜An間のデ
ータ伝送を行うリング状に構成された伝送部Ｂと、前記
伝送部Ｂと前記コンピュータA1〜An間に配設され、それ
らの間のデータの入出力を制御する入出力インタフェー
スC1〜Cnとから成り、前記入出力インタフェースC1〜Cn
に前記伝送部Ｂに対しシリアルデータを入出力するシフ
トレジスタF1〜Fnを設け、前記各シフトレジスタF1〜Fn
を前記伝送部Ｂに直列に挿入し、前記各シフトレジスタ
F1〜Fnに記憶されるデータのビット長を１データフレー
ムのビット長以上とし、同期信号に同期して前記各シフ
トレジスタF1〜Fnの各ビットを順次シフトさせてデータ
を循環させるシリアル伝送システムにおいて、 入出力インタフェースC1〜Cnは、シフトレジスタF1〜Fn
に入力するデータフレームのスタートデータを検出して
から、スタートデータの検出後の同期信号のカウント数
がデータフレームのビット数とシフトレジスタのビット
数との和を越えるまでの期間をシフトレジスタが使用状
態にあり、その期間を除く期間をシフトレジスタが空状
態にあるとする空状態検出手段を有することを特徴とす
る。
自動車に設置されるシステムのようにコンピュータ間の
距離が短いシステムでは、伝送路Ｂにおけるデータの伝
搬遅延時間は無視できる。したがって、伝送路Ｂに直列
に挿入されたシフトレジスタF1〜Fnが実質上の伝送路と
なり、送信されるデータは、これらのシフトレジスタF1
〜Fnに記憶され、一つの同期信号に同期してこれらのシ
フトレジスタF1〜Fn上を１ビットずつシフトしながら循
環する。各シフトレジスタF1〜Fnのビット長は１データ
フレームのビット長以上に構成されているので、シフト
レジスタが空状態となれば、入出力インタフェースから
データを送信してもデータの衝突は生じない。 又、シフトレジスタが空状態か否かの検出は、次のよう
にして行われる。 シフトレジスタF1〜Fnに入力するデータフレームのスタ
ートデータを検出してから、同期信号のカウント数がデ
ータフレームのビット数となった時は、データフレーム
の最後のビットがシフトレジスタの入力桁に入力された
時を示している。よって、その時からさらに、同期信号
をシフトレジスタのビット数だけ計数した時は、データ
フレームの最後のビットがシフトレジスタの出力桁から
伝送路に出力された時を意味している。 よって、スタートデータが検出されてから、スタートデ
ータの検出後の同期信号のカウント数がデータフレーム
のビット数とシフトレジスタのビット数との和を越える
までの期間は、シフトレジスタにはデータフレームが存
在することになり、シフトレジスタは空状態ではないと
判定できる。 又、その期間外は、シフトレジスタにはデータフレーム
が存在しないことになり、シフトレジスタは空状態であ
ると判定できる。 尚、その期間外には、伝送路にデータフレームが存在し
ない状態にリセットした時（電源投入時を含む）からス
タートデータの検出されるまでの期間が含まれる。
距離が短いシステムでは、伝送路Ｂにおけるデータの伝
搬遅延時間は無視できる。したがって、伝送路Ｂに直列
に挿入されたシフトレジスタF1〜Fnが実質上の伝送路と
なり、送信されるデータは、これらのシフトレジスタF1
〜Fnに記憶され、一つの同期信号に同期してこれらのシ
フトレジスタF1〜Fn上を１ビットずつシフトしながら循
環する。各シフトレジスタF1〜Fnのビット長は１データ
フレームのビット長以上に構成されているので、シフト
レジスタが空状態となれば、入出力インタフェースから
データを送信してもデータの衝突は生じない。 又、シフトレジスタが空状態か否かの検出は、次のよう
にして行われる。 シフトレジスタF1〜Fnに入力するデータフレームのスタ
ートデータを検出してから、同期信号のカウント数がデ
ータフレームのビット数となった時は、データフレーム
の最後のビットがシフトレジスタの入力桁に入力された
時を示している。よって、その時からさらに、同期信号
をシフトレジスタのビット数だけ計数した時は、データ
フレームの最後のビットがシフトレジスタの出力桁から
伝送路に出力された時を意味している。 よって、スタートデータが検出されてから、スタートデ
ータの検出後の同期信号のカウント数がデータフレーム
のビット数とシフトレジスタのビット数との和を越える
までの期間は、シフトレジスタにはデータフレームが存
在することになり、シフトレジスタは空状態ではないと
判定できる。 又、その期間外は、シフトレジスタにはデータフレーム
が存在しないことになり、シフトレジスタは空状態であ
ると判定できる。 尚、その期間外には、伝送路にデータフレームが存在し
ない状態にリセットした時（電源投入時を含む）からス
タートデータの検出されるまでの期間が含まれる。
以下、本発明を具体的な実施例に基づいて説明する。 （１）全体の構成 本実施例は、第２図に示すように、マイクロコンピュー
タを３台用い、それらの間のデータの送受信を可能とす
るものである。各マイクロコンピュータA1〜A3は各入出
力インタフェースC1〜C3に接続されており、それらの入
出力インタフェース（以下「ノード」ともいう）は、伝
送路Ｂに直列に挿入されて、リング状に伝送路が形成さ
れている。 マイクロコンピュータA1は車両全体の制御を司るもの
で、ダッシュボードの表示制御、ライト、ワイパー、エ
アコン、ラジオ等のスイッチ制御を行う。マイクロコン
ピュータA2はパワートレインの制御を行うもので、燃料
噴射制御、点火時期制御、スロットル開度制御等を行
う。マイクロコンピュータA3はシャーシ制御を行うもの
でサスペンションの制御、ブレーキ制御等を行う。 （２）データフレームの構成 データフレームは、第３図に示すように、スタートデー
タ部DAとフレーム識別データ部DBとデータ識別データ部
DCとデータ部DDとで構成されている。データ部DDは簡単
な符号処理が成されており、データの前半は必ず“1"、
後半は“1"或いは“0"のデータ値を持つように構成され
ている。スタートデータ部DAは連続的に“0"となるスタ
ートビットで構成することで他のデータと区別ができる
ので、ビット数が少なくても容易にデータフレームの先
頭を検出することができる。 フレーム識別データ部DBは、フレームのデータ識別デー
タ、即ち、データフレームを生成してデータを送信する
ノードのノードアドレスを示している。本実施例では、
そのビット数は３ビットであり伝送システムに接続され
るノードの最大個数は８としている。しかし、ノード数
を多くするためには、フレーム識別データ部DBのビット
数を多くすればよい。 データ識別データ部DCは、送受信するデータを識別する
ためのものであり、データのアドレスを示している。本
実施例では、このデータ識別データ部DCのビット数は５
ビットであり、データのアドレス数は32である。しか
し、データのアドレス数を多くするためには、データ識
別データ部DCのビット数を多くすればよい。 データ部DDは送受信されるデータを構成しており、本実
施例では、データのビット数は８としている。このビッ
ト数は伝送するデータのデータ長に合わせて変えても良
い。但し、フレーム識別データ部DB、データ識別データ
部DC及びデータ部DDの全体のビット数を多くすれば、当
然にシフトレジスタの桁数が多く必要となりハードウェ
ア量が大きくなるので、各データ部のビット数はこの点
も考慮して決定すべきである。自動車の車両伝送システ
ムではノード数、データ数ともさほど多くないので、上
述のビット数で充分と考えられる。 尚、伝送路のアイドル状態は“1"とされる。 （３）入出力インタフェースの構成 各入出力インタフェースC1〜Cnは第４図に示すように構
成されている。シフトレジスタ13はデータフレームのビ
ット数より１ビット多く構成されている。そのシフトレ
ジスタ13の入力側にはデコーダ11が接続され出力側には
エンコーダ20が接続されている。デコーダ11は伝送路Ｂ
から入力されるデータフレームの符号化されたビットを
復号化し、エンコーダ20はフレームデータのビットを符
号化する。 また、シフトレジスタ13にはフレーム検出回路14が接続
されており、そのフレーム検出回路14はスタートデータ
部DAを検出して、データフレームの先頭を検出する。デ
ータフレームの先頭が検出されると、送受信制御回路23
にスタートデータ検出信号が出力される。 また、シフトレジスタ13には、フレーム識別データ受信
レジスタ24とデータ識別データ受信レジスタ15が接続さ
れている。そして、フレーム識別データ受信レジスタ24
とデータ識別データ受信レジスタ15は、それぞれ、フレ
ーム検出回路14から出力されるスタートデータ検出信号
が入力された後に入力される同期信号によりタイミング
を計って送受信制御回路23から出力される制御信号に同
期してシフトレジスタ13上に現れるフレーム識別データ
部DBとデータ識別データ部DCのデータを入力する。これ
らのフレーム識別データとデータ識別データは、送受信
制御回路23に出力される。 また、シフトレジスタ13には受信データレジスタ16が接
続されており、受信データレジスタ16は送受信制御回路
23からの制御信号によりシフトレジスタ13上のデータ部
DDのデータを取り込む。データフレームの受信時に、送
受信制御回路23のマイクロコンピュータA1から送られた
入出力インタフェースC1のノードアドレスと受信された
フレーム識別データの値とを比較し、一致した場合には
データフレームを消滅させるためにシフトレジスタ13に
“1"を書込む。また、入出力インタフェースC1のノード
アドレスと受信されたフレーム識別データの値とが一致
しなければ、受信データレジスタ16のデータ識別データ
受信レジスタ15に入力されたデータ識別データに対応す
るアドレスにデータ部DDのデータが入力される。 また、シフトレジスタ13には送信データレジスタ17、デ
ータ識別データ送信レジスタ18及びフレーム識別データ
送信レジスタ19が接続されている。送信データレジスタ
17はマイクロコンピュータA1から出力される送信データ
を設定し、送受信制御回路23から出力される制御信号に
同期してシフトレジスタ13にそのデータを出力する。デ
ータ識別データ送信レジスタ18はマイクロコンピュータ
A1から出力される送信データのデータ識別データ（デー
タアドレス）を設定し、送受信制御回路23から出力され
る制御信号に同期してそれをシフトレジスタ13に出力す
る。フレーム識別データ送信レジスタ19はマイクロコン
ピュータA1から出力されるフレーム識別データ（ノード
アドレス）を設定し、送受信制御回路23から出力される
制御信号に同期してそれをシフトレジスタ13に出力す
る。データフレームの送信時には、送信データレジスタ
17にデータが書き込まれていると、フレーム検出回路14
から出力されるスタートデータ検出信号から同期信号を
カウントする。そして、データフレームのスタートデー
タを検出してから、スタートデータの検出後の同期信号
のカウント数がデータフレームのビット数とシフトレジ
スタのビット数との和を越えるまでの期間をシフトレジ
スタが使用状態にあり、その他の期間をシフトレジスタ
が空状態にあると判定する。シフトレジスタ13が空状態
の時には、そのノードでデータフレームを発生させても
データフレームが衝突することなく伝送することが可能
となる。シフトレジスタ13が空状態であることが検出さ
れると、送受信制御回路23はマルチプレクサ22を制御
し、スタートデータ発生回路21から出力されるスタート
ビットを伝送路Ｂに出力する。次にノードアドレスの書
込まれたフレーム識別データ送信レジスタ19の値をシフ
トレジスタ13上に書込む。更に、送信するデータに対応
するデータのアドレスであるデータ識別データをデータ
識別データレジスタ18からシフトレジスタ13に書込み、
送信データレジスタ17に設定されているデータをシフト
レジスタ13に書込む。 シフトレジスタ13上のデータは同期信号により１ビット
ずつシフトし、その同期信号によりシフトレジスタ13に
対する入力又は出力のタイミングが制御される。その同
期信号は内部クロック又は外部クロックにより与えられ
る。内部クロックを用いる場合には、入出力インタフェ
ースC1の同期信号には自己の入出力インタフェースC1の
有するクロック発生回路12の出力が用いられる。この場
合には、送受信制御回路23はクロック発生回路12の出力
を自己の入出力インタフェースC1の同期信号とし、また
他の入出力インタフェースの同期信号としてクロック端
子から出力するように切り換える。外部クロックを用い
る場合には、送受信制御回路23はクロック端子から同期
信号を取り込むように切り換える。このような構成によ
り、シリアル伝送システム全体に渡り同一の同期信号と
することができる。 尚、受信データレジスタ16又は送信データレジスタ17を
２ポートRAMで構成することにより、シフトレジスタ13
に対する入出力とマイクロコンピュータA1に対する入出
力を並行に独立して行うことができる。 （４）データの送信 データの送信は全ての入出力インタフェースから可能で
ある。また全ての入出力インタフェースは同様の機能を
有するので第２図に図示する入出力インタフェースC1に
基づいて説明する。入出力インタフェースC1のノード番
号を「001」とし、送信データが３ヶあり、それらのデ
ータ識別データを「00001」，「00010」，「00011」と
する。送信に先立ちマイクロコンピュータA1から送受信
制御回路23に対し、インタフェースC1のノード番号「00
1」が与えられる。送受信制御回路23はこのデータを受
けて、フレーム識別データ送信レジスタ19にフレーム識
別データ「001」を書込む。次に、マイクロコンピュー
タA1から送信データが送られてくる。この時、データ識
別データを「00001」とするデータ「10101110」が送ら
れたとする。これにより、データ識別データ「00001」
に対応するアドレスの送信データレジスタ17に「101011
10」が書き込まれる。 送受信制御回路23は送信データレジスタ17にデータが書
き込まれたのを検出して、データ送信手順の実行に移
る。 この時、伝送路（入力インタフェースのシフトレジス
タ）が空状態か否かを判定して、空状態であれば、直ち
に、データ送信を開始し、空状態でなければ、空状態に
なるまで待ってデータ送信を開始する。 伝送路（入力インタフェースのシフトレジスタ）が空状
態にあるというのは、初期状態（例えば、電源投入時、
リセット時）の後、最初のデータフレームのスタートデ
ータの検出されるまでの間、及び、前のデータフレーム
のスタートデータが検出されてから、前のデータフレー
ムが既にシフトレジスタを通過して、次のデータフレー
ムのスタートデータが検出されるまでの間である。 従って、この空状態の検出は、データフレームのスター
トデータを検出してから、スタートデータの検出後の同
期信号のカウント数がデータフレームのビット数とシフ
トレジスタのビット数との和を越えるまでの期間以外の
期間として検出することが可能である。この検出回路は
セットリセットフリップフロップで容易に実現できる。 以上の判定でシフトレジスタの空状態が検出できるよう
に、シフトレジスタ13のビット長は１データフレーム長
より長くしている。空いていれば直ちにスタートビット
をインタフェースC2に向けて送出する。そしてスタート
ビットの直後に、フレーム識別データ「001」更にその
後にデータ識別データ「00001」、そして最後にデータ
「10101110」をシフトレジスタ13上に書き込んで次の入
出力インタフェースC2に向けて送出する。入出力インタ
フェースから１つのデータが送信されると、他の各入出
力インタフェースから１つのデータの送信が可能な時間
間隔を経た後に、次のデータの送信が実行される。この
ようにして、マイクロコンピュータA1から、データ識別
データ「00001」、「00010」、「00011」で識別される
データの送信が指令されると、一定の時間間隔で、それ
らの３つのデータが順次入出力インタフェースC1から送
信される。そして、その空き時間に他の入出力インタフ
ェースからデータの送信が可能となる。 （５）データの受信 入出力インタフェースC1にスタートデータが到着する
と、フレーム検出回路14によりフレームの先頭が検出さ
れ、フレーム検出信号が送受信制御回路23に出力され
る。送受信制御回路23はフレーム検出信号を入力する
と、所定数の同期信号をカウントした後フレーム識別デ
ータをシフトレジスタ13から取り出せるタイミングでフ
レーム識別データ受信レジスタ24に取り出す。送受信制
御回路23はフレーム識別データレジスタ24に取り出され
たフレーム識別データが入出力インタフェースC1のノー
ドアドレスに等しいか否かを判定し、等しい場合にはシ
フトレジスタ13で受信されるデータフレームは、その入
出力インタフェースC1から送信されたデータフレームで
あり、そのデータフレームがシリアル伝送システムを一
巡したことを意味している。したがって、その場合には
そのデータフレームの先頭からデータフレーム長だけ
「１」をシフトレジスタ13に出力することにより、その
データフレームを消去することができる。 一方、受信されたデータフレームのフレーム識別データ
が受信された入出力インタフェースのノードアドレスに
一致しない場合には、そのデータフレームは他の入出力
インタフェースから送信されたことを意味しており、デ
ータの取り込みが行われる。送受信制御回路23はスター
トデータ入力後の同期信号によりタイミングを計り、各
読出しタイミングでシフトレジスタ13からデータ識別デ
ータをデータ識別データ受信レジスタ15に読出し、デー
タを受信データレジスタ16に読出す。そのデータは受信
データレジスタ16にデータアドレス、即ち、データ識別
データ受信レジスタ15に取り込まれたデータ識別データ
に対応して記憶される。 本実施例では、データの読出は他の入出力インタフェー
スから送信されたデータは全て読出すようにしている
が、受信された入出力インタフェースに接続されている
マイクロコンピュータで必要なデータのみを選択的に読
出すようにしてもよい。尚、全てのデータを読出すよう
に構成すると、送受信制御回路23の構成が簡単になると
共に全ての入出力インタフェースの構成を同一構成とす
ることができる。 （６）伝送路の初期化 各入出力インタフェースのシフトレジスタ13に記憶され
るデータは、リセット時に「１」に初期化される。この
初期化により、データフレームの誤った検出が防止され
る。 尚、第４図に示すシフトレジスタ13に接続されているフ
レーム識別データ受信レジスタ24、データ識別データ受
信レジスタ15、受信データレジスタ16、送信データレジ
スタ17、データ識別データ送信レジスタ18、フレーム識
別データ送信レジスタ19の位置関係は、シフトレジスタ
13上のデータの位置がスタートデータ検出後の同期信号
のカウント数により知ることが可能であるので、各レジ
スタに対する入出力のタイミングを制御することにより
可なり自由に設定することができる。また、各レジスタ
とシフトレジスタ13とのデータの入出力はパラレルデー
タ形式で一度に行っても、シフトレジスタ13の１つの桁
からシリアルデータ形式で同期信号に同期して１ビット
ずつ行ってもよい。 また、第３図に示すデータフレームには受信データをチ
ェックするための検査ビットを設けていないが、何らか
の検査ビットを付加し受信時にデータのチェックを行う
ことが望ましい。検査ビットはデータフレーム全体に１
ビット付加するか、フレーム識別データ、データ識別デ
ータ、データ毎に１ビット付加するようにすればよい。
この場合には、第４図に示す入出力インタフェースにパ
リティビット発生回路、パリティビットチェック回路が
付加される。 以上、詳述したように、本発明によれば簡単な構成で伝
送路の空きを確認でき、データフレームの衝突の起きな
い伝送システムの構築が可能である。また、全ての入出
力インタフェースは同一に構成できるため、その入出力
インタフェースをマイクロコンピュータの入出力機能と
してマイクロコンピュータに内蔵することが可能とな
る。更に、シフトレジスタの入力側に光電気変換素子
を、シフトレジスタの出力側に電気光変換素子を接続し
て伝送路を光ファイバーとすることにより、雑音に強い
伝送システム、特に自動車における信頼性の高い伝送シ
ステムを構築することができる。
タを３台用い、それらの間のデータの送受信を可能とす
るものである。各マイクロコンピュータA1〜A3は各入出
力インタフェースC1〜C3に接続されており、それらの入
出力インタフェース（以下「ノード」ともいう）は、伝
送路Ｂに直列に挿入されて、リング状に伝送路が形成さ
れている。 マイクロコンピュータA1は車両全体の制御を司るもの
で、ダッシュボードの表示制御、ライト、ワイパー、エ
アコン、ラジオ等のスイッチ制御を行う。マイクロコン
ピュータA2はパワートレインの制御を行うもので、燃料
噴射制御、点火時期制御、スロットル開度制御等を行
う。マイクロコンピュータA3はシャーシ制御を行うもの
でサスペンションの制御、ブレーキ制御等を行う。 （２）データフレームの構成 データフレームは、第３図に示すように、スタートデー
タ部DAとフレーム識別データ部DBとデータ識別データ部
DCとデータ部DDとで構成されている。データ部DDは簡単
な符号処理が成されており、データの前半は必ず“1"、
後半は“1"或いは“0"のデータ値を持つように構成され
ている。スタートデータ部DAは連続的に“0"となるスタ
ートビットで構成することで他のデータと区別ができる
ので、ビット数が少なくても容易にデータフレームの先
頭を検出することができる。 フレーム識別データ部DBは、フレームのデータ識別デー
タ、即ち、データフレームを生成してデータを送信する
ノードのノードアドレスを示している。本実施例では、
そのビット数は３ビットであり伝送システムに接続され
るノードの最大個数は８としている。しかし、ノード数
を多くするためには、フレーム識別データ部DBのビット
数を多くすればよい。 データ識別データ部DCは、送受信するデータを識別する
ためのものであり、データのアドレスを示している。本
実施例では、このデータ識別データ部DCのビット数は５
ビットであり、データのアドレス数は32である。しか
し、データのアドレス数を多くするためには、データ識
別データ部DCのビット数を多くすればよい。 データ部DDは送受信されるデータを構成しており、本実
施例では、データのビット数は８としている。このビッ
ト数は伝送するデータのデータ長に合わせて変えても良
い。但し、フレーム識別データ部DB、データ識別データ
部DC及びデータ部DDの全体のビット数を多くすれば、当
然にシフトレジスタの桁数が多く必要となりハードウェ
ア量が大きくなるので、各データ部のビット数はこの点
も考慮して決定すべきである。自動車の車両伝送システ
ムではノード数、データ数ともさほど多くないので、上
述のビット数で充分と考えられる。 尚、伝送路のアイドル状態は“1"とされる。 （３）入出力インタフェースの構成 各入出力インタフェースC1〜Cnは第４図に示すように構
成されている。シフトレジスタ13はデータフレームのビ
ット数より１ビット多く構成されている。そのシフトレ
ジスタ13の入力側にはデコーダ11が接続され出力側には
エンコーダ20が接続されている。デコーダ11は伝送路Ｂ
から入力されるデータフレームの符号化されたビットを
復号化し、エンコーダ20はフレームデータのビットを符
号化する。 また、シフトレジスタ13にはフレーム検出回路14が接続
されており、そのフレーム検出回路14はスタートデータ
部DAを検出して、データフレームの先頭を検出する。デ
ータフレームの先頭が検出されると、送受信制御回路23
にスタートデータ検出信号が出力される。 また、シフトレジスタ13には、フレーム識別データ受信
レジスタ24とデータ識別データ受信レジスタ15が接続さ
れている。そして、フレーム識別データ受信レジスタ24
とデータ識別データ受信レジスタ15は、それぞれ、フレ
ーム検出回路14から出力されるスタートデータ検出信号
が入力された後に入力される同期信号によりタイミング
を計って送受信制御回路23から出力される制御信号に同
期してシフトレジスタ13上に現れるフレーム識別データ
部DBとデータ識別データ部DCのデータを入力する。これ
らのフレーム識別データとデータ識別データは、送受信
制御回路23に出力される。 また、シフトレジスタ13には受信データレジスタ16が接
続されており、受信データレジスタ16は送受信制御回路
23からの制御信号によりシフトレジスタ13上のデータ部
DDのデータを取り込む。データフレームの受信時に、送
受信制御回路23のマイクロコンピュータA1から送られた
入出力インタフェースC1のノードアドレスと受信された
フレーム識別データの値とを比較し、一致した場合には
データフレームを消滅させるためにシフトレジスタ13に
“1"を書込む。また、入出力インタフェースC1のノード
アドレスと受信されたフレーム識別データの値とが一致
しなければ、受信データレジスタ16のデータ識別データ
受信レジスタ15に入力されたデータ識別データに対応す
るアドレスにデータ部DDのデータが入力される。 また、シフトレジスタ13には送信データレジスタ17、デ
ータ識別データ送信レジスタ18及びフレーム識別データ
送信レジスタ19が接続されている。送信データレジスタ
17はマイクロコンピュータA1から出力される送信データ
を設定し、送受信制御回路23から出力される制御信号に
同期してシフトレジスタ13にそのデータを出力する。デ
ータ識別データ送信レジスタ18はマイクロコンピュータ
A1から出力される送信データのデータ識別データ（デー
タアドレス）を設定し、送受信制御回路23から出力され
る制御信号に同期してそれをシフトレジスタ13に出力す
る。フレーム識別データ送信レジスタ19はマイクロコン
ピュータA1から出力されるフレーム識別データ（ノード
アドレス）を設定し、送受信制御回路23から出力される
制御信号に同期してそれをシフトレジスタ13に出力す
る。データフレームの送信時には、送信データレジスタ
17にデータが書き込まれていると、フレーム検出回路14
から出力されるスタートデータ検出信号から同期信号を
カウントする。そして、データフレームのスタートデー
タを検出してから、スタートデータの検出後の同期信号
のカウント数がデータフレームのビット数とシフトレジ
スタのビット数との和を越えるまでの期間をシフトレジ
スタが使用状態にあり、その他の期間をシフトレジスタ
が空状態にあると判定する。シフトレジスタ13が空状態
の時には、そのノードでデータフレームを発生させても
データフレームが衝突することなく伝送することが可能
となる。シフトレジスタ13が空状態であることが検出さ
れると、送受信制御回路23はマルチプレクサ22を制御
し、スタートデータ発生回路21から出力されるスタート
ビットを伝送路Ｂに出力する。次にノードアドレスの書
込まれたフレーム識別データ送信レジスタ19の値をシフ
トレジスタ13上に書込む。更に、送信するデータに対応
するデータのアドレスであるデータ識別データをデータ
識別データレジスタ18からシフトレジスタ13に書込み、
送信データレジスタ17に設定されているデータをシフト
レジスタ13に書込む。 シフトレジスタ13上のデータは同期信号により１ビット
ずつシフトし、その同期信号によりシフトレジスタ13に
対する入力又は出力のタイミングが制御される。その同
期信号は内部クロック又は外部クロックにより与えられ
る。内部クロックを用いる場合には、入出力インタフェ
ースC1の同期信号には自己の入出力インタフェースC1の
有するクロック発生回路12の出力が用いられる。この場
合には、送受信制御回路23はクロック発生回路12の出力
を自己の入出力インタフェースC1の同期信号とし、また
他の入出力インタフェースの同期信号としてクロック端
子から出力するように切り換える。外部クロックを用い
る場合には、送受信制御回路23はクロック端子から同期
信号を取り込むように切り換える。このような構成によ
り、シリアル伝送システム全体に渡り同一の同期信号と
することができる。 尚、受信データレジスタ16又は送信データレジスタ17を
２ポートRAMで構成することにより、シフトレジスタ13
に対する入出力とマイクロコンピュータA1に対する入出
力を並行に独立して行うことができる。 （４）データの送信 データの送信は全ての入出力インタフェースから可能で
ある。また全ての入出力インタフェースは同様の機能を
有するので第２図に図示する入出力インタフェースC1に
基づいて説明する。入出力インタフェースC1のノード番
号を「001」とし、送信データが３ヶあり、それらのデ
ータ識別データを「00001」，「00010」，「00011」と
する。送信に先立ちマイクロコンピュータA1から送受信
制御回路23に対し、インタフェースC1のノード番号「00
1」が与えられる。送受信制御回路23はこのデータを受
けて、フレーム識別データ送信レジスタ19にフレーム識
別データ「001」を書込む。次に、マイクロコンピュー
タA1から送信データが送られてくる。この時、データ識
別データを「00001」とするデータ「10101110」が送ら
れたとする。これにより、データ識別データ「00001」
に対応するアドレスの送信データレジスタ17に「101011
10」が書き込まれる。 送受信制御回路23は送信データレジスタ17にデータが書
き込まれたのを検出して、データ送信手順の実行に移
る。 この時、伝送路（入力インタフェースのシフトレジス
タ）が空状態か否かを判定して、空状態であれば、直ち
に、データ送信を開始し、空状態でなければ、空状態に
なるまで待ってデータ送信を開始する。 伝送路（入力インタフェースのシフトレジスタ）が空状
態にあるというのは、初期状態（例えば、電源投入時、
リセット時）の後、最初のデータフレームのスタートデ
ータの検出されるまでの間、及び、前のデータフレーム
のスタートデータが検出されてから、前のデータフレー
ムが既にシフトレジスタを通過して、次のデータフレー
ムのスタートデータが検出されるまでの間である。 従って、この空状態の検出は、データフレームのスター
トデータを検出してから、スタートデータの検出後の同
期信号のカウント数がデータフレームのビット数とシフ
トレジスタのビット数との和を越えるまでの期間以外の
期間として検出することが可能である。この検出回路は
セットリセットフリップフロップで容易に実現できる。 以上の判定でシフトレジスタの空状態が検出できるよう
に、シフトレジスタ13のビット長は１データフレーム長
より長くしている。空いていれば直ちにスタートビット
をインタフェースC2に向けて送出する。そしてスタート
ビットの直後に、フレーム識別データ「001」更にその
後にデータ識別データ「00001」、そして最後にデータ
「10101110」をシフトレジスタ13上に書き込んで次の入
出力インタフェースC2に向けて送出する。入出力インタ
フェースから１つのデータが送信されると、他の各入出
力インタフェースから１つのデータの送信が可能な時間
間隔を経た後に、次のデータの送信が実行される。この
ようにして、マイクロコンピュータA1から、データ識別
データ「00001」、「00010」、「00011」で識別される
データの送信が指令されると、一定の時間間隔で、それ
らの３つのデータが順次入出力インタフェースC1から送
信される。そして、その空き時間に他の入出力インタフ
ェースからデータの送信が可能となる。 （５）データの受信 入出力インタフェースC1にスタートデータが到着する
と、フレーム検出回路14によりフレームの先頭が検出さ
れ、フレーム検出信号が送受信制御回路23に出力され
る。送受信制御回路23はフレーム検出信号を入力する
と、所定数の同期信号をカウントした後フレーム識別デ
ータをシフトレジスタ13から取り出せるタイミングでフ
レーム識別データ受信レジスタ24に取り出す。送受信制
御回路23はフレーム識別データレジスタ24に取り出され
たフレーム識別データが入出力インタフェースC1のノー
ドアドレスに等しいか否かを判定し、等しい場合にはシ
フトレジスタ13で受信されるデータフレームは、その入
出力インタフェースC1から送信されたデータフレームで
あり、そのデータフレームがシリアル伝送システムを一
巡したことを意味している。したがって、その場合には
そのデータフレームの先頭からデータフレーム長だけ
「１」をシフトレジスタ13に出力することにより、その
データフレームを消去することができる。 一方、受信されたデータフレームのフレーム識別データ
が受信された入出力インタフェースのノードアドレスに
一致しない場合には、そのデータフレームは他の入出力
インタフェースから送信されたことを意味しており、デ
ータの取り込みが行われる。送受信制御回路23はスター
トデータ入力後の同期信号によりタイミングを計り、各
読出しタイミングでシフトレジスタ13からデータ識別デ
ータをデータ識別データ受信レジスタ15に読出し、デー
タを受信データレジスタ16に読出す。そのデータは受信
データレジスタ16にデータアドレス、即ち、データ識別
データ受信レジスタ15に取り込まれたデータ識別データ
に対応して記憶される。 本実施例では、データの読出は他の入出力インタフェー
スから送信されたデータは全て読出すようにしている
が、受信された入出力インタフェースに接続されている
マイクロコンピュータで必要なデータのみを選択的に読
出すようにしてもよい。尚、全てのデータを読出すよう
に構成すると、送受信制御回路23の構成が簡単になると
共に全ての入出力インタフェースの構成を同一構成とす
ることができる。 （６）伝送路の初期化 各入出力インタフェースのシフトレジスタ13に記憶され
るデータは、リセット時に「１」に初期化される。この
初期化により、データフレームの誤った検出が防止され
る。 尚、第４図に示すシフトレジスタ13に接続されているフ
レーム識別データ受信レジスタ24、データ識別データ受
信レジスタ15、受信データレジスタ16、送信データレジ
スタ17、データ識別データ送信レジスタ18、フレーム識
別データ送信レジスタ19の位置関係は、シフトレジスタ
13上のデータの位置がスタートデータ検出後の同期信号
のカウント数により知ることが可能であるので、各レジ
スタに対する入出力のタイミングを制御することにより
可なり自由に設定することができる。また、各レジスタ
とシフトレジスタ13とのデータの入出力はパラレルデー
タ形式で一度に行っても、シフトレジスタ13の１つの桁
からシリアルデータ形式で同期信号に同期して１ビット
ずつ行ってもよい。 また、第３図に示すデータフレームには受信データをチ
ェックするための検査ビットを設けていないが、何らか
の検査ビットを付加し受信時にデータのチェックを行う
ことが望ましい。検査ビットはデータフレーム全体に１
ビット付加するか、フレーム識別データ、データ識別デ
ータ、データ毎に１ビット付加するようにすればよい。
この場合には、第４図に示す入出力インタフェースにパ
リティビット発生回路、パリティビットチェック回路が
付加される。 以上、詳述したように、本発明によれば簡単な構成で伝
送路の空きを確認でき、データフレームの衝突の起きな
い伝送システムの構築が可能である。また、全ての入出
力インタフェースは同一に構成できるため、その入出力
インタフェースをマイクロコンピュータの入出力機能と
してマイクロコンピュータに内蔵することが可能とな
る。更に、シフトレジスタの入力側に光電気変換素子
を、シフトレジスタの出力側に電気光変換素子を接続し
て伝送路を光ファイバーとすることにより、雑音に強い
伝送システム、特に自動車における信頼性の高い伝送シ
ステムを構築することができる。
本発明は１データフレームを記憶できるシフトレジスタ
をリング状に接続し、同期信号に同期してそのシフトレ
ジスタ上のデータを１ビットずつシフトさせながらデー
タを循環させる伝送システムにおいて、シフトレジスタ
に入力するデータフレームのスタートデータを検出して
から、スタートデータの検出後の同期信号のカウント数
がデータフレームのビット数とシフトレジスタのビット
数との和を越えるまでの期間をシフトレジスタが使用状
態にあり、その期間を除く期間をシフトレジスタが空状
態にあると判定して、空状態の時にデータを送出するよ
うにしている。従って、データ伝送の効率を向上させ、
送信待ち時間を減少させることができ、各ステーション
におけるデータのおおむねの同時性を確保することが可
能となる。
をリング状に接続し、同期信号に同期してそのシフトレ
ジスタ上のデータを１ビットずつシフトさせながらデー
タを循環させる伝送システムにおいて、シフトレジスタ
に入力するデータフレームのスタートデータを検出して
から、スタートデータの検出後の同期信号のカウント数
がデータフレームのビット数とシフトレジスタのビット
数との和を越えるまでの期間をシフトレジスタが使用状
態にあり、その期間を除く期間をシフトレジスタが空状
態にあると判定して、空状態の時にデータを送出するよ
うにしている。従って、データ伝送の効率を向上させ、
送信待ち時間を減少させることができ、各ステーション
におけるデータのおおむねの同時性を確保することが可
能となる。
第１図は本発明の概念を示すブロックダイヤグラム。第
２図は本発明の具体的な一実施例に係るシリアル伝送シ
ステムの全体の構成を示した構成図。第３図は同実施例
システムで送受信されるデータフレームの構成を示した
構成図。第４図は同実施例システムで使用されたインタ
フェースの構成を示したブロックダイヤグラムである。 C1〜Cn……入出力インタフェース、A1〜An……コンピュ
ータ、Ｂ……伝送路、13……シフトレジスタ、14……フ
レーム検出回路、15……データ識別データ受信レジス
タ、16……受信データレジスタ17……送信データレジス
タ、18……データ識別データ送信レジスタ、19……フレ
ーム識別送信レジスタ23……送受信制御回路、24……フ
レーム識別受信レジスタ
２図は本発明の具体的な一実施例に係るシリアル伝送シ
ステムの全体の構成を示した構成図。第３図は同実施例
システムで送受信されるデータフレームの構成を示した
構成図。第４図は同実施例システムで使用されたインタ
フェースの構成を示したブロックダイヤグラムである。 C1〜Cn……入出力インタフェース、A1〜An……コンピュ
ータ、Ｂ……伝送路、13……シフトレジスタ、14……フ
レーム検出回路、15……データ識別データ受信レジス
タ、16……受信データレジスタ17……送信データレジス
タ、18……データ識別データ送信レジスタ、19……フレ
ーム識別送信レジスタ23……送受信制御回路、24……フ
レーム識別受信レジスタ
Claims (2)
- 【請求項１】複数のコンピュータ間のデータ伝送システ
ムであって、 前記複数のコンピュータ間のデータ伝送を行うリング状
に構成された伝送路と、 前記伝送路と前記コンピュータ間に配設され、それらの
間のデータの入出力を制御する入出力インタフェースと
から成り、 前記入出力インタフェースに前記伝送路に対しシリアル
データを入出力するシフトレジスタを設け、前記各シフ
トレジスタを前記伝送路に直列に挿入し、前記各シフト
レジスタに記憶されるデータのビット長を１データフレ
ームのビット長以上とし、同期信号に同期して前記各シ
フトレジスタの各ビットを順次シフトさせてデータを循
環させるシリアル伝送システムにおいて、 前記入出力インタフェースは、前記シフトレジスタに入
力する前記データフレームのスタートデータを検出して
から、スタートデータの検出後の同期信号のカウント数
が前記データフレームのビット数と前記シフトレジスタ
のビット数との和を越えるまでの期間を前記シフトレジ
スタが使用状態にあり、その期間を除く期間を前記シフ
トレジスタが空状態にあるとする空状態検出手段を有す
ることを特徴とするシリアル伝送システム。 - 【請求項２】前記シフトレジスタには、シフトレジスタ
に出力するデータを設定する送信データレジスタと、デ
ータを識別するデータ識別データを設定するデータ識別
データ送信レジスタとが接続され、 前記入出力インタフェースは、データの送信時には、前
記空状態検出手段により前記シフトレジスタが空状態で
あると判定された時に、データフレームを発生させ、前
記データ識別データ送信レジスタに設定されたデータ識
別データと前記送信データレジスタに設定されたデータ
を前記シフトレジスタに出力する送信制御回路とを有す
ることを特徴とする特許請求の範囲第１項記載のシリア
ル伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306047A JPH0758968B2 (ja) | 1986-12-22 | 1986-12-22 | シリアル伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306047A JPH0758968B2 (ja) | 1986-12-22 | 1986-12-22 | シリアル伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157546A JPS63157546A (ja) | 1988-06-30 |
| JPH0758968B2 true JPH0758968B2 (ja) | 1995-06-21 |
Family
ID=17952417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306047A Expired - Lifetime JPH0758968B2 (ja) | 1986-12-22 | 1986-12-22 | シリアル伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758968B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2674394B1 (fr) * | 1991-03-22 | 1993-09-17 | Bull Sa | Station appartenant a un reseau de communication en forme d'anneau. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH550521A (de) * | 1972-07-04 | 1974-06-14 | Hasler Ag | Verfahren zur nachrichtenuebertragung zwischen teilnehmerstellen. |
| JPS54110701A (en) * | 1978-02-17 | 1979-08-30 | Mitsubishi Electric Corp | Loop transmission system |
| JPS5769954A (en) * | 1980-10-20 | 1982-04-30 | Ricoh Co Ltd | Loop type packet communication system |
| JPS5910053A (ja) * | 1982-07-08 | 1984-01-19 | Nissin Electric Co Ltd | ル−プ式情報伝送方法 |
-
1986
- 1986-12-22 JP JP61306047A patent/JPH0758968B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63157546A (ja) | 1988-06-30 |
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