JPH0759052A - 自動周波数追従装置 - Google Patents
自動周波数追従装置Info
- Publication number
- JPH0759052A JPH0759052A JP5218146A JP21814693A JPH0759052A JP H0759052 A JPH0759052 A JP H0759052A JP 5218146 A JP5218146 A JP 5218146A JP 21814693 A JP21814693 A JP 21814693A JP H0759052 A JPH0759052 A JP H0759052A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- frequency
- clocks
- tracking device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 ＶＴＲ等のジッター補正に用いるタイムベー
スコレクタのメモリ書き込み用クロック信号発生ＩＣの
内挿クロックを変更できる自動周波数追従装置を提供す
る。 【構成】 入力ビデオ信号かた水平同期分離回路６で分
離した水平同期信号及び固定１／Ｎ分周カウンタ１０の
出力を入力して位相比較を行う位相比較回路７と、位相
比較回路の出力に基づいて発振周波数が制御されて生成
したクロックを固定１／Ｎ分周カウンタ１０に供給する
クロック生成回路９とを備えるＩＣ化した自動周波数追
従装置において、水平同期区間に同数のクロックを内挿
するために、クロック生成回路９の出力側に並列接続し
た１／２、１／４・・分周器１２、１３・・及びこれら
分周器の出力を、内挿されたクロックのうち所定数周期
分選択的に切り換えて出力する切換器１５を備えるクロ
ック操作回路１１を設ける。
スコレクタのメモリ書き込み用クロック信号発生ＩＣの
内挿クロックを変更できる自動周波数追従装置を提供す
る。 【構成】 入力ビデオ信号かた水平同期分離回路６で分
離した水平同期信号及び固定１／Ｎ分周カウンタ１０の
出力を入力して位相比較を行う位相比較回路７と、位相
比較回路の出力に基づいて発振周波数が制御されて生成
したクロックを固定１／Ｎ分周カウンタ１０に供給する
クロック生成回路９とを備えるＩＣ化した自動周波数追
従装置において、水平同期区間に同数のクロックを内挿
するために、クロック生成回路９の出力側に並列接続し
た１／２、１／４・・分周器１２、１３・・及びこれら
分周器の出力を、内挿されたクロックのうち所定数周期
分選択的に切り換えて出力する切換器１５を備えるクロ
ック操作回路１１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオテープレコーダ
等のジッター補正に用いるタイムベースコレクタ（以
下、ＴＢＣという。）の書き込み用クロック信号発生回
路等における自動周波数追従装置に関する。
等のジッター補正に用いるタイムベースコレクタ（以
下、ＴＢＣという。）の書き込み用クロック信号発生回
路等における自動周波数追従装置に関する。
【０００２】
【従来の技術】従来ビデオテープレコーダ（以下、ＶＴ
Ｒという。）において、水平同期信号の間隔に常に一定
クロックを内挿し、そのクロックを用いて前記ＴＢＣの
メモリへの書き込み等を行うが、このクロック信号発生
器の周波数を自動的に前記水平同期信号に追従させるた
めの自動周波数追従装置（以下、ＡＦＣという。）とし
て図４に示すような回路が知られている。
Ｒという。）において、水平同期信号の間隔に常に一定
クロックを内挿し、そのクロックを用いて前記ＴＢＣの
メモリへの書き込み等を行うが、このクロック信号発生
器の周波数を自動的に前記水平同期信号に追従させるた
めの自動周波数追従装置（以下、ＡＦＣという。）とし
て図４に示すような回路が知られている。
【０００３】図４のＡＦＣ回路において、入力されたビ
デオ信号から水平同期分離回路１で水平同期信号を分離
して位相比較回路２に入力する。一方、内挿されるクロ
ック信号は、クロック生成回路４で生成され、１／Ｎ分
周カウンタ５に入力される。ここで１／Ｎに分周された
信号は位相比較回路２に入力されて、入力水平同期信号
と位相比較される。位相比較回路２で検出された位相差
を低域フィルタ・増幅回路（アクティブフィルタ）３を
通ってエラー成分としてクロック生成回路４に入力して
クロック周波数を前記エラー成分で制御することによ
り、１水平同期信号周期にＮ個のクロック、例えばＮ＝
６とすると６個のクロックを内挿することができる。
デオ信号から水平同期分離回路１で水平同期信号を分離
して位相比較回路２に入力する。一方、内挿されるクロ
ック信号は、クロック生成回路４で生成され、１／Ｎ分
周カウンタ５に入力される。ここで１／Ｎに分周された
信号は位相比較回路２に入力されて、入力水平同期信号
と位相比較される。位相比較回路２で検出された位相差
を低域フィルタ・増幅回路（アクティブフィルタ）３を
通ってエラー成分としてクロック生成回路４に入力して
クロック周波数を前記エラー成分で制御することによ
り、１水平同期信号周期にＮ個のクロック、例えばＮ＝
６とすると６個のクロックを内挿することができる。
【０００４】前記ＡＦＣ回路の多くは集積化されてい
て、１／Ｎ分周カウンタ５はＮが固定値として集積回路
内に内蔵されている。このため、外部でクロック内挿数
の変更がある場合、例えば、前記ＴＢＣにおいてＮＴＳ
Ｃ方式（９１０ｆH ）からＰＡＬ方式（９０８ｆH ）に
変更する場合、書き込みクロック周波数が異なるため前
記固定化した集積回路を使用することができず、集積回
路内部の変更を余儀なくされる。
て、１／Ｎ分周カウンタ５はＮが固定値として集積回路
内に内蔵されている。このため、外部でクロック内挿数
の変更がある場合、例えば、前記ＴＢＣにおいてＮＴＳ
Ｃ方式（９１０ｆH ）からＰＡＬ方式（９０８ｆH ）に
変更する場合、書き込みクロック周波数が異なるため前
記固定化した集積回路を使用することができず、集積回
路内部の変更を余儀なくされる。
【０００５】
【発明が解決しようとする課題】本発明は、前記問題点
に鑑み、集積回路内部を変更することなく、外部から入
力するクロックを操作して内挿数の変更を行うことがで
きるＡＦＣ回路を提供する点にある。
に鑑み、集積回路内部を変更することなく、外部から入
力するクロックを操作して内挿数の変更を行うことがで
きるＡＦＣ回路を提供する点にある。
【０００６】
【課題を解決するための手段】本発明は、入力映像信号
から水平同期信号を分離する水平同期分離回路と、該水
平同期分離回路で分離された水平同期信号及び固定分周
カウンタの出力を入力して位相比較を行う位相比較回路
と、該位相比較回路の出力に基づいて発振周波数が制御
されると共に生成したクロックを前記固定分周カウンタ
に供給するクロック生成手段と、該クロック生成手段の
出力端子とを備える自動周波数追従装置において、水平
同期区間に同数のクロックを内挿するためのクロック操
作手段を前記クロック生成手段と前記固定分周カウンタ
との間に設けたことを特徴とし、前記クロック操作手段
は、並列接続した１／２n （ｎ＝１，２，３，・・）分
周手段と、該並列接続した分周手段を水平同期区間に内
挿されているクロックのうち所定数周期のクロックを選
択的に分周して切り換え出力する切換手段とを備えてな
り、又は並列接続した２n （ｎ＝１，２，３，・・）逓
倍手段と、該並列接続した逓倍手段を水平同期区間に内
挿されているクロックのうち所定数周期のクロックを選
択的に逓倍して切り換え出力する切換手段とを備えてな
る。
から水平同期信号を分離する水平同期分離回路と、該水
平同期分離回路で分離された水平同期信号及び固定分周
カウンタの出力を入力して位相比較を行う位相比較回路
と、該位相比較回路の出力に基づいて発振周波数が制御
されると共に生成したクロックを前記固定分周カウンタ
に供給するクロック生成手段と、該クロック生成手段の
出力端子とを備える自動周波数追従装置において、水平
同期区間に同数のクロックを内挿するためのクロック操
作手段を前記クロック生成手段と前記固定分周カウンタ
との間に設けたことを特徴とし、前記クロック操作手段
は、並列接続した１／２n （ｎ＝１，２，３，・・）分
周手段と、該並列接続した分周手段を水平同期区間に内
挿されているクロックのうち所定数周期のクロックを選
択的に分周して切り換え出力する切換手段とを備えてな
り、又は並列接続した２n （ｎ＝１，２，３，・・）逓
倍手段と、該並列接続した逓倍手段を水平同期区間に内
挿されているクロックのうち所定数周期のクロックを選
択的に逓倍して切り換え出力する切換手段とを備えてな
る。
【０００７】
【実施例】図１は、本発明実施例のブロック図を示して
いる。図１の（Ａ）において、入力ビデオ信号は、水平
同期信号分離回路６において水平同期信号が分離され、
位相比較回路７に入力される。一方、クロック生成回路
９においてクロック信号は生成されるが、後述するクロ
ック操作回路１１を経由して１／Ｎ分周カウンタ１０に
入力される。
いる。図１の（Ａ）において、入力ビデオ信号は、水平
同期信号分離回路６において水平同期信号が分離され、
位相比較回路７に入力される。一方、クロック生成回路
９においてクロック信号は生成されるが、後述するクロ
ック操作回路１１を経由して１／Ｎ分周カウンタ１０に
入力される。
【０００８】この１／Ｎ分周カウンタ１０の出力が位相
比較回路７に入力され、位相誤差成分が検出される。こ
の検出された位相誤差成分は低域フィルタ・増幅回路
（アクティブフィルタ）８を通って前記クロック生成回
路９の周波数制御電圧として取り出される。
比較回路７に入力され、位相誤差成分が検出される。こ
の検出された位相誤差成分は低域フィルタ・増幅回路
（アクティブフィルタ）８を通って前記クロック生成回
路９の周波数制御電圧として取り出される。
【０００９】次に本発明の特徴である前記クロック操作
回路１１について以下に説明する。クロック操作回路１
１は、用途により図１の（Ｂ）及び図２のブッロク図に
示すように構成される。図１の（Ｂ）は内挿するクロッ
ク数をＮより多くする際のクロック操作回路の一例を、
図２は内挿するクロック数をＮよりも少なくする際のク
ロック操作回路の一例をそれぞれ示している。
回路１１について以下に説明する。クロック操作回路１
１は、用途により図１の（Ｂ）及び図２のブッロク図に
示すように構成される。図１の（Ｂ）は内挿するクロッ
ク数をＮより多くする際のクロック操作回路の一例を、
図２は内挿するクロック数をＮよりも少なくする際のク
ロック操作回路の一例をそれぞれ示している。
【００１０】まず、図１の（Ｂ）に示す内挿するクロッ
ク数がＮより多い場合、内挿数をＮ＋Ｍにする場合につ
いて説明する。前記クロック操作回路１１において、前
記クロック生成回路９で生成されてクロック入力端に入
力されたクロックを分周する１／２分周器１２、１／４
分周器１３、１／８分周器１４・・・と並列接続された
１／２n 分周器（ｎ＝１，２，３・・）にそれぞれ入力
され、分周クロックを出力する。前記入力クロック及び
前記分周クロックは切換器１５に入力され、切り換えら
れたクロックを出力して１／Ｎ分周カウンタ１０に入力
する。
ク数がＮより多い場合、内挿数をＮ＋Ｍにする場合につ
いて説明する。前記クロック操作回路１１において、前
記クロック生成回路９で生成されてクロック入力端に入
力されたクロックを分周する１／２分周器１２、１／４
分周器１３、１／８分周器１４・・・と並列接続された
１／２n 分周器（ｎ＝１，２，３・・）にそれぞれ入力
され、分周クロックを出力する。前記入力クロック及び
前記分周クロックは切換器１５に入力され、切り換えら
れたクロックを出力して１／Ｎ分周カウンタ１０に入力
する。
【００１１】図５には前記クロック操作回路１１を用い
た場合のＮ＝６、Ｍ＝２とした際のタイムチャートを示
している。前記タイムチャートにおいて、（ａ）は入力
ビデオ信号より分離された水平同期信号、（ｂ）は前記
クロック操作をする以前にクロック生成回路９が生成し
ているクロックでＮ＝６としたときの従来例が発生する
クロックと変わらない。（ｃ）は１／２分周器１２で前
記操作前のクロック（ｂ）の信号を１／２分周した１／
２分周クロックを示している。
た場合のＮ＝６、Ｍ＝２とした際のタイムチャートを示
している。前記タイムチャートにおいて、（ａ）は入力
ビデオ信号より分離された水平同期信号、（ｂ）は前記
クロック操作をする以前にクロック生成回路９が生成し
ているクロックでＮ＝６としたときの従来例が発生する
クロックと変わらない。（ｃ）は１／２分周器１２で前
記操作前のクロック（ｂ）の信号を１／２分周した１／
２分周クロックを示している。
【００１２】前記クロック操作部１１における動作を、
ここで「水平同期信号１周期のうち、操作前のクロック
（ｂ）の内、斜線を付して示す４周期分を１／２分周さ
れたクロックに切り換える」動作に固定し、操作された
クロックとして（ｄ）のような波形を得る。この（ｄ）
の波形の場合は、水平同期直前の４クロック分を前記操
作により切り換えている。なお、前記操作により水平同
期直後の４クロック分を切り換えても良い。
ここで「水平同期信号１周期のうち、操作前のクロック
（ｂ）の内、斜線を付して示す４周期分を１／２分周さ
れたクロックに切り換える」動作に固定し、操作された
クロックとして（ｄ）のような波形を得る。この（ｄ）
の波形の場合は、水平同期直前の４クロック分を前記操
作により切り換えている。なお、前記操作により水平同
期直後の４クロック分を切り換えても良い。
【００１３】ところで、ＡＦＣ回路の基本動作は、内挿
数Ｎが一定、この場合はＮ＝６になるようにクロックの
周波数を自動的に制御していくものであるが、この状態
で系を安定させると、ＡＦＣ安定後の操作クロックは１
／２分周した２クロック分含んだ６クロックを発生する
ことになり（ｅ）のような波形となる。
数Ｎが一定、この場合はＮ＝６になるようにクロックの
周波数を自動的に制御していくものであるが、この状態
で系を安定させると、ＡＦＣ安定後の操作クロックは１
／２分周した２クロック分含んだ６クロックを発生する
ことになり（ｅ）のような波形となる。
【００１４】このＡＦＣ系は６クロック分で安定するよ
うに動作しなければならないが、クロック操作回路１１
での前記１／２分周操作が加わることにより、クロック
生成回路９（図１）は、１水平周期中に８個のクロック
を生成して、（ｆ）のように操作後のクロックとして、
１水平周期中に８個のクロックが内挿されていることに
なり、Ｎ＝６、Ｍ＝２が達成される。
うに動作しなければならないが、クロック操作回路１１
での前記１／２分周操作が加わることにより、クロック
生成回路９（図１）は、１水平周期中に８個のクロック
を生成して、（ｆ）のように操作後のクロックとして、
１水平周期中に８個のクロックが内挿されていることに
なり、Ｎ＝６、Ｍ＝２が達成される。
【００１５】一般にＭクロック分内挿数を増やす場合に
は、Ｎクロックの内２Ｍクロック分を分周したものに置
き換えれるようにすれば実現できる。但し、この際Ｎ≧
２Ｍ、すなわち本来の内挿している数の半分以上の分周
クロックへの置き換えは不可能であるという制限が生じ
る。
は、Ｎクロックの内２Ｍクロック分を分周したものに置
き換えれるようにすれば実現できる。但し、この際Ｎ≧
２Ｍ、すなわち本来の内挿している数の半分以上の分周
クロックへの置き換えは不可能であるという制限が生じ
る。
【００１６】そこで、本発明は、図６に示すタイムチャ
ートのような操作を行うことによりＮ＜２Ｍの条件下で
も内挿可能になる。図６において、（ａ）は水平同期信
号、（ｂ）は１／２分周器１２の出力、（ｃ）は１／４
分周器１３の出力である。前記クロック操作回路１１で
の動作を、「水平同期１周期の内１／４分周クロックを
１周期、他を１／２分周クロックに切り換える」動作に
固定すると、（ｄ）のような操作されたクロックがクロ
ック操作回路１１から出力される。
ートのような操作を行うことによりＮ＜２Ｍの条件下で
も内挿可能になる。図６において、（ａ）は水平同期信
号、（ｂ）は１／２分周器１２の出力、（ｃ）は１／４
分周器１３の出力である。前記クロック操作回路１１で
の動作を、「水平同期１周期の内１／４分周クロックを
１周期、他を１／２分周クロックに切り換える」動作に
固定すると、（ｄ）のような操作されたクロックがクロ
ック操作回路１１から出力される。
【００１７】ところで、ＡＦＣ回路の基本動作は、内挿
数Ｎが一定、この場合はＮ＝６になるようにクロックの
周波数を自動的に制御していくものであるが、この状態
で系を安定させると、ＡＦＣ安定後の操作クロックは１
／２分周した１クロック分含んだ６クロックを発生する
ことになり、ＡＦＣ安定後の操作クロックは（ｅ）のよ
うな波形となる。
数Ｎが一定、この場合はＮ＝６になるようにクロックの
周波数を自動的に制御していくものであるが、この状態
で系を安定させると、ＡＦＣ安定後の操作クロックは１
／２分周した１クロック分含んだ６クロックを発生する
ことになり、ＡＦＣ安定後の操作クロックは（ｅ）のよ
うな波形となる。
【００１８】ＡＦＣ系は６クロック分で安定するように
動作しなければならないが、クロック操作回路１１での
前記１／２及び１／４分周操作が加わることにより、ク
ロック生成回路９では１水平周期中に１４個のクロック
を生成して、操作後のクロックは、（ｆ）のように１水
平周期中に１４個のクロックが内挿されていることにな
り、Ｎ＝６であるのでＭ＝８となって制限以上のクロッ
クを内挿していることになる。
動作しなければならないが、クロック操作回路１１での
前記１／２及び１／４分周操作が加わることにより、ク
ロック生成回路９では１水平周期中に１４個のクロック
を生成して、操作後のクロックは、（ｆ）のように１水
平周期中に１４個のクロックが内挿されていることにな
り、Ｎ＝６であるのでＭ＝８となって制限以上のクロッ
クを内挿していることになる。
【００１９】次に、図２に示し操作回路によるＮ−Ｍに
する場合について説明する。図２はその操作回路を示し
ており、クロック生成回路９から入力されたクロック
は、２逓倍器１６、４逓倍器１７、８逓倍器１８、・・
・と２n 逓倍器に入力され逓倍クロックを出力してい
る。入力クロック及び前記逓倍クロックは、切換器１９
に入力されて切り換えられたクロックを出力する。
する場合について説明する。図２はその操作回路を示し
ており、クロック生成回路９から入力されたクロック
は、２逓倍器１６、４逓倍器１７、８逓倍器１８、・・
・と２n 逓倍器に入力され逓倍クロックを出力してい
る。入力クロック及び前記逓倍クロックは、切換器１９
に入力されて切り換えられたクロックを出力する。
【００２０】図７には、前記クロック操作回路１１によ
るＮ＝３、Ｍ＝１の場合のタイムチャートを示してい
る。図７において、（ａ）は入力ビデオ信号より分離さ
れた水平同期信号、（ｂ）はクロック操作以前にクロッ
ク生成器９が生成しているクロック、（ｃ）はそのクロ
ックの２逓倍のクロックを示している。
るＮ＝３、Ｍ＝１の場合のタイムチャートを示してい
る。図７において、（ａ）は入力ビデオ信号より分離さ
れた水平同期信号、（ｂ）はクロック操作以前にクロッ
ク生成器９が生成しているクロック、（ｃ）はそのクロ
ックの２逓倍のクロックを示している。
【００２１】前記クロック操作回路１１の動作を、ここ
で「水平同期信号１周期のうち生成クロック１周期を２
逓倍クロックに置き換える」動作に固定すると、（ｄ）
のようなクロックがクロック操作回路１１から出力され
る。このままＡＦＣを安定させると操作クロックは
（ｅ）のようになり、この時クロック生成回路９からは
操作後のクロック（ｆ）の出力、つまり２個のクロック
が内挿された出力が得られる。
で「水平同期信号１周期のうち生成クロック１周期を２
逓倍クロックに置き換える」動作に固定すると、（ｄ）
のようなクロックがクロック操作回路１１から出力され
る。このままＡＦＣを安定させると操作クロックは
（ｅ）のようになり、この時クロック生成回路９からは
操作後のクロック（ｆ）の出力、つまり２個のクロック
が内挿された出力が得られる。
【００２２】また、図８のように操作前のクロック
（ｂ）を２逓倍クロック（ｃ）に完全に置き換えてしま
うと、最終的に操作後のクロック生成回路９の出力は
（ｅ）のようになり、４水平同期に対し、Ｎ＝３の３周
期のクロックを得ることが可能となり、整数倍のクロッ
クの内挿のとどまらない自由度を持つことができる。
（ｂ）を２逓倍クロック（ｃ）に完全に置き換えてしま
うと、最終的に操作後のクロック生成回路９の出力は
（ｅ）のようになり、４水平同期に対し、Ｎ＝３の３周
期のクロックを得ることが可能となり、整数倍のクロッ
クの内挿のとどまらない自由度を持つことができる。
【００２３】ところで、前記逓倍器からなる操作回路
は、その構成が複雑になるため、実現性のある回路とし
ては、図３に示すように分周型の回路に変更して、操作
をする以前の生成クロックを１／２分周器２１で１／２
分周してこれを基準クロックとすれば、切換器２０を基
本クロック側２２に切り換えて、切換器２０より操作ク
ロックを出力することにより、２逓倍したことと等価に
なるのでこのような回路を操作回路として利用する。ま
た、切換器２０を１／４分周器２３側に切り換えること
により１／２分周クロックを得ることができ、逓倍及び
分周クロックを操作クロックとして出力することができ
る。
は、その構成が複雑になるため、実現性のある回路とし
ては、図３に示すように分周型の回路に変更して、操作
をする以前の生成クロックを１／２分周器２１で１／２
分周してこれを基準クロックとすれば、切換器２０を基
本クロック側２２に切り換えて、切換器２０より操作ク
ロックを出力することにより、２逓倍したことと等価に
なるのでこのような回路を操作回路として利用する。ま
た、切換器２０を１／４分周器２３側に切り換えること
により１／２分周クロックを得ることができ、逓倍及び
分周クロックを操作クロックとして出力することができ
る。
【００２４】以上、これまでの操作について整理する
と、一般に内挿数ＮのＡＦＣを内挿数Ｎ＋Ｍに変更する
場合、Ｎ＋Ｍ≧２Ｍ、すなわちＮ≧ＭならばＡＦＣ入力
クロックのＮ周期のうちＭ周期を１／２分周したクロッ
クで置き換えれば良い。もし、Ｎ＜ＭならばＡＦＣクロ
ックをまず１／２分周したものに置き換える。これによ
りこのＡＦＣは２Ｎの内挿が可能になったことになるた
め、Ｍの半分、Ｍ／２の周期を１／４分周クロックで置
き換えればＮ＋Ｍの内挿ができる。
と、一般に内挿数ＮのＡＦＣを内挿数Ｎ＋Ｍに変更する
場合、Ｎ＋Ｍ≧２Ｍ、すなわちＮ≧ＭならばＡＦＣ入力
クロックのＮ周期のうちＭ周期を１／２分周したクロッ
クで置き換えれば良い。もし、Ｎ＜ＭならばＡＦＣクロ
ックをまず１／２分周したものに置き換える。これによ
りこのＡＦＣは２Ｎの内挿が可能になったことになるた
め、Ｍの半分、Ｍ／２の周期を１／４分周クロックで置
き換えればＮ＋Ｍの内挿ができる。
【００２５】しかし、Ｍが奇数の場合にはＭ／２の整数
部のみ置き換えを行い、１周期だけ基本クロックを挿入
すれば、図９に示すようにＮ＝６、Ｍ＝７とした場合に
ついて見ると、この場合は、Ｎ＝６であるから１／Ｎ分
周カウンタは１／６分周カウンタとなる。ここで図９
（ｂ）に示すような１／２分周したクロックを操作され
たクロックとすると、クロック生成回路９が生成したク
ロックは１水平周期内に１２個入ることになる。そして
基本クロックの１クロック分を１／４分周に切り換える
と、生成クロックは１４個挿入されてしまい、Ｎ＋Ｍ＝
６＋７＝１３個の挿入ができない。
部のみ置き換えを行い、１周期だけ基本クロックを挿入
すれば、図９に示すようにＮ＝６、Ｍ＝７とした場合に
ついて見ると、この場合は、Ｎ＝６であるから１／Ｎ分
周カウンタは１／６分周カウンタとなる。ここで図９
（ｂ）に示すような１／２分周したクロックを操作され
たクロックとすると、クロック生成回路９が生成したク
ロックは１水平周期内に１２個入ることになる。そして
基本クロックの１クロック分を１／４分周に切り換える
と、生成クロックは１４個挿入されてしまい、Ｎ＋Ｍ＝
６＋７＝１３個の挿入ができない。
【００２６】そこで、１／４分周に切り換える前に、図
９（ｃ）のように生成クロックの基本クロックをは数と
して１波挿入すると、基本クロック１波、１／４分周ク
ロック１波、１／２分周クロック４波を数えてＡＦＣは
安定し、ＡＦＣ安定後のクロックは図９（ｅ）のように
なり、操作後のクロック（ｆ）は、基本クロック単位で
１×１＋４×１＋２×４＝１３となり、１３クロックの
挿入が可能になる。なお、図９（ｄ）において水平同期
信号の周期を大きく記載しているが、これは作図上の問
題で実質は図９（ａ）と変わらない。
９（ｃ）のように生成クロックの基本クロックをは数と
して１波挿入すると、基本クロック１波、１／４分周ク
ロック１波、１／２分周クロック４波を数えてＡＦＣは
安定し、ＡＦＣ安定後のクロックは図９（ｅ）のように
なり、操作後のクロック（ｆ）は、基本クロック単位で
１×１＋４×１＋２×４＝１３となり、１３クロックの
挿入が可能になる。なお、図９（ｄ）において水平同期
信号の周期を大きく記載しているが、これは作図上の問
題で実質は図９（ａ）と変わらない。
【００２７】一般に、１×ａ＋２×ｂ＋２2 ×ｃ＋２×
ｄ・・・で挿入数を決定し、ａ＋ｂ＋ｃ＋ｄ＋・・＝Ｎ
となるように、ａ、ｂ、ｃ、ｄ・・を決めれば任意の数
の挿入が可能となる。
ｄ・・・で挿入数を決定し、ａ＋ｂ＋ｃ＋ｄ＋・・＝Ｎ
となるように、ａ、ｂ、ｃ、ｄ・・を決めれば任意の数
の挿入が可能となる。
【００２８】同様に、内挿数が２Ｎを越える際にはＡＦ
Ｃクロックを１／４分周クロックに置き換えて操作を行
えば良い。逆に、内挿数ＮのＡＦＣを内挿数Ｎ−Ｍに変
更する場合は、Ｎ≧２ＭならばＭ周期分を２逓倍のクロ
ックに切り換える操作をする。Ｎが奇数の場合でＮ−１
＝２Ｍならば、操作後のクロックは半周期分ずれて２水
平周期に奇数波分を内挿することもできる。
Ｃクロックを１／４分周クロックに置き換えて操作を行
えば良い。逆に、内挿数ＮのＡＦＣを内挿数Ｎ−Ｍに変
更する場合は、Ｎ≧２ＭならばＭ周期分を２逓倍のクロ
ックに切り換える操作をする。Ｎが奇数の場合でＮ−１
＝２Ｍならば、操作後のクロックは半周期分ずれて２水
平周期に奇数波分を内挿することもできる。
【００２９】Ｎ＜２Ｍであれば、クロックを２逓倍と４
逓倍の間で同様の操作をすれば良い。すなわち、ＡＦＣ
入力クロックをまず２逓倍クロックに置き換えると、こ
のＡＦＣはＮ／２の内挿に変更することができる。ここ
で（２Ｎ−２Ｍ）周期を４逓倍に切り換えれば、Ｎ−Ｍ
の内挿が可能である。以上説明したように、前記操作回
路において、分周、逓倍の切り換え及び切り換えのタイ
ミングの選択により内挿するクロックを任意の数に設定
できることが明らかである。
逓倍の間で同様の操作をすれば良い。すなわち、ＡＦＣ
入力クロックをまず２逓倍クロックに置き換えると、こ
のＡＦＣはＮ／２の内挿に変更することができる。ここ
で（２Ｎ−２Ｍ）周期を４逓倍に切り換えれば、Ｎ−Ｍ
の内挿が可能である。以上説明したように、前記操作回
路において、分周、逓倍の切り換え及び切り換えのタイ
ミングの選択により内挿するクロックを任意の数に設定
できることが明らかである。
【００３０】
【発明の効果】（１）集積化された既存のＡＦＣ回路の
内部を変更することなく、入力するクロックを操作して
内挿数を変更するため、比較的安価な回路で任意の内挿
するクロックを生成できる。 （２）クロック操作は基本クロックとその分周波もしく
は逓倍波を切り換える単純な構成のため、簡易な回路で
ＡＦＣ回路を実現できる。 （３）内挿クロックを増加させることにより、オーバー
サンプリングあるいはデータの間引き等を同じＡＦＣ回
路のままで実現できる。
内部を変更することなく、入力するクロックを操作して
内挿数を変更するため、比較的安価な回路で任意の内挿
するクロックを生成できる。 （２）クロック操作は基本クロックとその分周波もしく
は逓倍波を切り換える単純な構成のため、簡易な回路で
ＡＦＣ回路を実現できる。 （３）内挿クロックを増加させることにより、オーバー
サンプリングあるいはデータの間引き等を同じＡＦＣ回
路のままで実現できる。
【図１】本発明の第１実施例のブロック図である。
【図２】本発明の第２実施例のブロック図である。
【図３】本発明の第３実施例のブロック図である。
【図４】従来例のブロック図である。
【図５】本発明第１実施例の第１のタイムチャートであ
る。
る。
【図６】本発明第１実施例の第２のタイムチャートであ
る。
る。
【図７】本発明第２実施例の第１のタイムチャートであ
る。
る。
【図８】本発明第２実施例の第２のタイムチャートであ
る。
る。
【図９】本発明第１実施例の第３のタイムチャートであ
る。
る。
６ 水平同期分離回路 ７ 位相比較回路 ８ 低域フィルタ ９ クロック生成回路 １０ １／Ｎ分周カウンタ １１ クロック操作回路 １２ １／２分周器 １３ １／４分周器 １４ １／８分周器 １５ 切換器 １６ ２逓倍器 １７ ４逓倍器 １８ ８逓倍器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/12 Ａ
Claims (3)
- 【請求項１】 入力映像信号から水平同期信号を分離す
る水平同期分離回路と、該水平同期分離回路で分離され
た水平同期信号及び固定分周カウンタの出力を入力して
位相比較を行う位相比較回路と、該位相比較回路の出力
に基づいて発振周波数が制御されると共に生成したクロ
ックを前記固定分周カウンタに供給するクロック生成手
段と、該クロック生成手段の出力端子とを備える自動周
波数追従装置において、水平同期区間に同数のクロック
を内挿するためのクロック操作手段を前記クロック生成
手段と前記固定分周カウンタとの間に設けたことを特徴
とする自動周波数追従装置。 - 【請求項２】 前記クロック操作手段は、並列接続した
１／２n （ｎ＝１，２，３，・・）分周手段と、該並列
接続した分周手段を水平同期区間に内挿されているクロ
ックのうち所定数周期のクロックを選択的に分周して切
り換え出力する切換手段とを備えてなることを特徴とす
る請求項１記載の自動周波数追従装置。 - 【請求項３】 前記クロック操作手段は、並列接続した
２n （ｎ＝１，２，３，・・）逓倍手段と、該並列接続
した逓倍手段を水平同期区間に内挿されているクロック
のうち所定数周期のクロックを選択的に逓倍して切り換
え出力する切換手段とを備えてなることを特徴とする請
求項１記載の自動周波数追従装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218146A JPH0759052A (ja) | 1993-08-10 | 1993-08-10 | 自動周波数追従装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218146A JPH0759052A (ja) | 1993-08-10 | 1993-08-10 | 自動周波数追従装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0759052A true JPH0759052A (ja) | 1995-03-03 |
Family
ID=16715369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218146A Pending JPH0759052A (ja) | 1993-08-10 | 1993-08-10 | 自動周波数追従装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532389B1 (ko) * | 1998-08-10 | 2006-01-27 | 삼성전자주식회사 | 액정 판넬 구동용 전압 발생장치 및 방법 |
| US7061537B2 (en) | 2002-03-12 | 2006-06-13 | Via Technologies, Inc. | Adaptive deflicker method and adaptive deflicker filter |
| US7102690B2 (en) | 2002-03-12 | 2006-09-05 | Via Technologies Inc. | Clock signal synthesizer with multiple frequency outputs and method for synthesizing clock signal |
-
1993
- 1993-08-10 JP JP5218146A patent/JPH0759052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532389B1 (ko) * | 1998-08-10 | 2006-01-27 | 삼성전자주식회사 | 액정 판넬 구동용 전압 발생장치 및 방법 |
| US7061537B2 (en) | 2002-03-12 | 2006-06-13 | Via Technologies, Inc. | Adaptive deflicker method and adaptive deflicker filter |
| US7102690B2 (en) | 2002-03-12 | 2006-09-05 | Via Technologies Inc. | Clock signal synthesizer with multiple frequency outputs and method for synthesizing clock signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5179438A (en) | Pulse signal delay device, and pulse signal phase detector and clock generator using the device | |
| JP3278546B2 (ja) | 同期信号発生回路 | |
| JP3520082B2 (ja) | ビデオ処理のための表示ロックされたタイミング信号 | |
| EP0810736A1 (en) | PLL frequency synthesizer | |
| JPS6184183A (ja) | 順次走査ビデオ・プロセツサ | |
| JPH09130823A (ja) | 映像信号処理装置 | |
| US4970588A (en) | Video monitoring apparatus with plural inputs | |
| EP0553767B1 (en) | Phase locked loop circuit | |
| JPH0759052A (ja) | 自動周波数追従装置 | |
| JPH10229504A (ja) | 同期処理回路 | |
| JP3137709B2 (ja) | デジタル回路配置 | |
| JP2003534699A (ja) | 分数ｎ分周器および分数ｎ分周器を備える周波数合成器 | |
| JP2944284B2 (ja) | 多画面表示装置 | |
| JP2542707B2 (ja) | 水平同期パルス計測回路 | |
| JP2846858B2 (ja) | ２次元／３次元映像変換装置 | |
| JP3024130B2 (ja) | 任意位相抽出回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| KR0177237B1 (ko) | 디지탈 비디오카세트레코더에 있어서 락드모드용 오디오계의 클럭생성기 | |
| JPS598104B2 (ja) | ビット位相調整回路 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH0738398A (ja) | クロック切替回路 | |
| KR940009585B1 (ko) | 시간축 오차 보정장치의 제어신호 발생회로 | |
| JP3204684B2 (ja) | 信号レート制御装置 | |
| JP3414795B2 (ja) | 垂直同期パルス発生回路 | |
| JP3144735B2 (ja) | 同期信号発生器 |