JPS598104B2 - ビット位相調整回路 - Google Patents
ビット位相調整回路Info
- Publication number
- JPS598104B2 JPS598104B2 JP54100174A JP10017479A JPS598104B2 JP S598104 B2 JPS598104 B2 JP S598104B2 JP 54100174 A JP54100174 A JP 54100174A JP 10017479 A JP10017479 A JP 10017479A JP S598104 B2 JPS598104 B2 JP S598104B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- adjustment circuit
- circuit
- multiphase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はビット位相調整回路に関するものである。
一般に、各種のディジタル装置において、周波数同期は
とられているが位相同期がとられていない複数の信号に
対し、同一位相で変化点を合せることが要求される場合
がしばしば生ずる。
とられているが位相同期がとられていない複数の信号に
対し、同一位相で変化点を合せることが要求される場合
がしばしば生ずる。
従来では、このような要求があつた場合には各信号毎に
クロック抽出回路を設け、これらのクロック抽出回路に
より抽出されたクロックを基に位相同期をとつていた。
従つて、クロック抽出回路が多数必要となり、装置の小
型化を阻害すると共に装置の価格が高くなるという欠点
を有していた。本発明の目的は、従つて、簡単な回路で
、周波数同期はとれているが位相同期がとれていない信
号の変化点を同一位相で合せることができるビット位相
調整回路を提供することにある。
クロック抽出回路を設け、これらのクロック抽出回路に
より抽出されたクロックを基に位相同期をとつていた。
従つて、クロック抽出回路が多数必要となり、装置の小
型化を阻害すると共に装置の価格が高くなるという欠点
を有していた。本発明の目的は、従つて、簡単な回路で
、周波数同期はとれているが位相同期がとれていない信
号の変化点を同一位相で合せることができるビット位相
調整回路を提供することにある。
上記目的を達成するための本発明の特徴は、周波数同期
はとられているが位相同期がとられていない複数のデー
タ信号の変化点を同一位相に合せるためのビット位相調
整回路において、前記データ信号のいずれか１つからク
ロックを抽出する手段と、抽出されたクロックと位相の
異なるクロックを発生させる多相クロック発生手段と、
前記データ信号毎に対応して設けられ前記多相クロック
発生手段からのＭ個の多相クロックが供給される調整回
路とを備え、前記調整回路は前記Ｍ個の多相クロックの
タイミングに対応する前記データ信号のレベルを記憶す
る記憶手段と、前記記憶手段の出力の多数決をとる多数
決手段と、該多数決手段の結果を所定のタイミングで読
出す手段とを有していることにある。以下、図示の実施
例により本発明を詳細に説明する。
はとられているが位相同期がとられていない複数のデー
タ信号の変化点を同一位相に合せるためのビット位相調
整回路において、前記データ信号のいずれか１つからク
ロックを抽出する手段と、抽出されたクロックと位相の
異なるクロックを発生させる多相クロック発生手段と、
前記データ信号毎に対応して設けられ前記多相クロック
発生手段からのＭ個の多相クロックが供給される調整回
路とを備え、前記調整回路は前記Ｍ個の多相クロックの
タイミングに対応する前記データ信号のレベルを記憶す
る記憶手段と、前記記憶手段の出力の多数決をとる多数
決手段と、該多数決手段の結果を所定のタイミングで読
出す手段とを有していることにある。以下、図示の実施
例により本発明を詳細に説明する。
第１図には、本発明の一実施例が示されている。
ビット位相調整回路１は、周波数同期はとられているが
位相同期がとられていない複数のデータ信号５１、５２
、５３の変化点を同一位相に合せるためのものであり、
３つのデータ信号のうちの１つであるデータ信号５１か
らクロックを抽出するためのクロック抽出回路２を備え
ている。クロック抽出回路２からのクロックＣＬは多相
クロック発生回路３に入力され、ここでクロツクＣＬと
周波数は同じであるが相互に位相の異なる多相クロツク
Ｇが作られる。図示の例では多相クロツクＧは６０度お
きに位相の異なる６つのクロツクφ１乃至φ６から成つ
ており、多相クロツクＧは各データ信号Ｓ１乃至Ｓ２に
対応して設けられている調整回路４，５，６に夫々印加
されている。調整回路４乃至６は、夫々多相クロツクＧ
により、データ信号Ｓ１乃至Ｓ３の注目したタイムスロ
ツト内のレベルを多数決によつて決定し、これにより特
定のクロツクのタイミングで各データ信号の変化点の位
相同期を行なわせる回路である。第２図には、多相クロ
ツク発生回路３と、調整回路４とがより詳細に示されて
いる。
位相同期がとられていない複数のデータ信号５１、５２
、５３の変化点を同一位相に合せるためのものであり、
３つのデータ信号のうちの１つであるデータ信号５１か
らクロックを抽出するためのクロック抽出回路２を備え
ている。クロック抽出回路２からのクロックＣＬは多相
クロック発生回路３に入力され、ここでクロツクＣＬと
周波数は同じであるが相互に位相の異なる多相クロツク
Ｇが作られる。図示の例では多相クロツクＧは６０度お
きに位相の異なる６つのクロツクφ１乃至φ６から成つ
ており、多相クロツクＧは各データ信号Ｓ１乃至Ｓ２に
対応して設けられている調整回路４，５，６に夫々印加
されている。調整回路４乃至６は、夫々多相クロツクＧ
により、データ信号Ｓ１乃至Ｓ３の注目したタイムスロ
ツト内のレベルを多数決によつて決定し、これにより特
定のクロツクのタイミングで各データ信号の変化点の位
相同期を行なわせる回路である。第２図には、多相クロ
ツク発生回路３と、調整回路４とがより詳細に示されて
いる。
多相クロツク発生回路３は、入力信号を６０〔度〕遅延
させる遅延回路３１乃至３５が直列に接続されて成つて
おり、第３図ｂ乃至第３図ｇに示すように順次位相が６
０〔度〕づつずれたクロツクφ１乃至φ６が多相クロツ
クＧとして得られる。一方、調整回路４は、Ｄ型フリツ
プ・フロツプ４１乃至４５と、これらのＤ型フリツプ・
フロツプ４１乃至４５の各Ｑ出力が入力され、多数をと
る多数決回路４６とから成つている。Ｄ型フリツプ・フ
ロツプの各入力Ｄには第３図ａに示される如きデータ信
号Ｓ１が印加されており、Ｄ型フリツプ・フロツプの各
クロツク端子Ｃにはクロツクφ，乃至φ５が図示の如く
印加され、各クロツクの立上り時点におけるデータ信号
Ｓ１のレベルが、各Ｄ型フリツプ・フロツプ４１乃至４
５に記憶される。クロツクφ６は多数決回路４６にタイ
ミング信号として印加されており、その立上り時点にお
いて入力信号のレベルの多数決をとつてその結果に従つ
て出力信号Ｓａのレベルを変化させる。従つて、例えば
、時刻ｔ＝Ｔｌ，ｔ２，・・・・・・・・・，Ｔ５にお
けるクロツクφ１乃至φ５の一連の立上り時点に着目す
ると、Ｔ，におけるクロツクφ１の立上り時点でデータ
信号Ｓ１は丁度変化点となるので、フリツプ・フロツプ
４１の出力内容は不定であるが、Ｔ，乃至Ｔ５における
クロツクφ２乃至φ５の各立上り時点ではデータ信号Ｓ
，のレベルが「１」であるので、フリツプ・フロツプ４
２乃至４５の出力内容は全て「１」となり、時刻Ｔ６に
おいてクロツクφ６が立上ると、フリツプ・フロツプ４
１乃至４５の出力内容の多数決がとられ、出力信号Ｓａ
のレベルは「１」に変化する（第３図ｈ参照）。他の調
整回路５，６も第２図に示す調整回路４と同様に構成さ
れているので、時刻Ｔｌ，ｔ２，・・・・・・・・・，
Ｔ６における上述の動作と同様の動作がデータ信号Ｓ２
，Ｓ３についても行なわれ、従つて、クロツクφ６の立
上り時点毎に出力信号Ｓｂ，Ｓｃのレベル変化が設定さ
れ、周波数同期はとれているが位相同期がとれていない
信号Ｓｌ，Ｓ２，Ｓ３のレベル変化点を同一位相で合せ
た出力信号Ｓａ，Ｓｂ，Ｓｃを得ることができる。
させる遅延回路３１乃至３５が直列に接続されて成つて
おり、第３図ｂ乃至第３図ｇに示すように順次位相が６
０〔度〕づつずれたクロツクφ１乃至φ６が多相クロツ
クＧとして得られる。一方、調整回路４は、Ｄ型フリツ
プ・フロツプ４１乃至４５と、これらのＤ型フリツプ・
フロツプ４１乃至４５の各Ｑ出力が入力され、多数をと
る多数決回路４６とから成つている。Ｄ型フリツプ・フ
ロツプの各入力Ｄには第３図ａに示される如きデータ信
号Ｓ１が印加されており、Ｄ型フリツプ・フロツプの各
クロツク端子Ｃにはクロツクφ，乃至φ５が図示の如く
印加され、各クロツクの立上り時点におけるデータ信号
Ｓ１のレベルが、各Ｄ型フリツプ・フロツプ４１乃至４
５に記憶される。クロツクφ６は多数決回路４６にタイ
ミング信号として印加されており、その立上り時点にお
いて入力信号のレベルの多数決をとつてその結果に従つ
て出力信号Ｓａのレベルを変化させる。従つて、例えば
、時刻ｔ＝Ｔｌ，ｔ２，・・・・・・・・・，Ｔ５にお
けるクロツクφ１乃至φ５の一連の立上り時点に着目す
ると、Ｔ，におけるクロツクφ１の立上り時点でデータ
信号Ｓ１は丁度変化点となるので、フリツプ・フロツプ
４１の出力内容は不定であるが、Ｔ，乃至Ｔ５における
クロツクφ２乃至φ５の各立上り時点ではデータ信号Ｓ
，のレベルが「１」であるので、フリツプ・フロツプ４
２乃至４５の出力内容は全て「１」となり、時刻Ｔ６に
おいてクロツクφ６が立上ると、フリツプ・フロツプ４
１乃至４５の出力内容の多数決がとられ、出力信号Ｓａ
のレベルは「１」に変化する（第３図ｈ参照）。他の調
整回路５，６も第２図に示す調整回路４と同様に構成さ
れているので、時刻Ｔｌ，ｔ２，・・・・・・・・・，
Ｔ６における上述の動作と同様の動作がデータ信号Ｓ２
，Ｓ３についても行なわれ、従つて、クロツクφ６の立
上り時点毎に出力信号Ｓｂ，Ｓｃのレベル変化が設定さ
れ、周波数同期はとれているが位相同期がとれていない
信号Ｓｌ，Ｓ２，Ｓ３のレベル変化点を同一位相で合せ
た出力信号Ｓａ，Ｓｂ，Ｓｃを得ることができる。
上記実施例では６相の多相クロツクを用いた場合の例を
示したが、６相に限らず、入力データ信号の１タイムス
ロツト内をＮ分割するＭ相（Ｍ２Ｎ）の多相クロツクと
することができる。
示したが、６相に限らず、入力データ信号の１タイムス
ロツト内をＮ分割するＭ相（Ｍ２Ｎ）の多相クロツクと
することができる。
本発明によれば、上述の如く、同一ビツトレイトを有す
るデータ信号を再生中継或はビツト同期化する際それぞ
れにクロツク抽出回路を持ち位相を調整する必要はなく
１つのクロツク抽出回路を用いた簡単な回路で任意の位
相に調整できる。また、入力データ信号にジツタが存在
しても出力信号にはこのジツタが現われることがない。
るデータ信号を再生中継或はビツト同期化する際それぞ
れにクロツク抽出回路を持ち位相を調整する必要はなく
１つのクロツク抽出回路を用いた簡単な回路で任意の位
相に調整できる。また、入力データ信号にジツタが存在
しても出力信号にはこのジツタが現われることがない。
第１図は本発明の一実施例のプロツク図、第２図は第１
図に示す装置の要部の詳細プロツク図、第３図ａ乃至第
３図ｈは第１図及び第２図の動作を説明するためのタイ
ムチヤートである。 １・・・・・・ビツト位相調整回路、２・・・・・・ク
ロツク抽出回路、３・・・・・・多相クロツク発生回路
、４，５，６・・・・・・調整回路、３１乃至３５・・
・・・・遅延回路、４１乃至４５・・・・・・Ｄ型フリ
ップ・フロップ、Ｓｌ，Ｓ２，Ｓ３・・・・・・・・・
データ信号、Ｓａ，Ｓｂ，Ｓｃ・・・・・・出力信号、
φ，乃至φ６・・・・・・クロツク。
図に示す装置の要部の詳細プロツク図、第３図ａ乃至第
３図ｈは第１図及び第２図の動作を説明するためのタイ
ムチヤートである。 １・・・・・・ビツト位相調整回路、２・・・・・・ク
ロツク抽出回路、３・・・・・・多相クロツク発生回路
、４，５，６・・・・・・調整回路、３１乃至３５・・
・・・・遅延回路、４１乃至４５・・・・・・Ｄ型フリ
ップ・フロップ、Ｓｌ，Ｓ２，Ｓ３・・・・・・・・・
データ信号、Ｓａ，Ｓｂ，Ｓｃ・・・・・・出力信号、
φ，乃至φ６・・・・・・クロツク。
Claims (1)
- １ 周波数同期はとられているが位相同期がとられてい
ない複数のデータ信号の変化点を同一位相に合せるため
のビット位相調整回路において、前記データ信号のいず
れか１つからクロックを抽出する手段と、抽出されたク
ロックと位相の異なるクロックを発生させる多相クロッ
ク発生手段と、前記データ信号毎に対応して設けられ前
記多相クロック発生手段からのＭ個の多相クロックが供
給される調整回路とを備え、前記調整回路は前記Ｍ個の
多相クロックのタイミングに対応する前記データ信号の
レベルを記憶する記憶手段と、前記記憶手段の出力の多
数決をとる多数決手段と、該多数決手段の結果を所定の
タイミングで読出す手段とを有していることを特徴とす
るビット位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54100174A JPS598104B2 (ja) | 1979-08-08 | 1979-08-08 | ビット位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54100174A JPS598104B2 (ja) | 1979-08-08 | 1979-08-08 | ビット位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5624843A JPS5624843A (en) | 1981-03-10 |
| JPS598104B2 true JPS598104B2 (ja) | 1984-02-22 |
Family
ID=14266948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54100174A Expired JPS598104B2 (ja) | 1979-08-08 | 1979-08-08 | ビット位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598104B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4559607A (en) * | 1983-07-11 | 1985-12-17 | International Telephone And Telegraph Corporation | Arrangement to provide an accurate time-of-arrival indication for a plurality of received signals |
| JPS61231395A (ja) * | 1985-04-03 | 1986-10-15 | Kajima Corp | 蓄熱槽 |
| JPS628572U (ja) * | 1985-06-26 | 1987-01-19 | ||
| JP4956989B2 (ja) * | 2005-12-20 | 2012-06-20 | 日立情報通信エンジニアリング株式会社 | クロック同期方法およびクロック同期回路 |
-
1979
- 1979-08-08 JP JP54100174A patent/JPS598104B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5624843A (en) | 1981-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS598104B2 (ja) | ビット位相調整回路 | |
| JP2712465B2 (ja) | クロック選択回路 | |
| JPS6339209A (ja) | 同期回路 | |
| JPH0477134A (ja) | 多重信号分離回路 | |
| JPH0759052A (ja) | 自動周波数追従装置 | |
| JPH04207520A (ja) | 非同期クロックパルスの同期化方式 | |
| JP2025075253A (ja) | データ処理装置 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JP2621260B2 (ja) | 画像の拡大縮小装置 | |
| JPS6252501B2 (ja) | ||
| JPH0722915Y2 (ja) | デジタル自動最適位相同期回路 | |
| JP2533371Y2 (ja) | 多相クロック発生回路 | |
| JPS58151143A (ja) | 多重信号分離回路 | |
| JP2977955B2 (ja) | サンプリング回路 | |
| JP2005244648A (ja) | デジタルｐｌｌ回路 | |
| KR20040041985A (ko) | 지연 동기 루프 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH07120941B2 (ja) | デイジタルｐｌｌ回路 | |
| JPH05218999A (ja) | 列変換回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPH084223B2 (ja) | ディジタル発振器 | |
| JPS6245240A (ja) | デイジタル信号同期回路 | |
| JPS62198287A (ja) | 映像信号の変換回路 | |
| JPH0311394A (ja) | パーソナルコンピュータの同期合わせ回路 | |
| JPH03255743A (ja) | ビット同期回路 |