JPH075935A - 電源並列運転方式 - Google Patents
電源並列運転方式Info
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- JPH075935A JPH075935A JP5147969A JP14796993A JPH075935A JP H075935 A JPH075935 A JP H075935A JP 5147969 A JP5147969 A JP 5147969A JP 14796993 A JP14796993 A JP 14796993A JP H075935 A JPH075935 A JP H075935A
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Abstract
(57)【要約】
【目的】ＰＷＭにより入力直流電圧を所望の出力直流電
圧に変換する電源の並列運転において、負極性の出力側
に逆流阻止用として挿入したＦＥＴのオン／オフ制御で
発生する電力損失を大幅に低減し、かつ電源の故障に迅
速に応動させる。 【構成】電源ユニット２−１，２−２の出力側にＦＥＴ
６を挿入して逆流を阻止する構成において、電源ユニッ
ト２−１，２−２のＰＷＭによる出力電圧をＰＷＭのパ
ルス幅制御で制御する出力電圧制御回路５の出力する制
御電圧を検出し、電源ユニット分離回路７によりＦＥＴ
６をオン／オフすることを可能とする。
圧に変換する電源の並列運転において、負極性の出力側
に逆流阻止用として挿入したＦＥＴのオン／オフ制御で
発生する電力損失を大幅に低減し、かつ電源の故障に迅
速に応動させる。 【構成】電源ユニット２−１，２−２の出力側にＦＥＴ
６を挿入して逆流を阻止する構成において、電源ユニッ
ト２−１，２−２のＰＷＭによる出力電圧をＰＷＭのパ
ルス幅制御で制御する出力電圧制御回路５の出力する制
御電圧を検出し、電源ユニット分離回路７によりＦＥＴ
６をオン／オフすることを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は電源並列運転方式に関
し、特にパルス幅変調（ＰＷＭ）を利用して入力直流電
圧を所定の出力直流電圧に変換出力し、かつ負極性の出
力側にＦＥＴ（電界効果トランジスタ）を逆流阻止用素
子として介在させた複数の電源ユニットを並列運転する
電源並列運転方式に関する。
し、特にパルス幅変調（ＰＷＭ）を利用して入力直流電
圧を所定の出力直流電圧に変換出力し、かつ負極性の出
力側にＦＥＴ（電界効果トランジスタ）を逆流阻止用素
子として介在させた複数の電源ユニットを並列運転する
電源並列運転方式に関する。
【０００２】
【従来の技術】高信頼性が要求される大容量の電源シス
テムにおいては、複数の電源ユニットの出力を並列接続
し、電源ユニットの一台が故障しても他の電源ユニット
には影響を与えず、安定した電力を負荷に供給してい
る。
テムにおいては、複数の電源ユニットの出力を並列接続
し、電源ユニットの一台が故障しても他の電源ユニット
には影響を与えず、安定した電力を負荷に供給してい
る。
【０００３】このような並列運転においては、電源ユニ
ットの故障モードとして電源ユニット内部の出力コンデ
ンサが短絡したような場合には、当該電源ユニットを他
の正常な電源ユニットから分離することが必要である。
ットの故障モードとして電源ユニット内部の出力コンデ
ンサが短絡したような場合には、当該電源ユニットを他
の正常な電源ユニットから分離することが必要である。
【０００４】一般的には、このような分離のために出力
直流電圧の負極性側に他の電源ユニットからの出力電流
の逆流を抑止する接続としたダイオードを用いていた。
これは、ダイオードの逆方向阻止特性を利用したもので
ある。この場合、ダイオードの順電圧Ｖf によるロスが
発生する。
直流電圧の負極性側に他の電源ユニットからの出力電流
の逆流を抑止する接続としたダイオードを用いていた。
これは、ダイオードの逆方向阻止特性を利用したもので
ある。この場合、ダイオードの順電圧Ｖf によるロスが
発生する。
【０００５】また、最近では、ダイオードの代りにＦＥ
Ｔを用いることも行なわれている。これは、オン抵抗が
ダイオードに比して小さいＦＥＴを用いればダイオード
よりもロスが小さいという利点を考慮したことによる。
このＦＥＴ利用の場合も、何らかの方法で異常時にＦＥ
Ｔをオフとしないと、正常な電源ユニットから電流が逆
流してしまうことになる。
Ｔを用いることも行なわれている。これは、オン抵抗が
ダイオードに比して小さいＦＥＴを用いればダイオード
よりもロスが小さいという利点を考慮したことによる。
このＦＥＴ利用の場合も、何らかの方法で異常時にＦＥ
Ｔをオフとしないと、正常な電源ユニットから電流が逆
流してしまうことになる。
【０００６】図３は、従来の電源並列運転方式の構成図
である。図３の電源並列運転方式は、ＰＷＭによるＤＣ
−ＤＣ変換で出力を得る２台の電源ユニット２０−１と
２０−２の並列運転例を示し、それぞれの電源ユニット
は入力直流電源１による入力直流電圧をＰＷＭにより交
流変換する変換回路３と、変換回路３の出力を整流平滑
して所望の直流出力電圧として負荷８に供給する整流／
平滑回路４と、直流出力電圧を入力としてこれを一定に
保持するようにＰＷＭのパルス幅を制御する制御信号Ｓ
を出力する出力電圧制御回路５と、逆流阻止用として負
荷性の出力側に挿入したダイオード２１とを有する。
である。図３の電源並列運転方式は、ＰＷＭによるＤＣ
−ＤＣ変換で出力を得る２台の電源ユニット２０−１と
２０−２の並列運転例を示し、それぞれの電源ユニット
は入力直流電源１による入力直流電圧をＰＷＭにより交
流変換する変換回路３と、変換回路３の出力を整流平滑
して所望の直流出力電圧として負荷８に供給する整流／
平滑回路４と、直流出力電圧を入力としてこれを一定に
保持するようにＰＷＭのパルス幅を制御する制御信号Ｓ
を出力する出力電圧制御回路５と、逆流阻止用として負
荷性の出力側に挿入したダイオード２１とを有する。
【０００７】
【発明が解決しようとする課題】上述した従来の電源並
列運転方式では、次のような問題点がある。
列運転方式では、次のような問題点がある。
【０００８】すなわち、負極性出力側にダイオードを挿
入する場合は、順電圧Ｖf が大きいため（０．５Ｖ〜１
Ｖ）発生するロスが大きく、電源の効率低下の原因とな
っている。例えば、５Ｖ／１０Ａ出力では、Ｖf ＝０．
５Ｖとするとロスは０．５Ｖ×１０Ａ＝５Ｗとなりこれ
だけで効率が１０％低下する。
入する場合は、順電圧Ｖf が大きいため（０．５Ｖ〜１
Ｖ）発生するロスが大きく、電源の効率低下の原因とな
っている。例えば、５Ｖ／１０Ａ出力では、Ｖf ＝０．
５Ｖとするとロスは０．５Ｖ×１０Ａ＝５Ｗとなりこれ
だけで効率が１０％低下する。
【０００９】また、電源ユニットの負極性出力側にＦＥ
Ｔを挿入する場合は、出力電流を検出してＦＥＴをオフ
とする方式（特開平３−１０３０２９号公告）や、出力
電圧を検出してＦＥＴをオフとする方式（特開昭６３−
１０７４６０号公告）などが開示されているが、前者は
出力電流を検出しているため、ここでロスが発生し効率
が低下する。また後者は、出力電圧を検出してＦＥＴを
オフするため、検出電圧より僅かに大きい出力電圧程度
ではＦＥＴはそのままオンしており、他の電源ユニット
の出力電流が逆流してくることが避けられない。
Ｔを挿入する場合は、出力電流を検出してＦＥＴをオフ
とする方式（特開平３−１０３０２９号公告）や、出力
電圧を検出してＦＥＴをオフとする方式（特開昭６３−
１０７４６０号公告）などが開示されているが、前者は
出力電流を検出しているため、ここでロスが発生し効率
が低下する。また後者は、出力電圧を検出してＦＥＴを
オフするため、検出電圧より僅かに大きい出力電圧程度
ではＦＥＴはそのままオンしており、他の電源ユニット
の出力電流が逆流してくることが避けられない。
【００１０】本発明の目的は上述した問題点を解決し、
電源ユニットの故障状態を検出するための検出ロスを著
しく抑圧し、かつ検出遅れによる他の電源ユニットから
の出力電流の逆流を根本的に抑止しうる電源並列運転方
式を提供することにある。
電源ユニットの故障状態を検出するための検出ロスを著
しく抑圧し、かつ検出遅れによる他の電源ユニットから
の出力電流の逆流を根本的に抑止しうる電源並列運転方
式を提供することにある。
【００１１】
【課題を解決するための手段】本発明の方式は、入力直
流電圧にパルス幅変調を施して所定の出力直流電圧に変
換するとともに負極性の出力側にＦＥＴをオン状態で接
続して故障時には前記ＦＥＴをオフとする電源ユニット
を複数並列運転する電源並列運転方式であって、前記出
力直流電圧の微小変動が所定のしきい値を超えるか否か
を検出し所定のしきい値を超える場合には遅滞なく前記
ＦＥＴをオフとして当該電源ユニットを他のユニット電
源から分離する電源ユニット分離手段を備える。
流電圧にパルス幅変調を施して所定の出力直流電圧に変
換するとともに負極性の出力側にＦＥＴをオン状態で接
続して故障時には前記ＦＥＴをオフとする電源ユニット
を複数並列運転する電源並列運転方式であって、前記出
力直流電圧の微小変動が所定のしきい値を超えるか否か
を検出し所定のしきい値を超える場合には遅滞なく前記
ＦＥＴをオフとして当該電源ユニットを他のユニット電
源から分離する電源ユニット分離手段を備える。
【００１２】また本発明の方式は、前記出力直流電圧の
微小変動を、前記パルス幅変調による前記出力直流電圧
の規定値保持のためのパルス幅制御を行なう制御電圧に
よって検出するものとした構成を有する。
微小変動を、前記パルス幅変調による前記出力直流電圧
の規定値保持のためのパルス幅制御を行なう制御電圧に
よって検出するものとした構成を有する。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成図である。本実施例
は電源ユニット２−１，２−２の２台並列運転の場合を
例とし、電源ユニット２−１および２−２は同一構成
で、それぞれ入力値電源１と負荷８とに並列接続されて
いる。電源ユニット２−１を例としてその構成を見る
に、入力直流電源１による入力直流電圧にＰＷＭを施し
て交流変換して結合トランスを介して出力する変換回路
３と、変換回路３の出力を整流し平滑化を施して所望の
出力直流電圧として負荷８に出力する整流／平滑回路４
と、整流／平滑回路４の出力を検出して、検出出力が所
定の規定値となるように、変換回路３におけるＰＷＭの
パルス幅を制御するための所定の規定値と検出出力との
差の変動成分としての制御信号を出力する出力電圧制御
回路５と、電源ユニット２−１の負極性の出力側に挿入
したＦＥＴ６と、本発明に直接かかわる電源ユニット分
離手段を構成する電源ユニット分離回路７とを備える。
る。図１は本発明の一実施例の構成図である。本実施例
は電源ユニット２−１，２−２の２台並列運転の場合を
例とし、電源ユニット２−１および２−２は同一構成
で、それぞれ入力値電源１と負荷８とに並列接続されて
いる。電源ユニット２−１を例としてその構成を見る
に、入力直流電源１による入力直流電圧にＰＷＭを施し
て交流変換して結合トランスを介して出力する変換回路
３と、変換回路３の出力を整流し平滑化を施して所望の
出力直流電圧として負荷８に出力する整流／平滑回路４
と、整流／平滑回路４の出力を検出して、検出出力が所
定の規定値となるように、変換回路３におけるＰＷＭの
パルス幅を制御するための所定の規定値と検出出力との
差の変動成分としての制御信号を出力する出力電圧制御
回路５と、電源ユニット２−１の負極性の出力側に挿入
したＦＥＴ６と、本発明に直接かかわる電源ユニット分
離手段を構成する電源ユニット分離回路７とを備える。
【００１４】次に、本実施例の動作について図２を参照
して説明する。
して説明する。
【００１５】図２は図１の電源ユニット分離回路７の部
分を詳細に示す構成図である。
分を詳細に示す構成図である。
【００１６】図２において、電源ユニット分離回路７
は、電源ユニット分離回路７を電源ユニット２−１の本
体、すなわちＰＷＭによる出力直流電圧発生回路から電
気的には分離して光学的に制御信号を抽出するホトカプ
ラ９ａおよび９ｂと、一定レベル以上の制御信号の変動
を増幅して出力するＩＣ構成のシャントレギュレータ１
３と、シャントレギュレータ１３の動作に応動してオン
／オフしＦＥＴ８のオン／オフを制御するトランジスタ
１６ならびに関連抵抗１０，１１，１２，１４，１５，
１７および１８を含む。
は、電源ユニット分離回路７を電源ユニット２−１の本
体、すなわちＰＷＭによる出力直流電圧発生回路から電
気的には分離して光学的に制御信号を抽出するホトカプ
ラ９ａおよび９ｂと、一定レベル以上の制御信号の変動
を増幅して出力するＩＣ構成のシャントレギュレータ１
３と、シャントレギュレータ１３の動作に応動してオン
／オフしＦＥＴ８のオン／オフを制御するトランジスタ
１６ならびに関連抵抗１０，１１，１２，１４，１５，
１７および１８を含む。
【００１７】次に、電源ユニット分離回路７の動作につ
いて説明する。
いて説明する。
【００１８】いま、整流／平滑回路４の出力が例えば５
Ｖであるとする。定常状態ではシャントレギュレータ１
３の出力は２．５Ｖと設定される。シャントレギュレー
タ１３は、抵抗１０および１１により分圧された出力５
Ｖの分圧電圧を受け、この分圧電圧が許容変動範囲を含
む所定の一定値にあるときは出力を基準値としての２．
５Ｖに設定し、何等かの理由で所定の一定値を超える変
動を生ずるとその変動成分の絶対値を増幅して基準値
２．５Ｖに重畳する。正常状態にあっては、トランジス
タ１６はシャントレギュレータ１３による電圧設定でオ
ンとされ、これによってＦＥＴ６もオン状態に設定され
る。
Ｖであるとする。定常状態ではシャントレギュレータ１
３の出力は２．５Ｖと設定される。シャントレギュレー
タ１３は、抵抗１０および１１により分圧された出力５
Ｖの分圧電圧を受け、この分圧電圧が許容変動範囲を含
む所定の一定値にあるときは出力を基準値としての２．
５Ｖに設定し、何等かの理由で所定の一定値を超える変
動を生ずるとその変動成分の絶対値を増幅して基準値
２．５Ｖに重畳する。正常状態にあっては、トランジス
タ１６はシャントレギュレータ１３による電圧設定でオ
ンとされ、これによってＦＥＴ６もオン状態に設定され
る。
【００１９】電源ユニット２−１内で障害が発生し、例
えば整流／平滑回路４が出力コンデンサなどのショート
モードで破壊し、直流出力電圧が所定の一定値を超えて
微小低下するとシャントレギュレータ１３で変動分を絶
対値増幅し、出力設定値を２．５Ｖから大きく上昇させ
る。シャントレギュレータ１３の増幅度を仮に１００と
すると、出力電圧が３０ｍ微小低下すればシャントレギ
ュレータ１３の出力値は２．５Ｖに３Ｖ重畳され、これ
によってトランジスタ１６がオフとなり、ＦＥＴ６もオ
フに制御される。
えば整流／平滑回路４が出力コンデンサなどのショート
モードで破壊し、直流出力電圧が所定の一定値を超えて
微小低下するとシャントレギュレータ１３で変動分を絶
対値増幅し、出力設定値を２．５Ｖから大きく上昇させ
る。シャントレギュレータ１３の増幅度を仮に１００と
すると、出力電圧が３０ｍ微小低下すればシャントレギ
ュレータ１３の出力値は２．５Ｖに３Ｖ重畳され、これ
によってトランジスタ１６がオフとなり、ＦＥＴ６もオ
フに制御される。
【００２０】このようにして、電源ユニット分離回路７
は、ＦＥＴ６を定常時はオンとして低ロスで電力を負荷
７に供給させ、異常時には直流出力電圧の微小変化を検
出してＦＥＴ６をオフとして負荷７との分離を行なう。
この電源ユニット分離回路７がＦＥＴ６をオフとする直
流出力の微小変動量はあらかじめ設定されるが、上述の
例の如く少なくとも数１０ｍＶに達すれば発動され、こ
れにより電源ユニットの異常に対応して極めて低ロスで
遅滞なくＦＥＴ６をオフとすることができる。
は、ＦＥＴ６を定常時はオンとして低ロスで電力を負荷
７に供給させ、異常時には直流出力電圧の微小変化を検
出してＦＥＴ６をオフとして負荷７との分離を行なう。
この電源ユニット分離回路７がＦＥＴ６をオフとする直
流出力の微小変動量はあらかじめ設定されるが、上述の
例の如く少なくとも数１０ｍＶに達すれば発動され、こ
れにより電源ユニットの異常に対応して極めて低ロスで
遅滞なくＦＥＴ６をオフとすることができる。
【００２１】なお、図３に示す如く、ＦＥＴの並列構成
がダイオードによる並列構成よりも低ロスとして扱える
範囲は、図３におけるＦＥＴ特性１０１とダイオード特
性１０２の関係からも明らかな如く、出力電流がＩｍａ
ｘよりも小さい領域である。
がダイオードによる並列構成よりも低ロスとして扱える
範囲は、図３におけるＦＥＴ特性１０１とダイオード特
性１０２の関係からも明らかな如く、出力電流がＩｍａ
ｘよりも小さい領域である。
【００２２】また、本実施例においては、電源ユニット
が２台の場合を例としたが、３台以上の場合も同様に実
施しうることは明らかである。
が２台の場合を例としたが、３台以上の場合も同様に実
施しうることは明らかである。
【００２３】
【発明の効果】以上説明したように本発明は、ＰＷＭに
より入力直流電圧から所望の出力直流電圧を得る電源ユ
ニットの出力電圧制御に利用する制御信号を流用して電
源ユニットの負極性の出力側に挿入した逆流抑止用のＦ
ＥＴをオン／オフ制御することにより、電源ユニット内
のショート等の故障に対して迅速に応動しかつ著しい低
ロス化を図った電源並列運転を可能とする効果を有す
る。
より入力直流電圧から所望の出力直流電圧を得る電源ユ
ニットの出力電圧制御に利用する制御信号を流用して電
源ユニットの負極性の出力側に挿入した逆流抑止用のＦ
ＥＴをオン／オフ制御することにより、電源ユニット内
のショート等の故障に対して迅速に応動しかつ著しい低
ロス化を図った電源並列運転を可能とする効果を有す
る。
【図１】本発明の一実施例の電源並列運転方式の構成図
である。
である。
【図２】図１の電源ユニット分離回路８の部分を詳細に
示す構成図である。
示す構成図である。
【図３】従来の電源並列運転方式の構成図である。
【図４】ダイオードとＦＥＴの電圧対電流特性図であ
る。
る。
１ 入力直流電源 ２−１，２−２ 電源ユニット ３ 変換回路 ４ 整流／平滑回路 ５ 出力電圧制御回路 ６ ＦＥＴ ７ 電源ユニット分離回路 ８ 負荷 ９ａ，９ｂ ホトカプラ １０〜１２ 抵抗 １３ シャントレギュレータ １４，１５ 抵抗 １６ トランジスタ １７，１８ 抵抗
Claims (2)
- 【請求項１】 入力直流電圧にパルス幅変調を施して所
定の出力直流電圧に変換するとともに負極性の出力側に
ＦＥＴをオン状態で接続して故障時には前記ＦＥＴをオ
フとする電源ユニットを複数並列運転する電源並列運転
方式であって、前記出力直流電圧の微小変動が所定のし
きい値を超えるか否かを検出し所定のしきい値を超える
場合には遅滞なく前記ＦＥＴをオフとして当該電源ユニ
ットを他のユニット電源から分離する電源ユニット分離
手段を備えることを特徴とする電源並列運転方式。 - 【請求項２】 前記出力直流電圧の微小変動を、前記パ
ルス幅変調による前記出力直流電圧の規定値保持のため
のパルス幅制御を行なう制御電圧によって検出すること
を特徴とする請求項１記載の電源並列運転方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147969A JP2994174B2 (ja) | 1993-06-18 | 1993-06-18 | 電源並列運転方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147969A JP2994174B2 (ja) | 1993-06-18 | 1993-06-18 | 電源並列運転方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH075935A true JPH075935A (ja) | 1995-01-10 |
| JP2994174B2 JP2994174B2 (ja) | 1999-12-27 |
Family
ID=15442199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147969A Expired - Fee Related JP2994174B2 (ja) | 1993-06-18 | 1993-06-18 | 電源並列運転方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994174B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146620A3 (en) * | 2000-03-30 | 2001-10-24 | Hitachi, Ltd. | Driving method of semiconductor switching device and power supply apparatus operated according to said method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154058A (ja) * | 1984-01-23 | 1985-08-13 | 三井化学株式会社 | ポリマ−複合金属制振材 |
-
1993
- 1993-06-18 JP JP5147969A patent/JP2994174B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154058A (ja) * | 1984-01-23 | 1985-08-13 | 三井化学株式会社 | ポリマ−複合金属制振材 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146620A3 (en) * | 2000-03-30 | 2001-10-24 | Hitachi, Ltd. | Driving method of semiconductor switching device and power supply apparatus operated according to said method |
| US6381152B1 (en) | 2000-03-30 | 2002-04-30 | Hitachi, Ltd. | Method of driving semiconductor switching device in non-saturated state and power supply apparatus containing such a switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2994174B2 (ja) | 1999-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960402 |
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