JPH0760411B2

JPH0760411B2 - バッファ記憶制御装置

Info

Publication number: JPH0760411B2
Application number: JP1129864A
Authority: JP
Inventors: 正文柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: JPH02308349A; US5136702A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バッファ記憶制御技術に関し、特に、記憶階
層を有する情報処理装置の性能向上に効果のある技術に
関する。

〔従来の技術〕

たとえば、記憶装置の特性に関する重要な事項として、
アクセス速度とコストおよびアクセス速度が容量の関係
があり、一般に高速なものほどコストが高く、また低速
のものほど容量は大きいということが知られている。

このため、たとえば、汎用の電子計算機システムなどの
情報処理装置においては、比較的大容量の主記憶装置を
構築するに際してコストによる制約から実現可能なアク
セス速度には自ずと限度があり、中央処理装置内の極め
て高速なレジスタ記憶と主記憶装置との間にはアクセス
速度の差を生じることとなり、そのままでは、中央処理
装置の動作速度が主記憶装置の動作速度に拘束されるこ
ととなる。

一方、周知の局所参照性により、大容量の主記憶装置に
格納されたデータのうち、ある時点でアクセスされる範
囲は限られており、この特性を利用して、主記憶装置よ
りも容量は小さいがより高速で中央処理装置の動作速度
に近いバッファ記憶を両者の間に介在させ、アクセスが
予想されるデータを主記憶装置からバッファ記憶に複写
しておき、中央処理装置には、なるべく高速なバッファ
記憶をアクセスさせるようにした記憶階層を構築するこ
とで、前述のような問題を回避することが一般に行われ
ている。

ところで、このような記憶階層においては、バッファ記
憶の容量を増加させることが、中央処理装置が要求する
データがバッファ記憶に存在する確率、すなわちヒット
レシオを高め、長時間を要する低速な主記憶への直接的
なアクセスの頻度を減少させて、中央処理装置における
命令実行時間の短縮などの性能向上に効果がある。

そして、中央処理装置からバッファ記憶へのアクセスの
一手法として、論理アドレスの一部の数ビットでバッフ
ァ記憶にアドレス付けして当該バッファ記憶へのアクセ
スを高速化する、いわゆるセットアソシアティブ方式が
あるが、この方式では、前述のようなバッファ記憶の容
量増加を実現するためには、（１）．バッファ記憶をア
クセスするアドレス範囲（バッファ記憶を構成するカラ
ム数）を増加させるか、または、（２）．セットアソシ
アティビティ（個々のカラムに属するロウ数）を増加さ
せる必要がある。

しかし、セットアソシアティビティが増加すると、同一
カラムに属するすべてのロウを調べるための比較回数が
増大するため、ハードウェアの物量増によるコストの制
約から、ロウ数の増加には限界がある。

また、仮想記憶方式を用いた情報処理装置では、バッフ
ァ記憶を増加させると、論理アドレスの一部とバッファ
記憶の実アドレスとを対応付けて格納するバッファアド
レスアレイをアクセスするためのアドレス範囲を、論理
アドレスの変換不要なページ内アドレス部分を超えて、
実アドレスへの変換が必要なページアドレス部分にまで
拡大する必要が生じる。すなわち、バッファ記憶は実ア
ドレスで管理されており、バッファアドレスアレイを実
アドレスでアクセスするためには、アドレス変換装置を
用いて論理アドレスから実アドレスを求め、その後バッ
ファアドレスアレイをアクセスするという手順を踏むこ
ととなり、目的のデータの論理アドレスが確定してから
バッファ記憶をアクセスするまでの冗長な時間（オーバ
ーヘッド）が増大するという問題が生じる。

このため、従来から、バッファ記憶の容量を増大させる
ため、バッファアドレスアレイを論理アドレスのままで
アクセスすることが行われている。

論理アドレスによるバッファアドレスアレイのアクセス
では、アクセスアドレスとして、ページアドレス部分の
一部Ｎビットと、ページ内アドレス部分とが用いられ
る。ページアドレス部分は論理アドレスと実アドレスと
が異なるため、ある実アドレスはバッファアドレスアレ
イの2^N個のエントリ（クラス）に入ることが可能にな
る。そしてページアドレス部分のＮビットとページ内ア
ドレス部分とを用いてバッファアドレスアレイをアクセ
スして得られた実アドレスがアドレス変換手段によって
得られた実アドレスと一致した場合に、バッファ記憶に
目的のデータが存在すると判定される（これをロジカル
ヒットという）。

一方、ロジカルヒットでない場合には、バッファアドレ
スアレイの他のクラスをアクセスし、他のクラスに一致
する実アドレスがある（これをリアルヒットという）
か、他のクラスにも一致する実アドレスがない（これを
ノットインバッファ記憶という）ことを判定する必要が
ある。

このリアルヒットの検出方式としては、以下のようない
くつかの例がある。すなわち、（１）．ロジカルヒットしない場合に、ページアドレス
部分のＮビットを順次変化させてバッファアドレスアレ
イをアクセスし、得られた実アドレスが目的のアドレス
に一致するか調べる。この方式では、クラス数が多いと
実アドレスの検出に長大な時間を要するので、その対策
として、たとえば特開昭62−80742号公報などに開示さ
れているように、実アドレスによってアクセスされ、当
該実アドレスに対するデータのバッファ記憶内における
有無の情報を持つタグ記憶を設けることで、実アドレス
の検出の所要時間の短縮を図ることが行われている。

（２）．ページ内アドレス部分を用いてバッファアドレ
スアレイの全クラスを同時に読み出し、ロジカルヒッ
ト，リアルヒット，ノットインバッファ記憶を判定す
る。この場合には、全クラスの実アドレスの比較操作が
必要となるため、ロジカルヒットのみの検出に比較して
所要時間が長くなる可能性が大きい。

〔発明が解決しようとする課題〕

ところが、上記の従来技術では、いずれの場合でも、バ
ッファ記憶のアクセスに際してロジカルヒットしない場
合にリアルヒット検出のための所要時間が長くなるとい
う問題がある。

すなわち、前記（１）の従来技術の場合には、リアルヒ
ット検出のためバッファアドレスアレイの他のすべての
クラスをアクセスする必要があり、バッファアドレスア
レイのアクセスに用いられるページアドレスがＮビット
の時、最大で2^N−１回のアクセスが必要となる。また、
このアクセス回数を低減するべくタグ記憶を導入した場
合には、バッファアドレスアレイの他のすべてのクラス
のアクセスが必要となるのはタグ記憶がヒットした場合
のみとなり、その確率は減少するがタグ記憶は実アドレ
スでアクセスしなければならないため、アドレス変換手
段によって実アドレスを得ることが必須となり、ロジカ
ルヒットした場合に比較してタグ記憶のアクセス時間分
だけ余分な時間が必要となる。

また、前記（２）の従来技術の場合には、バッファアド
レスアレイの全クラスのアクセスと実アドレス比較手段
が必要となるため、たとえば、実装上の問題などによ
り、ロジカルヒット検出手段とリアルヒット検出手段と
を分離し、リアルヒット検出時間をロジカルヒット検出
時間に比べて遅くしなければならない場合も発生する
が、その場合にはロジカルヒットしない時にバッファ記
憶へのアクセスに余分な時間が必要となり、中央処理装
置における命令実行時間を増加させてしまう。

そこで、本発明の目的は、バッファ記憶へのアクセスに
際してロジカルヒットしない場合に必要となるリアルヒ
ット検出の所要時間を短縮することが可能なバッファ記
憶制御装置を提供することにある。

本発明の他の目的は、バッファ記憶を備えた情報処理装
置における平均命令実行時間の短縮を実現することが可
能なバッファ記憶制御装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

本発明になるバッファ記憶制御装置は、主記憶と、この
主記憶のデータの一部の写を保持するバッファ記憶と、
当該バッファ記憶が保持するデータの主記憶における実
アドレスを保持するバッファアドレスアレイ部と、ペー
ジアドレス部分とページ内アドレス部分からなる論理ア
ドレスを実アドレスに変換するアドレス変換手段とを有
する情報処理装置において、ページアドレス部分の一部Ｎビットとページ内アドレス
部分とを用いてバッファアドレスアレイ部をアクセスし
て得られた実アドレスと、アドレス変換手段で得られる
実アドレスとが一致するロジカルヒットか否かによって
バッファ記憶における要求データの有無を検出する第１
の検出手段と、バッファアドレスアレイ部の2^N個のクラスのうち、第１
の検出手段ではアクセスされなかった（2^N−１）個の各
々のクラスのいずれかに要求データの実アドレスが存在
するリアルヒットか否かによってバッファ記憶における
要求データの有無を検出する第２の検出手段と、ロジカルヒットでもリアルヒットでもなく、バッファ記
憶に保持されていないことが以前に判明しているノット
インバッファ記憶のデータの実アドレスを記憶する一つ
以上のアドレス保持レジスタを具備し、第１の検出手段
による前記バッファアドレスアレイ部へのアクセスに並
行してアドレス保持レジスタに保持された実アドレスと
アドレス変換手段で得られる実アドレスとが一致するか
否かによって要求データがノットインバッファ記憶か否
かを検出する第３の検出手段とを設け、第１の検出手段ではロジカルヒットではないことが検出
され、かつ第３の検出手段ではノットインバッファ記憶
ではないことが検出された場合に、第２の検出手段によ
ってリアルヒットか否かを調べることにより、バッファ
記憶における要求データの有無を検出するようにしたも
のである。

〔作用〕

上記した本発明のバッファ記憶制御装置によれば、たと
えば、ロジカルヒットの確率を大きくしてバッファ記憶
のアクセスを高速化すべく、バッファ記憶に保持するデ
ータをロジカルヒットするクラスに選択的に登録し、ロ
ジカルヒットしない他のクラスに登録されているデータ
は抹消するようなバッファ記憶の制御を行う情報処理装
置において、論理アドレスからアドレス変換手段を介し
て得られる実アドレスを用いた第１の検出手段によるロ
ジカルヒットの判定と、第３の検出手段によるアドレス
保持レジシタの内容と前記実アドレスとを比較すること
によるノットインバッファ記憶の判定（ノットインバッ
ファ記憶であれば、冗長なリアルヒットの検出動作を行
うことなくリアルヒットしないことが確定）とが並行し
て遂行されるので、ロジカルヒットしない場合のリアル
ヒットの判定結果をオーバーヘッドなしに得ることがで
き、ロジカルヒットしない場合のリアルヒットの判定に
要する時間を確実に短縮できる。

これにより、たとえば中央処理装置からバッファ記憶へ
のデータの書き込み動作のように、ロジカルヒットしな
い時にはリアルヒットの有無を調べ、リアルヒットした
クラスにデータを書き込むか既存のデータを抹消する動
作を行う必要がある場合に、リアルヒット検出の所要時
間に起因する処理の遅延が解消され、バッファ記憶を備
えた情報処理装置における平均命令実行時間の短縮を実
現することができる。

〔実施例１〕以下、本発明の一実施例であるバッファ記憶制御装置を
図面を参照しながら詳細に説明する。

第１図は本実施例のバッファ記憶制御装置を備えた情報
処理装置の構成の要部を取り出して示すブロック図であ
り、第２図〜第４図はその制御動作の一例を説明するタ
イムチャートである。

本実施例の情報処理装置は、演算器７などからなる中央
処理装置と、この中央処理装置における所定の処理を遂
行する際の制御を行うプログラムや処理の対象となるデ
ータなどの情報が格納される比較的大容量の主記憶８
と、この主記憶８と中央処理装置との間に介在し、主記
憶８よりも容量は小さいがより高速なアクセスが可能な
バッファ記憶５とで構成されている。

そして、主記憶８に格納されている情報の中で中央処理
装置の側からのアクセスされる確率の高いものをより高
速なバッファ記憶５に複写し、中央処理装置はプログラ
ムを構成する命令や処理対象となるデータなどの情報の
授受を、後述のような制御によって可能な限りバッファ
記憶５との間で行うようになっている。

バッファ記憶５の周辺部には、当該バッファ記憶５への
アクセスに際して中央処理装置から発行される論理アド
レスがセットされる論理アドレスレジスタ１と、アドレ
ス変換器２を介して論理アドレスから変換された実アド
レスを保持する実アドレスレジスタ４と、バッファ記憶
５の内部に格納されているデータへのアクセスを高速化
するために個々のデータに対応する実アドレスを後述の
ようにまとめて管理するバッファアドレスアレイ３（第
１の検出手段）と、このバッファアドレスアレイ３から
選出された実アドレスとアドレス変換器２から得られた
実アドレスとを比較する複数の比較器11（第１の検出手
段）と、この比較結果から目的のデータのバッファ記憶
５における有無を判定するリプレイス制御論理12と、ロ
ジカルヒットの際に後述のロウ番号を得るエンコーダ13
とが配置されている。

本実施例においては、論理アドレスレジスタ１にセット
される論理アドレスは、第０バイトの第１ビット（0,
1）から第３バイトの第７ビット（3,7）までの31ビット
で表現され、ビット（0,1）からビット（2,3）は実アド
レスへの変換が必要なページアドレスであり、ビット
（2,4）からビット（3,7）は実アドレスと共通で変換が
不要なページ内アドレスとなっている。

この場合、前記バッファアドレスアレイ３は、クラス変
換器10（第２の検出手段）を介して与えられる論理アド
レスのページアドレスのビット（2,2）〜（2,3）の２ビ
ットと、ページ内アドレスの（2,4）〜（3,2）の７ビッ
トでアドレス付けされており、４ロウ同時にアクセスさ
れる。

ページ内アドレスのうちビット（3,3）〜（3,7）の５ビ
ットはブロック内アドレスであり、バッファ記憶５に格
納されるデータは、主記憶８からこのブロック単位（32
バイト）で複写されている。

また、本実施例の場合には、実アドレスレジスタ４の実
アドレスによってアドレス付けされ、当該実アドレスに
対するバッファ記憶５でのデータの有無に関する情報を
保持するタグ記憶６（第４の検出手段）を備えており、
リプレイス制御論理12においてロジカルヒットが検出さ
れない場合に、このタグ記憶６が参照され、当該タグ記
憶６においてヒットした時に前記クラス変換器10を操作
して、論理アドレスレジスタ１から与えられる論理アド
レスの、ビット（2,2）〜（2,3）の２ビットの組み合わ
せで表現されるクラスを順次変化させてバッファアドレ
スアレイ３から実アドレスを読み出し、複数の比較器11
において変換後の実アドレスと比較する操作が繰り返さ
れるようになっている。

さらに、本実施例の場合には、ロジカルヒットもリアル
ヒットもせず、すなわちバッファ記憶５のどこにも保持
されてないと判明したデータの実アドレスレジスタ４に
セットされた実アドレスを保持するNIBSアドレスレジス
タ９（第３の検出手段）と比較器14とを備えている。す
なわち、NIBSアドレスレジスタ９にはリアルヒットしな
いことが検出された際の実アドレス（ビット（2,2）〜
（3,2））がセットされるとともに、このNIBSアドレス
レジスタ９に保持された実アドレスは、比較器14によっ
て、ロジカルヒット検出のための前記バッファアドレス
アレイ３へのアクセスと並行して、アドレス変換器２か
ら得られた実アドレスと比較され、比較結果がリプレイ
ス制御論理12に与えられるようになっている。なお、以
降の説明では、この比較器14において比較される実アド
レスが一致する場合をNIBSヒットと記す。

以下、本実施例の作用について説明する。

まず、中央処理装置からバッファ記憶５へのアクセス
は、論理アドレスレジスタ１に論理アドレスを設定して
開始される。

論理アドレスレジスタ１にセットされた論理アドレスの
うちページアドレスはアドレス変換器２を介して実アド
レスに変換された後に、またページ内アドレスはそのま
ま実アドレスレジスタ４に転送される。

同時に、論理アドレスレジスタ１にセットされた論理ア
ドレスのうち、ページアドレスに属するビット（2,2）
〜（2,3）と、ページ内アドレスに属するビット（2,4）
〜（3,2）を用いたバッファアドレスアレイ３の検索を
行い、該当する実アドレスを４ロウ同時に比較器11に出
力して、アドレス変換器２を介して得られた実アドレス
との比較を行うとともに、アドレス変換器２から得られ
た当該実アドレスとNIBSアドレスレジスタ９に保持され
ている実アドレスとを比較器14において照合する操作を
行い、結果をリプレイス制御論理12に送出する。

そして、複数の比較器11のうちの一つのみが一致した場
合には、すなわちバッファ記憶５の４ロウの内の１ロウ
のみがヒットした場合には、ロジカルヒットとなり、論
理アドレスレジスタ１にセットされた論理アドレスによ
って指定される要求データがバッファ記憶５に存在する
ことが確定する。この場合には、第２図のタイムチャー
トに示されるように、複数の比較器11の出力からエンコ
ーダ13を通して得られるロウ番号と、実アドレスレジス
タ４にセットされているページアドレスの一部とページ
内アドレスとを用いてバッファ記憶５をアクセスし、得
られた目的の要求データを中央処理装置の演算器７に転
送する。

一方、複数の比較器11による検査によってリアルヒット
でないことが判明し、かつNIBSアドレスレジスタ９に保
持されている実アドレスとアドレス変換器２を介して得
られた実アドレスとの比較器14において一致した場合、
すなわちNIBSヒットの場合には、目的の要求データがバ
ッファ記憶５に存在せずかつ他クラスにもないことが直
ちに判明するため、第３図のタイムチャートに示される
ように、冗長なリアルヒットの検出を行う必要がない。

また、複数の比較器11においてロジカルヒットせず、NI
BSヒットもしない場合には、第４図のタイムチャートに
示されるように、リプレイス制御論理12の指令により、
実アドレスレジスタ４の実アドレスによってタグ記憶６
がアクセスされ、当該実アドレスに対するデータのバッ
ファ記憶５における有無を調べる。

そして、タグ記憶６の情報によってバッファ記憶５での
目的のデータの存在が判明した場合、すなわちタグヒッ
トの場合には、リアルヒットの検出を開始する。すなわ
ち、タグ記憶６からの指令により、クラス変換器10を操
作して、バッファアドレスアレイ３に与えられる論理ア
ドレスのビット（2,2）〜（2,3）の２ビットで表現され
るクラスを逐次変化させて当該バッファアドレスアレイ
３をアクセスし、得られた実アドレスを複数の比較器11
によってアドレス変換器２を介して得られた実アドレス
と比較する操作を繰り返す。そして、一致する実アドレ
スが見つかった場合にはリアルヒットとなり、該当のバ
ッファ記憶５のエントリは抹消される。これは、リアル
ヒットする位置にデータが格納されていることによっ
て、主記憶８からバッファ記憶５へのデータの複写に際
して、高速なアクセスが可能なロジカルヒットする位置
への登録が妨げられることを回避するためである。

また、タグ記憶６をアクセスした際にタグヒットしない
場合は、目的のデータはバッファ記憶５に存在しないの
で、リアルヒットの検出は行わない。ただし、この場合
にはロジカルヒットまたはNIBSヒットの場合に比較し
て、タグ記憶６に対するアクセスの所要時間分だけオー
バーヘッドが発生する。

NIBSアドレスレジスタ９への実アドレスの登録は、リア
ルヒットが検出されない場合、すなわちバッファ記憶５
に当該実アドレスに対応するデータが存在しない場合に
行われ、こうしてNIBSアドレスレジスタ９に登録された
実アドレスは、当該実アドレスに対応するデータが主記
憶８からバッファ記憶５に複写された際に抹消される。

このように、本実施例の場合には、ロジカルヒットもリ
アルヒットもしない実アドレスをNIBSアドレスレジスタ
９に記憶しておき、比較器11によるバッファアドレスア
レイ３の検索と並行して、アドレス変換器２から得られ
る実アドレスとNIBSアドレスレジスタ９に格納されてい
る実アドレスとの一致・不一致（すなわちノットインバ
ッファ記憶か否か）を比較器14において判定すること
で、ロジカルヒットしない場合に、リアルヒットの検出
に先立って、ノットインバッファ記憶か否かを調べノッ
トインバッファ記憶である場合には、リアルヒットしな
いことを、実アドレスによるタグ記憶６のアクセスや、
クラス変換器10等によるリアルヒットの検出動作などの
オーバーヘッドなしに直ちに検出できる。

このため、たとえば、連続するアドレス（本実施例の場
合には、NIBSアドレスレジスタ９に保持される実アドレ
スのビット（2,2）〜ビット（3,2）が共通で、ビット
（3,3）〜ビット（3,7）の範囲が変化するような連続し
たアドレス）への書き込みが発生した場合に、当該デー
タがバッファ記憶５に格納されていなければ、従来で
は、書き込み単位（ブロック）毎に冗長なリアルヒット
の検出操作が必要となるのに対して、本実施例の場合に
は、リアルヒットの検出操作は、最初の書き込み操作に
おいてのみ発生し、この時にロジカルヒットもリアルヒ
ットもないしノットインバッファ記憶と判明した場合、
NIBSアドレスレジスタ９に、共通部分の実アドレスのビ
ット（2,2）〜ビット（3,2）が記憶され、リアルヒット
の検出に先立つノットインバッファ記憶の判定に際して
前述のような連続したアドレス範囲のデータに対する判
定に、NIBSアドレスレジスタ９に保持される実アドレス
が共通に用いられるので、以後は、当該アドレス範囲で
は、リアルヒット検出のオーバーヘッドなしに書き込み
処理を遂行でき、リアルヒット検出の分だけバッファ記
憶５へのアクセスの所要時間を確実に短縮できる。

これにより、バッファ記憶５へのデータの授受を伴う命
令の実行時間が確実に短縮され、情報処理装置における
性能が向上する。

〔実施例２〕第５図は、本発明の他の実施例であるバッファ記憶制御
装置を備えた情報処理装置の構成の要部を示すブロック
図であり、第６図はその動作の一例を示すタイムチャー
トである。

本実施例２の場合には、前記実施例１の場合のタグ記憶
６のかわりに、第２バッファアドレスアレイ21およびそ
れに付随する複数の比較器22（第５の検出手段）を設け
たものであり、他の同一符号が付された部位の機能は同
一である。

すなわち、ロジカルヒットせず、かつNIBSヒットもしな
い場合に第２バッファアドレスアレイ21がアクセスされ
る。

この第２バッファアドレスアレイ21は、バッファアドレ
スアレイ３と同一の内容を保持しているが、論理アドレ
スレジスタ１にセットされた論理アドレスのページ内ア
ドレスのみによってアクセスされ、ページアドレス部分
のＮビットに相当する2^N個のエントリを同時にアクセス
することが可能になっている。そして、第２バッファア
ドレスアレイ21をページ内アドレスによってアクセスす
る際に同時に得られる複数の実アドレスは、当該エント
リの個数に対応する複数の比較器22においてアドレス変
換器２から得られた実アドレスと同時に比較され、結果
がリプレイス制御論理12に送出される。

この比較により、バッファ記憶５に目的のデータが存在
する場合にはリアルヒットとなり、該当エントリを抹消
する。

本実施例２の場合には、ロジカルヒットもNIBSヒットも
しない場合に必要となるリアルヒットの検出操作に際し
て、前記実施例１の場合のようにタグ記憶６から指令を
契機として単一のバッファアドレスアレイ３に与えるク
ラスを逐次変化させて検索を繰り返す場合に比較して、
第２バッファアドレスアレイ21において複数のエントリ
（クラス）を同時にアクセスできる分だけ、リアルヒッ
トの検出における所要時間を短縮できるという効果があ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、本発明のバッファ記憶制御装置を適用する記
憶階層としては、中央処理装置，バッファ記憶，主記憶
などの構成に限らず、より下位の記憶階層に適用しても
よい。

また、情報処理装置の各部の構成は、前記の各実施例に
例示したものに限定されない。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

本発明になるバッファ記憶制御装置によれば、主記憶
と、この主記憶のデータの一部の写を保持するバッファ
記憶と、当該バッファ記憶が保持するデータの主記憶に
おける実アドレスを保持するバッファアドレスアレイ部
と、ページアドレス部分とページ内アドレス部分からな
る論理アドレスを実アドレスに変換するアドレス変換手
段とを有する情報処理装置において、ページアドレス部分の一部Ｎビットとページ内アドレス
部分とを用いてバッファアドレスアレイ部をアクセスし
て得られた実アドレスと、アドレス変換手段で得られる
実アドレスとが一致するロジカルヒットか否かによって
バッファ記憶における要求データの有無を検出する第１
の検出手段と、バッファアドレスアレイ部の2^N個のクラスのうち、第１
の検出手段ではアクセスされなかった（2^N−１）個の各
々のクラスのいずれかに要求データの実アドレスが存在
するリアルヒットか否かによってバッファ記憶における
要求データの有無を検出する第２の検出手段と、ロジカルヒットでもリアルヒットでもなく、バッファ記
憶に保持されていないことが以前に判明しているノット
インバッファ記憶のデータの実アドレスを記憶する一つ
以上のアドレス保持レジスタを具備し、第１の検出手段
による前記バッファアドレスアレイ部へのアクセスに並
行してアドレス保持レジスタに保持された実アドレスと
アドレス変換手段で得られる実アドレスとが一致するか
否かによって要求データがノットインバッファ記憶か否
かを検出する第３の検出手段とを設け、第１の検出手段ではロジカルヒットではないことが検出
され、かつ第３の検出手段ではノットインバッファ記憶
ではないことが検出された場合に、第２の検出手段によ
ってリアルヒットか否かを調べることにより、バッファ
記憶における要求データの有無を検出するので、たとえ
ば、ロジカルヒットの確率を大きくしてバッファ記憶の
アクセスを高速化すべく、バッファ記憶に保持するデー
タをロジカルヒットするクラスに選択的に登録し、ロジ
カルヒットしない他のクラスに登録されているデータは
抹消するようなバッファ記憶の制御を行う情報処理装置
において、論理アドレスからアドレス変換手段を介して
得られる実アドレスを用いた第１の検出手段によるロジ
カルヒットの判定と、第３の検出手段によるアドレス保
持レジスタの内容と前記実アドレスとを比較することに
よるノットインバッファ記憶か否かの判定とを並行して
遂行することで、すなわち、ノットインバッファ記憶で
あればリアルヒットしないことが事前に分かるので、ロ
ジカルヒットしない場合のリアルヒットの判定結果をオ
ーバーヘッドなしに得ることができ、ロジカルヒットし
ない場合のリアルヒットの判定に要する時間を確実に短
縮できる。

【図面の簡単な説明】

第１図は、実施例１のバッファ記憶制御装置を備えた情
報処理装置の構成の要部を取り出して示すブロック図、第２図はその制御動作の一例を説明するタイムチャー
ト、第３図は、同じく、その制御動作の一例を説明するタイ
ムチャート、第４図は、同じく、その制御動作の一例を説明するタイ
ムチャート、第５図は、実施例２のバッファ記憶制御装置を備えた情
報処理装置の構成の要部を取り出して示すブロック図、第６図はその制御動作の一例を説明するタイムチャート
である。１……論理アドレスレジスタ、２……アドレス変換器、
３……バッファアドレスアレイ（第１の検出手段）、４
……実アドレスレジスタ、５……バッファ記憶、６……
タグ記憶（第４の検出手段）、７……演算器、８……主
記憶、９……NIBSアドレスレジスタ（第３の検出手
段）、10……クラス変換器（第２の検出手段）、11……
比較器（第１の検出手段）、12……リプレイス制御論
理、13……エンコーダ、14……比較器（第３の検出手
段）、21……第２バッファアドレスアレイ（第５の検出
手段）、22……比較器（第５の検出手段）。

Claims

【特許請求の範囲】

【請求項１】主記憶と、この主記憶のデータの一部の写
を保持するバッファ記憶と、当該バッファ記憶が保持す
る前記データの前記主記憶における実アドレスを保持す
るバッファアドレスアレイ部と、ページアドレス部分と
ページ内アドレス部分からなる論理アドレスを実アドレ
スに変換するアドレス変換手段とを有する情報処理装置
において、前記ページアドレス部分の一部Ｎビットと前記ページ内
アドレス部分とを用いて前記バッファアドレスアレイ部
をアクセスして得られた前記実アドレスと、前記アドレ
ス変換手段で得られる前記実アドレスとが一致するロジ
カルヒットか否かによって前記バッファ記憶における要
求データの有無を検出する第１の検出手段と、前記バッファアドレスアレイ部の2^N個のクラスのうち、
前記第１の検出手段ではアクセスされなかった（2^N−
１）個の各々のクラスのいずれかに前記要求データの実
アドレスが存在するリアルヒットか否かによって前記バ
ッファ記憶における要求データの有無を検出する第２の
検出手段と、ロジカルヒットでもリアルヒットでもなく、前記バッフ
ァ記憶に保持されていないことが以前に判明しているノ
ットインバッファ記憶のデータの実アドレスを記憶する
一つ以上のアドレス保持レジスタを具備し、前記第１の
検出手段による前記バッファアドレスアレイ部へのアク
セスに並行して前記アドレス保持レジスタに保持された
実アドレスと前記アドレス変換手段で得られる実アドレ
スとが一致するか否かによって前記要求データがノット
インバッファ記憶か否かを検出する第３の検出手段とを
設け、前記第１の検出手段ではロジカルヒットではないことが
検出され、かつ前記第３の検出手段ではノットインバッ
ファ記憶ではないことが検出された場合に、前記第２の
検出手段によってリアルヒットか否かを調べることによ
り、前記バッファ記憶における前記要求データの有無を
検出するように制御することを特徴とするバッファ記憶
制御装置。
【請求項２】実アドレスでアクセスされ、当該実アドレ
スに対応する前記主記憶のデータが前記バッファ記憶に
存在するか否かの情報を保持するタグ記憶を具備し、前
記アドレス変換手段で得られる前記実アドレスを用いて
前記タグ記憶をアクセスし、当該タグ記憶が保持する前
記情報に基づいて前記要求データの前記バッファ記憶に
おける有無を判別する第４の検出手段を設け、前記第１
の検出手段ではロジカルヒットではないことが検出さ
れ、かつ前記第３の検出手段ではノットインバッファ記
憶ではないことが検出された場合に、前記第４の検出手
段を用いて前記バッファ記憶上における前記要求データ
の有無を調べ、存在が検出された場合、前記第２の検出
手段により、前記ページアドレス部分のＮビットのすべ
ての組み合わせについて前記バッファアドレスアレイ部
をアクセスして、前記バッファ記憶における前記要求デ
ータの格納位置を確定する動作を行うようにした請求項
１記載のバッファ記憶制御装置。
【請求項３】前記バッファアドレスアレイ部のアクセス
を、前記ページ内アドレス部分のみ使用し、前記ページ
アドレス部分のＮビットに相当する2^N個のエントリを同
時にアクセスし、このアクセスによって得られた2^N個の
実アドレスを前記アドレス変換手段において得られた実
アドレスと比較することで前記バッファ記憶における前
記要求データの有無を検出する第５の検出手段を設け、
前記第１の検出手段ではロジカルヒットではないことが
検出され、かつ前記第３の検出手段ではノットインバッ
ファ記憶ではないことが検出された場合に、前記第５の
検出手段を用い、前記ページ内アドレス部分のみを使用
して前記バッファアドレスアレイ部をアクセスし、得ら
れた2^N個の実アドレスを前記アドレス変換手段で得られ
た実アドレスと比較することで前記バッファ記憶に前記
要求データが存在するか否かを検出するようにした請求
項１記載のバッファ記憶制御装置。