JPH0760427B2 - デュアル・プロセッサを備えたデ−タ処理システム - Google Patents

デュアル・プロセッサを備えたデ−タ処理システム

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JPH0760427B2
JPH0760427B2 JP59149262A JP14926284A JPH0760427B2 JP H0760427 B2 JPH0760427 B2 JP H0760427B2 JP 59149262 A JP59149262 A JP 59149262A JP 14926284 A JP14926284 A JP 14926284A JP H0760427 B2 JPH0760427 B2 JP H0760427B2
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bus
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ドナルド・エイ・ワツド
アール・ダブリユー・グツドマン
ローレンス・ダブリユー・クランツ
エリツク・エム・ワグナー
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デ−タ−・ゼネラル・コ−ポレ−ション
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Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、特に異なるオペ
レーテイング・システムを使用する複数の接続されたプ
ロセツサを備えたシステムに関する。
デイジタル・コンピユータのハードウエアおよびソフト
ウエアの多数の製造企業、例えば、米国マサチユーセツ
ツ州ウエストボロのData General社は、自社のコンピユ
ータ製品に関連して使用される専売オペレーテイング・
システム・ソフトウエアを設計開発している。このよう
な会社のコンピユータにおいてランするように設計され
たどんなアプリケーシヨン・ソフトウエアも、その会社
のオペレーテイング・システムと互換性を有するもので
なければならない。異なるオペレーテイング・システム
の下で作動するように設計されたソフトウエアは、これ
を互換性を持つように修正されなければならない。この
ような修正作業は時間を要し高価となる可能性がある。
従つて、専売オペレーテイング・システム・ソフトウエ
アの使用は、このような専売オペレーテイング・システ
ムを用いるコンピュータのハードウエアの所有者の広く
入手可能であるが互換性がないアプリケーシヨン・ソフ
トウエア・プログラムを利用する能力の制約となる。
低コストの強力なマイクロプロセツサが使用できること
は、マイクロプロセツサに基づくデータ処理システムの
急増を招くことになつた。このようなシステムは、アプ
リケーシヨン・ソフトウエア・プログラムに対する大き
な市場を構成する。ほとんど全てのアプリケーシヨン・
ソフトウエア・プログラムは、アプリケーシヨン・プロ
グラムをプロセツサに対してインターフエースしかつ色
々なシステムの機能を実施するのに役立つある特定のオ
ペレーテイング・システムの制御下でランするように構
成されなければならない。１つの一般的なマイクロプロ
セツサとしては、例えば、CP/M86オペレーテイング・シ
ステムをランさせるIntel8086がある。しかし、過去に
おいては、あるコンピユータ製造企業の専売オペレーテ
イング・システムを使用するコンピユータのハードウエ
アおよびソフトウエアにおいて実質的な資源の投資を行
なつたコンピユータのユーザは、色々な入手可能な製品
を使用するため別個のマイクロプロセツサに基づくシス
テムを購入するか、あるいは専売オペレーテイング・シ
ステムと共用可能になるようにソフトウエアを転換する
ことを要求されるのが一般的であつた。
従つて、専売オペレーテイング・システムとCP/M86の如
きある一般的なオペレーテイング・システムの双方をラ
ンすることができるある１つのシステムは、あるコンピ
ユータのハードウエアのユーザが専売オペレーテイング
・システムと関連するプログラムのライブラリを使用
し、また他のオペレーテイング・システムの下で使用可
能な種々のプログラムを依然として利用することを可能
にするものである。
本発明は、複数のプロセツサを備えどのプロセツサがバ
ス・システムにおいて活動状態となるかを制御するため
の斬新な構造を有するデータ処理システムに関する。各
プロセツサは、同じメモリー空間を共有し、従つて、あ
る時点において唯１つのプロセツサが活動状態となる。
望ましい実施態様においては、各プロセツサは異なるオ
ペレーテイング・システムの下でプログラムを実行する
ことができるが、上位プロセツサと呼ばれる１つのプロ
セツサが全ての入出力操作を制御する。データ／アドレ
ス経路の制御および種々のシステムまたはプロセツサ指
令および条件に従う各プロセツサの始動および保留を行
なう装置が提供される。
本発明の別の特徴は、全てのプロセツサに対するメモリ
ーのマツピングが上位プロセツサによつて制御されるこ
とである。
本発明の更に別の特徴は、上位プロセツサが他のプロセ
ツサによるアクセスからシステムのメモリーのいくつか
の領域を保護することができ、またもしシステム・メモ
リーの領域に対するアクセスの試みが他のプロセツサに
よつてなされるならば、上位プロセツサがバス・システ
ムの制御を取戻すことができることである。
本発明の１つの利点は、複数のオペレーテイング・シス
テムの下でランするように構成されたアプリケーシヨン
・ソフトウエアが単一の統合システムにおいて実行する
ことができることである。
本発明の他の特徴および利点については、望ましい実施
態様の詳細な説明および図面を照合すれば当業者には理
解されよう。
（第１図） 第１図においては、データ処理システムの簡単なブロツ
ク図が示される。このシステムは、上位プロセツサ101
（HP101）として示される第１のプロセツサおよび付属
プロセツサ106（AP106）として示される第２のプロセツ
サを含んでいる。プロセツサおよび他のシステムの要素
は、本文の記述の目的のためにはシステム・バスおよび
論理アドレス・バスと考えることができるバス・システ
ムにより相互に連結されている。
マツプ・ロジツク102は、HP101、AP106または大容量記
憶ロジツク107から論理アドレス・バス上でアドレスを
受取ることができる。マツプ・ロジツク102は、論理ア
ドレス・バス上で受取られる論理アドレスと対応するア
ドレスと対応する物理的メモリーであるRAMロジツク103
内のアドレスを生成する。RAMロジツク103からのデータ
は、直接ビデオ・ロジツク104に対して、あるいはシス
テム・バス上をHP101、AP106、大容量記憶ロジツク107
またはキー・ボード105に対して送られる。ハイパース
ペースROM108は、パワーアツプ診断、大容量記憶装置か
らのブートストラツプ、エミュレートされた命令、ある
仮想操作卓機能、パワーアツプ手段の間に生じるエラー
・コードに対する文字ビツト・マツプ、およびデイスプ
レイ／キー・ボード・エミユレータの如き種々の能力を
提供する記憶システムである。ハイパースペースROM108
は、付勢される時、HP101から論理アドレス・バス上で
アドレス情報を受取り、受取つたアドレスに対応してシ
ステム・バス上でデータを提供する。システムはまた、
転送アドレスおよびデータをHP101とキー・ボード105・
ビデオ・ロジツク104、マツプ・ロジツク102、AP106お
よび大容量記憶ロジツク107との間に転送する。
以下において更に詳細に論述するように、第１図におけ
る機能要素の内アドレスおよびデータのフローは、１組
の制御信号によつて制御される。HP101およびAP106はシ
ステム・メモリーを共有し、従つて、HP101とAP106の両
者は同時に作動し得ず、またバス・システムを管理し得
ない。本文に開示した実施例においては、HP101は全て
の入出力操作の管理を行ない、いくつかの通信経路およ
び制御機能はこのプロセツサからのみ使用可能となる。
（第２図） 第１図のシステムの更に詳細はブロツク図が第２図に示
されている。１つの実施態様においては、HP101はシス
テム・バスを介して相互に連結されたCPU201、SIO（シ
ステム入出力装置）202およびXMC（拡張されたマイクロ
制御チツプ）203を含んでいる。このような１組の集積
回路は、Data General社によつて製造され、同社の種々
の文献および出版物において、また米国特許第4,371,92
5号において記載されている。本文に開示された発明の
望ましい実施態様は上記の集積回路チツプを使用する
が、当業者には本発明がかかる実態態様に限定されるも
のではなく他の色々なプロセツサをHP101として使用で
きることが理解されよう。
第２図は、システムの機能要素の内種々のデータおよび
アドレス経路を示すことを意図する。ある経路はデータ
／アドレスが同じ回線上に送受される両方向性である
が、ある経路は一方向性である。矢印は、16ビツトの並
列バス・システム上のデータ／アドレス・フローの全体
的な方向を示す。前述の如く、本システムの作動中如何
なる時でも使用可能にされる特定のデータ／アドレスが
第２図には示されない種々の信号および制御装置によつ
て制御されるが、第３図乃至第11図に関して更に詳細に
論述する。
SIO202は、完全な16ビツトの並列ECLIPSEI/Oバスおよ
びバイト直列マイクロNOVAI/Oバスの提供、CPUからの
I/O命令に対するシステム・バスの監視、I/Oバスのいず
れかからデータ・チヤネル要求の取扱いのためシステム
・バスの管理、実時間クロツクの如き共通の周辺装置の
機能、非同期通信インターフエース、電源モニターおよ
びプログラム可能な間隔タイマーの提供、および多くの
システム形態の状態信号の維持を含む種々の能力を提供
する。XMC203は、多くの垂直命令コード、マクロ命令コ
ードの識別のための復号PLAおよび垂直方向の順序付け
機構を保有する。１つ以上のXMCチツプをシステム・バ
スに接続して比較的大きな数の外部のマイクロ命令を提
供することができる。XMC203は、８ビツトの時間多重化
バスを用いてCPU201に対して16ビツトのマイクロコード
（CR0〜CR7）を送出する。マイクロコードの転送は、XM
C203とCPU201間を通る制御信号によつて順序付される。
信号▲▼〜▲▼は、アドレス、データま
たはI/O制御情報をラツチ206に対して、またバツフア回
線の駆動回路204を介してXMC203に対して与えることが
できる信号を提供する。▲▼〜▲▼は、
CPU201、SIO202またはトランシーバ205に関して送受す
ることができる。もし▲▼〜▲▼がアド
レス情報を含むならば、ラツチ206はアドレス信号LA0〜
LA15をハイパースペースROM108、マルチプレクサ210、
バツフア回線駆動回路214、I/O装置復号ロジツク212お
よび３状態バツフア213に対して与える。AP106は、アド
レスまたはデータを回線86AD0〜86AD15上をトランシー
バ207およびラツチ209に対して送出する。ラツチ209は
また拡張されたアドレス・ビツト86AD16〜86AD19を受取
る。データは、トランシーバ207およびラツチ208からAP
106により受取られる。ラツチ209は、使用可能状態にあ
る時、アドレス・ビツトLA0〜LA15をマルチプレクサ21
0、I/O装置復号ロジツク212、３状態バツフア213および
バツフア回線駆動回路214に対して与える。マルチプレ
クサ210はまた拡張アドレス・ビツトXLA0〜LXA3を受取
る。マルチプレクサ210は、ラツチ206またはラツチ209
のいずれか一方からの１つのアドレスに応答してアドレ
ス・ビツトLM0〜LM9をMAP211に与え、このMAPは更に物
理的アドレス・ビツト▲▼〜▲▼をバツフ
ア回線駆動回路214、トランシーバ215およびメモリー・
アドレス指定装置217に対して与える。３状態バツフア2
13、トランシーバ215およびバツフア回線駆動回路214
は、回線▲▼〜▲▼上にアドレスを
与える。データ入力ビツト▲▼〜▲
▼がバツフア回線駆動回路216からRAM218に対して与え
られる。メモリー・アドレス指定兼制御装置217は、▲
▼〜▲▼上でアドレス情報を受取
り、RAM218に対するアドレスおよび種々の制御信号を生
成する。トランシーバ205、207および215、ビデオ・ロ
ジツク104、キー・ボード105および大容量記憶ロジツク
107は▲▼〜▲▼上での情報の送受
の両方を行なう。
本実施態様においては、大容量記憶ロジツク107はトラ
ンシーバ222と、FDC（フロツピー・デイスク制御装置）
220と、DMA（直接メモリー・アクセス）ロジツク221、
ラツチ223、バツフア回線駆動回路224および制御ロジツ
ク（図示せず）からなつている。FDC220、例えばNECμP
D765またはIntel8372型フロツピー・デイスケツト制御
チツプがフロツピー・デイスクに関するデータ転送を制
御し、システムおよび論理アドレス・バスに対する制御
を要求しかつこれを実行することができる。例えばInte
l8257であるDMA221は、FDC220の制御下に置かれる。ア
ドレス情報がラツチ223およびバツフア回線駆動回路274
を介して論理アドレス・バスに対して与えられる。トラ
ンシーバ222はシステム・バスを介してアドレス、デー
タおよび制御情報を送受する。
RAM218は、出力データ・ビツト▲▼〜▲
▼をビデオ・ロジツク104およびラツチ219に対
して与える。ビデオ・ロジツク104は、ビデオ・タイミ
ング回路、システムのモニターに対して表示データを提
供するためのシフト・レジスタおよび▲▼〜▲
▼上で送受する例えばMotorola6845であるCR
T制御装置を含んでいる。最後に、システム・タイミン
グ装置225はシステム全体で使用される多くのタイミン
グ信号を提供し、またバス制御ロジツク226はバスのア
クセスおよびアドレス／データ・フローの制御に必要な
特定の信号を生成する。
（第３図） 第３図は、CPU201、SIO202および上記の形式のXMC203集
積回路を使用する上位プロセツサ101を構成するための
特定の回路を示す。最初にマルチプレクサ210について
見れば、▲▼〜▲▼がアドレス、I/O制
御情報およびデータをCPU201に関して送受する。もし▲
▼（アドレス使用可能）がローの状態に強制
されると、CPU201はメモリー・アドレスまたはI/O指令
を▲▼〜▲▼上に与える。MEMCYCハイは
メモリー・アドレスを表示するが、MEMCYCローはI/O指
令を表示する。もし▲▼（データ使用可能）
がローの状態に強制されると、CPU201はメモリーまたは
I/Oデータを提供する。▲▼がローの時、転
送の方向は、以下に論述するラツチ501に保持される如
き▲▼（上位バイトの書込み）および▲▼（下
位バイトの書込み）の状態によつて表示される。もし▲
▼および▲▼が共にハイであれば、読出し操作
が進行する。信号FETCHハイは、進行中の操作がメモリ
ーからの命令の取出しであることを表示する。MAP（マ
ツピング使用可能）のハイの状態は、CPU201からの論理
アドレスまたはFDC220からのデータ・チヤネル論理アド
レスがマツプ・ロジツク102によつて物理的アドレスに
翻訳されるべきことを表示する。ABLOCK（CPU102のバス
・ロツク）のハイの状態は、その時の記憶操作が完了す
るまで他のどんな装置によるRAM218に対するアクセスを
CPU201が禁止中であることを示す。PIPEは、内部のCPU2
01の命令レジスタの状態に関連する。
PH1（クロツク位相１）およびPH2（クロツク位相２）が
交互の重ならないクロツク信号として与えられる。シス
テム・バスは時間多重化され、CPU201、SIO202およびXM
C203はこれらの外部で生成されるクロツク信号により同
期される。望ましい実施態様においては、PH1およびPH2
は各々略々200ナノ秒間ハイの状態となる。もしPH1がハ
イの間信号▲▼がローに強制されるならば、
システム・バスは４つのアドレス空間（プログラム・メ
モリー、操作卓メモリー、I/O操作または局部通信）の
内の１つ、このアドレス空間内の論理アドレスおよびデ
ータ転送の方向および長さを選択するため使用される。
MEMCYCおよび▲▼は、特定のアドレス空間を識別
するため用いられる。PH2がハイになる時▲▼〜
▲▼は転送されるべきデータを保持する。信号
▲▼のローはシステム・バス上で妥当な書込
みデータが得られることを示す。READYローは、進行中
のデータ転送が使用可能な時間内に完了し得ず別にPH2
の期間だけ延長されねばならないことを表示する。▲
▼および▲▼がインターロツクとし
て作用してアドレスまたはデータが不当な時点において
バスに対して付勢されることを阻止することが判る。
REQ、STATおよびACKは、CPU201によりRAMロジツク103の
制御と関連付けられている。WPROT（書込み保護ペー
ジ）ハイの状態は、書込み保護されるメモリー部分がア
クセスされたことを表示する。VPROT（妥当性保護の障
害）ハイは、妥当性が保護されたメモリー部分に対する
アクセスが要求されたことを表わす。▲▼ロ
ーは、CPU201の内部ロジツクの初期化を行なう。BREQ
（バス要求）ハイは、CPU201以外のシステムの要素がシ
ステム・バスの制御を要求することを表わす。本実施例
においては、バスに対する管理を行なう４つの要素、即
ちCPU201、SIO202、AP106およびFDC220が存在する。バ
スは、もしABLOCKがローでありREADYがハイであるなら
ば、PH1の位相に続いて許与される。
▲▼（マスク不能割込み）ローはCPU201を割込み
シーケンスに入ることを強制する。▲▼（割
込み）ローは、もし割込みがこの時可能であれば割込み
シーケンスに入るべきことを表示する。最後に、CR0〜C
R7がマイクロコード転送バスとして作用してXMC203なら
ばCPU201に対してマイクロコードを提供する。
次にSIO202について見れば、CPU201に関してまだ論述し
ない信号について簡単に定義する。前述の如く、SIO202
はシステム・バスとECLIPSEおよびマイクロNOVAバ
ス（図示せず）間のインターフエースを操作する。ION
P、IOD1、IOD2、IOCCK、UDCHRおよびUCLKはマイクロNOV
Aバスに関する出入りを管理する。TTOは非同期の直列出
力回線である。TTIは非同期直列入力回線である。シス
テムの電源（図示せず）からのPFハイは、交流電力線が
適正であることを表示する。LRFEQ（AC線の周波数）
は、SIO202の内部クロツクによりタイミング基準として
用いられる。▲▼（送出クリア）ハイはTTO素子
に対する伝送を禁止する。DCHR（データ・チヤネル要
求）ローは、ECLIPSEバス上の装置がデータ・チヤネ
ル転送を要求中であることを表示する。ECLIPSEバスが
使用されないためDCHRは本例においてはハイの状態に保
持される。DCHM（データ・チヤネル・モード）は、デー
タ・チヤネル・シーケンスが入力（DCHMハイ）または出
力（DCHMロー）シーケンスのいずれであるかを表示す
る。DCHMは本例においてはハイの状態に維持される。EB
LOCK（SIOバス・ロツク）ハイはバスが使用不能である
ことを表示する。
▲▼〜▲▼もまたバツフア回線駆動回路
2041および2042を介してXMC203に対して与えられる。XM
C203の別の入力および出力については、別のXMC（図示
せず）がシステムに対して付加される時、２つのXMCが
マイクロコード転送バスを同時に駆動しようと試みるこ
とがないことを確保するため使用されるTSEを除いて前
に述べた。
（第４図） 第４図は、AP106、トランシーバ207、ラツチ208および
ラツチ209を構成する装置を示している。本実施例にお
いては、AP106はIntel8086型16ビツトHMOSマイクロプロ
セツサである。当業者は、これが本発明において使用す
ることができる他の多くの市販のプロセツサの１つに過
ぎないことが判るであろう。次にAP106の入出力につい
て述べれば、86AD0〜86AD15がAP106に関してアドレスお
よびデータを提供している。これら回線は、アドレスお
よびデータ情報が86AD0〜86AD15バス上に同時に現われ
ないように時間的に多重化されてる。アドレス時間相に
おいては、86AD0は、記憶またはI/O操作のいずれかにお
いて１つのバイトがバスの下位の８ビツト（86AD0〜86A
D7）に関して送出されるかどうかを表示する。アドレス
時間相におていは、86AD16〜86AD19が記憶操作に対する
１つの最上位のアドレス回線であるが、I/O操作に対し
てはローに保持される。データ時間相においては、86AD
16〜86AD19が記憶およびI/O操作の双方に対して状態情
報を提供する。
▲▼（データ使用可能）は各記憶およびI/Oアク
セスの間ローとなりハイに戻る。DT/（データ転送／
受信）は、データのフローの方向を表示する。M/▲
▼は、メモリー・アクセスおよびI/Oアクセスの間を識
別する。MNはAP106の演算モードを表示するAP106に対す
る信号である。本実施例においては、MNはハイに保持さ
れる。▲▼（バス使用可能ハイ）ローは、データ
がデータ・バスの最上位の８ビツト（86AD8〜86AD15）
に対するデータを使用可能にする。本機能がCPU201によ
り取扱われるため、MNI回線はローに保持される。▲
▼特性は使用されず、ローに保持される。86INTR
（割込み要求）ハイは、AP106が割込み確認操作に入る
ことを要求する。86HOLDハイは、AP106が保留状態に入
ることを要求されつつあることを表示する。86HLDA（保
留確認）ハイは、AP106が保留要求を確認することを表
示する。▲▼ローは、AP106がM/▲▼の状
態に従つて記憶またはI/O操作に対する書込み操作を行
ないつつあることを表示する。▲▼（割込
み確認）ローは86INTRハイがAP106により確認されたこ
とを表示する。
ALE（アドレス・ラツチ使用可能）ハイは、あるアドレ
スがデータ・バス上で使用可能であり、従つて、AP106
のアドレス時間相においてのみハイとなることを表示す
る。86RESETハイは、AP106の活動状態の終了を惹起す
る。実行は86RESETがローとなる時再び初期化される。8
6RDYは、記憶またはI/O取引が完了したことを表示す
る。CLKは基本的なAP106のタイミングを提供する。AP10
6はシステム・タイミング回路217からの8086CLKによつ
てクロツクされる。
86AD0〜86AD19および▲▼がAP106から本例におい
てはラツチ2091〜2093として構成されたラツチ209に対
して与えられる。これらの入力は、AP106からのALEによ
りラツチされる。出力は、制御ロジツク218（第11A図）
からの▲▼により使用可能状態にされる。従つ
て、AP106が▲▼ローにより示される活動状態
にある時、論理アドレスがラツチ2091〜2093によつて与
えられる。AP106からのALEは、AP106のアドレス時間相
において86AD0〜86AD19に関する情報をラツチすること
になる。更に、使用可能状態にある時、ラツチ2093はMA
PEN（マツプ可能）をハイに保持し、▲▼をバ
ス制御ロジツク218（第11H図）に対して与える。
回線86AD0〜86AD15はトランシーバ2071、2072の片側に
対して与えられ、回線▲▼〜▲▼は
他の側に与えられる。トランシーバ2071、2072の使用可
能状態は▲▼により制御されるが、これはアドレ
スがバス上で使用可能でなく、AP106が割込みを確認せ
ず、妥当性保護記憶場所がアクセスされず、データがAP
106により86AD0〜86AD15に関して使用可能となり、CPU2
01のデータ転送位相が活動状態にある時ローとなる。ト
ランシーバ2071、2072を経由するデータ・フローの方向
は、AP106からのDT/によつて制御される。DT/ハイ
はAP106からのデータ転送を表示する。
最後に第４図においては、AP106がラツチ208からの86AD
0〜86AD7における割込みベクトルのデータの８ビツトを
受取る。▲▼〜▲▼はATPDOB2ハイ
（第11図）によつてラツチ208に対してラツチされ、マ
ルチプレクサ210がAP106の割込みベクトルを更新中であ
りかつPH2が活動状態であることを表示し、出力は▲
▼によつて使用可能状態となりAP106が割込
みの受取りを確認しつつあることを表示する。
（第５図） 次に第５図について見れば、トランシーバ205、ラツチ2
06およびハイパースペースROM108を構成する特定の論理
回路が示されている。ラツチ2061、2062がCPU201または
SIO202から▲▼〜▲▼および▲▼〜
▲▼を受取る。ローになる▲▼によ
るPH1の間2061、2062に対して使用可能となり、▲
▼がハイになる時ラツチされる。▲▼による▲
▼のゲート動作は、ラツチ動作が生じる時、
適正なアドレス情報がラツチ2061、2062に存在すること
を保証する。ラツチ2061と2062の出力は、もし▲
▼がハイである（AP106が活動状態にないことを表わ
す）時使用可能となり、システムのリセツトが要求され
ず、▲▼ハイは大容量記憶ロジツク107が論理
アドレス・バス上で活動状態にないことを表示する。ラ
ツチ501はCPU201からMEMCYC、▲▼、▲▼およ
びMAPを受取る。これらの信号は、SYSMEMCY、▲
▼、▲▼およびMAPENとしてラツチされ
る。ラツチ501は、同じラツチにより制御され、ラツチ2
061、2062として条件を可能にする。
トランシーバ2051、2052は、一方の側において▲
▼〜▲▼および▲▼〜▲
▼に対して接続され、他方の側において▲▼〜▲
▼および▲▼〜▲▼に接続され
る。使用可能状態になるトランシーバ2051、2052の場合
には、いくつかの条件が満たされなければならない。RO
M108が使用可能でないことを表示する▲▼ハイ、
メモリー・サイクルを表示するSYSMEMCYハイ、メモリー
・アドレスが妥当性保護がなされていないことを表示す
る▲▼ハイ、アドレスがバス上において使用
可能状態でないことを表示する▲▼ハ
イ、および第7A図からの▲▼ハイである。
更に、ラツチ2061、2062を可能状態にするため必要な全
ての条件もまた存在しなければならない。トランシーバ
205の方向は、操作が読出しであるか書込みであるかを
表示するREADにより決定される。（第6A図） ハイパースペースROM108は8K×８ビツトのERPOM1081、1
082として構成されている。ERPOM1081、1082の双方はラ
ツチ2061、2062からLA3〜LA5を受取る。前述の如く、RO
M108は、パワーアツプ診断、システムのブートストラツ
プ、制限された仮想操作卓、いくつかのエラー・コード
・ビツト・マツプおよびデイスプレイ／キー・ボード・
エミユレータの如き色々な特徴を提供してパワーアツプ
において使用可能なユーザ・インターフエースを提供す
る。更に、ハイパースペースROM108は、いくつかのI/O
インターフエース・ハードウエアをエミユレーシヨンす
ることによりI/O操作の支持に必要なハードウエア・ロ
ジツクを著しく減少することを可能にする。以下に述べ
るように、PAL2121（第7A図）はLA1、LA2を監視し、こ
れらが▲▼共にハイである時▲
▼を生成して、その結果ハイパースペースROM108の使用
可能状態を生じる。この時ハイパースペースROM108は、
ADRENがハイである時LA3〜LA15に応答して▲▼〜
▲▼を与える。第7A図に関して以下に述べるよ
うに、ハイパースペースROM108はAP106によりアクセス
することができない。
（第６図および第6A図） 第６図および第6A図は、マルチプレクサ210およびマツ
プ211を構成する論理回路を示している。マツプ211（第
6A図）は、３つの1K×４ビツトのRAM2111〜2113を用い
てHP101およびAP106の両方のマツピングを行なう1K×12
ビツト・メモリーを形成する。マツプ211から得られる1
024のアドレスの各々は、1Kワードの物理的場所を指定
して、システムに合計1024ワードの物理的アドレス空間
を提供する。本実施例においては、HP101は256×12ビツ
トのアレーを用いて４つのユーザ・マツプおよび４つの
データ・チヤネル・マツプを提供する。AP106のマツピ
ングが512×12ビツトを用いてその論理アドレス空間の5
12Kワードを収容する。AP106NOマツプ領域を含む全ての
マツプ・ローデイングは、HP101によりロードされる。
第７図に関して以下に論述するように、マツプ211の内
容は、HP101の制御下で変更することができる。
マツプ・アドレス・ビツトLM0〜LM9に応答して、RAM211
1〜2113は、このアドレスと対応する記憶場所が書込み
保護されるかどうかを表示するメモリー・アドレス・ビ
ツト▲▼〜▲▼、▲▼と、記憶場所が
妥当性の保護がされているかどうかを表示する▲▼
とを提供する。LM0〜LM9は、２回線のマルチプレクサ21
01および2102および４対１マルチプレクサ2103、2104か
らなるマルチプレクサ210から与えられる。カツド・フ
リツプフロツプ601は、PAL2121からのALPHAP1MOSまたは
▲▼の両方が同時にローになつた後その一
方がハイになる時に生じるゲート602の出力の立上りに
よりクロツクされる。フリツプフロツプ601は入力とし
て▲▼、▲▼、▲▼、▲
▼を受取り、▲▼（書込み保護使用
可能）、UPAP1およびUMAP2（ユーザ・マツプ選択ビツ
ト）およびSLEAZE（パリテイ表示）を生じる。UMAP1お
よびUMAP2はバス裁定ロジツク1180からの▲
▼で個々にANDされて、マルチプレクサ2104に対して
与えられるMAPAおよびMAPBを生じる。マルチプレクサ21
03および2104に対する入力間の選択は、信号MAPENおよ
びSMBの状態に基づく。もしMAPSがハイであれば、SMBは
ハイとなる。もしMAPSがローであれば、SMBは8086と同
じ状態を有する。表１は、入力条件の４つの可能な組合
せに応答してマルチプレクサ2101〜2103により行なわれ
る選択の結果を示す。
もしハイパースペースPAL2121からの▲▼（マ
ツプ選択）がローに強制されるならば、データが可能状
態となる時MAPSEL（マツプ読出し／書込み）はハイとな
り、さもなければローとなる。
もしMAPSELがハイであり書込み操作が試行中でローであ
る▲▼または▲▼により示される
ならば、▲▼（マツプ書込み）はCLK70の
立上りにおいてローとなる。▲▼がローと
なる時、以下に述べるトランシーバ215からのデータPA0
〜PA9は、▲▼および▲▼と共に、LM0〜LM9に
おけるアドレスに記憶されることになる。MAPSがハイと
なりMAPENがローとなるため、このアドレスがLA6〜LA15
におけるデータにより指定され、HP101のみの制御下に
置かれる。もしMAPSELがハイであるが読出し操作が要求
されると、トランシーバ215の方向は反転され▲
▼、▲▼および▲▼〜▲▼が▲
▼〜▲▼に与えられることになる。
8086（および、従つてLM0）がハイの時、AP106のマツピ
ングに専用される512×12ビツトの領域に入る。上記の
如く、8086がハイの時MAPENがハイに保持される。AP106
は９ビツトの情報LA1〜LA5およびXLA0〜XLA3をRAM2111
〜2113に対して与える。CPU201がマツプ211を使用可能
状態にし、従つて、8086がローとなる時、MAPENはハイ
となりSMBはローとなる。この条件においては、ABGRN
T、MAPAおよびMAPBは８つのHP101マツプの間の選択を許
容する。各マツプの32×12ビツト領域内の1Kのメモリー
・ブロツクに対するアドレスはLA1〜LA5によつて指定さ
れる。MAPENおよびSMBが共にローである時アクセスされ
る256×12ビツトの領域は、確認の目的のためのハイパ
ースペース操作およびアクセスを支持するメモリー領域
に対するアクセスの如き８つのHP101のマツプ以外の全
てのCPU201のメモリー・アクセスのためのマツピングを
提供する。
（第７図） 第７図は、３状態のバツフア213、バツフア回線駆動回
路214およびトランシーバ215を構成する論理回路を示し
ている。８進トランシーバ2151および2152として構成さ
れるトランシーバ215について最初に見れば、トランシ
ーバ2151および2152の片側は▲▼、▲▼および
▲▼〜▲▼に対して接続される。他の側は
▲▼〜▲▼に接続される。データ・
フローの方向は、もしMAPSELがハイであり従つてMAPSが
ハイでありREADがローならば、▲▼、▲
▼および▲▼乃至▲▼におけるデ
ータが表１において前に述べた如くアドレスLA6〜LA15
に格納するためRAM2111〜2113にして与えられるよう
に、READにより制御される。もしMAPSELがハイでありRE
ADがハイであれば、アドレスLA6〜LA15におけるマツプ2
11からの▲▼〜▲▼、▲▼、▲▼
は▲▼、▲▼および▲▼〜▲
▼に与えられる。
▲▼〜▲▼もまたSYSMEMCY、書込み保護さ
れない記憶領域に対するハイのバイト書込みが要求され
た時ローとなる▲▼、書込み保護されない
LA0、LA6およびLA7の逆である記憶領域に対してローの
バイト書込みが要求されたことを表示する時ローである
▲▼と共にバツフア回線駆動回路2141、21
42に対して与えられる。アドレス情報は、▲
▼がローの時常にBMB0〜BMB7に対して置かれる。
バツフア回線駆動回路2142もまた、PA0〜PA4に基づく５
つの拡張された記憶アドレス・ビツト▲▼〜▲
▼を提供する。▲▼〜▲▼は
RAM218に加えて拡張メモリー（図示せず）のアドレス指
定において使用される。LA8〜LA15は３状態バツフア213
に対して与えられ、もし▲▼がローな
らば、▲▼〜▲▼に対して置かれ
る。MAPSELがハイの時▲▼は決してロ
ーとはならないため、▲▼〜▲▼上
には競合状態は存在しない。
（第７図） 次にI/O装置復号ロジツク212について見れば、ハイパー
スペースPAL2121はLA1〜LA5、LA8〜LA10、FETCHおよび
▲▼を入力として受取る。これらの入力に基
づいて、PAL2121は▲▼（マツプ選択）、▲
▼（補助I/O選択）、▲▼（ハ
イパースペースROM108の選択）、▲▼
（エミユレーシヨンされたI/O選択）、86SEL（AP106選
択）、▲▼（NMI選択）および▲
▼（RAM218選択）を出力する。FETCHは、上記の如く、
進行中の記憶操作が命令取出しであることを表示する。
ゲート2122からの▲▼は、LA0およびSYSMEMC
Yが共にハイ（I/O操作を表わす）であり、かつフリツプ
フロツプ2123からのENHYP（ハイパースペースPAL使用可
能）もまたハイである時にのみローとなる。▲
▼がローに強制される各PH1期間中▲
▼の立上りにおいてENHYPがハイに付勢されることにな
る。PH1の略々終りにおいて▲▼がハ
イになる時、フリツプフロツプ2123に対するセツト・パ
ルスが取除かれる。ALPHAP1MOSの立上りおいて▲
▼ローによりローに付勢されるまで、ENHYPはハイ
の状態を維持する。従つて、ENHYPは、その時のメモリ
ー即ちI/O取引が完了できない時常にハイの状態を維持
し、この取引が行なわれる時ローとなる。
ハイパースペースPAL2121の出力の１つしか一時にハイ
とならない。従つて、I/O操作が進行中でありPAL2121が
使用可能状態となる時は常に、アドレス・ビツトLA1〜L
A5およびLA8〜LA10はPAL2121により復号されて、一義的
に要求中のI/O操作の形式を識別する。表２は、入力に
対するPAL2121の出力の関連性に対する論理状態を示
す。＊印は論理的AND操作を示し、＋の記号は論理的OR
操作を示す。
上記の如く、HP101は全てのシステムのI/Oを制御し、従
つてAP106はPAL2121と通信する必要はない。AP106が作
業中常にLA0はローに保持され、▲▼をハイ
に保持するため、AP106はハイパースペースROM108のア
クセスを行なうことを阻止される。
（第８図） バツフア回線駆動回路2161を構成する論理回路もまた第
７図に示されている。▲▼〜▲▼は駆
動回路2161に対して与えられ、▲▼〜▲
▼は駆動回路2162に対して与えられる。駆動回路21
61および2162の出力はデータ入力▲▼〜▲
▼としてRAM128に対して与えられる。
（第９図） RAM218を構成する回路は第９図に示されている。本実施
例においては、RAM218は36の64K×１ビツトのRAM901〜9
36から構成される。RAM901〜936は、RAM901〜918からな
る「中核となる」メモリー・バンク2181と、RAM919〜93
6からなる「任意の」メモリー・バンク2182とに分割さ
れるものと考えられる。中核および任意のメモリーは更
に、８つのRAM（901〜908および919〜926）の上位のメ
モリー・バイトと８つのRAM（910〜917および928〜93
5）の下位のメモリー・バイトに分割される。各バイト
はメモリー・バイト（909、918、927、936）と関連する
９番目のパリテイRAMを含する。この構成のため、各ワ
ードがこれと関連する上位のバイトと下位のバイトのパ
リテイ・ビツトを有する128Kの16ビツト・ワードのシス
テムのメモリーを生じる。当業者によれば、異なる記憶
容量のメモリーを用いて本システムを修正するため公知
の技術が使用可能であることが理解されよう。
第９図に示されるように、各RAM901〜918は、８ビツト
のアドレス・データORA0〜ORA7の８つのビツト、▲
▼（中核となる行アドレスのストローブ）および▲
▼（中核となる列アドレスのストロープ）が与
えられる。ハイのメモリー・バイトは▲▼
（上位バイト書込み）を受取り、ローのメモリー・バイ
トは▲▼（下位バイトの書込み）を受取
る。パリテイRAM909および918は、それぞれそのデータ
入力においてパリテイ・データ・ビツト0PODHおよび0PO
DLを受取るが、RAM901〜908および910〜917は各々その
データ入力においてデータ・ビツト▲▼〜▲
▼の１つを受取る。最後に、各RAM901〜908、9
10〜917は出力▲▼〜▲▼の１
つのビツトを与えるが、RAM909および918はセツトパリ
テイ・ビツト▲ ▼および▲▼ Lを
与える。RAM919〜936は、アドレス・ビツト1RA0〜1RA
8、任意のメモリー行ストローブ▲▼、任
意のメモリー列ストローブ▲▼およびパリ
テイ入力1PODHおよび1PODLを受取ることを除いて、同じ
ようにアドレス指定される。
（第9A図） パリテイ・データ0PODH、1PODH、0PODLおよび1PODLは９
ビツトのパリテイ・ゼネレータ930および931からRAM218
に対して与えられる。パリテイ・ゼネレータ930および9
31は▲▼〜▲▼を受取り、本実施例
においては、その偶数パリテイ出力をRAM218に対して与
えさせる。同図において、また他の図においては「UP」
または「PUP」として識別される信号は「引上げ」入力
であり、常にハイとなる。
（第9B図） メモリーのアドレス指定を構成する論理回路および制御
装置217は第9B図、第9C図、第9D図および第9E図に示さ
れる。最初に第9B図において、行アドレスおよび列アド
レスの多重化回路が示されている。前述の如く、本シス
テムにおける本文に述べたビデオ・ロジツク104はCRT制
御装置を内蔵する。当技術においてはその構成技術は周
知であるこの制御装置は、他のシステムの構成要素によ
るメモリーの表示のためデータを検索するアクセスが禁
止されるPH1の間、RAM218に対するアクセスが許容され
る。従つて、アドレス多重化装置217は５つのマルチプ
レクサ950〜954を包含する。マルチプレクサ950、951は
HP101またはAP106によるRAM218のアドレス指定と関与す
るが、マルチプレクサ952〜954はCRT制御装置によりア
クセスされつつあるデイスプレイと関連する情報のアド
レス指定と関与する。マルチプレクサ950、951に対する
選択入力CMUX、およびマルチプレクサ952、953に対する
選択入力GMUXは、マルチプレクサ出力のソースが適正な
時点における行アドレスから列アドレスへの変換を行な
うことを許容する。CLK3がハイになる時GMUXはローとな
り、▲▼がローになる時ハイに戻る。▲
▼がハイになる時CMUXはローとなり、CLK11がロー
になる時ハイの状態に戻る。マルチプレクサ954に対す
る選択入力であるGRACYCは、ビデオ・ロジツク104によ
り生成される。マルチプレクサ出力回線における競合状
態は、CLK10がローである時950と951を可能状態にし、
また▲▼がローの時952〜954を可能状態にす
る。
（第9C図） 256K×１ビツトRAM（９つのアドレス入力0RA0〜0RA8お
よび1RA0〜1RA8を有する点を除いて第９図のRAM901〜93
6と概略同じ）を内蔵するRAM218に対するアドレス指定
操作は、0RA8および1RA8を生成するため▲▼およ
び▲▼を用いて第9C図の回路の使用により、直接
的な方法で第9B図の回路の修正を行なうことなく達成可
能である。
（第9D図） 中核および任意選択のメモリー・バンクに対する行およ
び列アドレス・ストローブ、およびハイおよびローのバ
イト書込み信号を生成するロジツクは第9D図に示され
る。表示のためデータをアクセスする際CRTにより使用
されるためPH1の間に生じる行ストローブおよび列スト
ローブ、およびRAM218に関する書込みおよび読出しの際
HP101またはAP106により使用されるためPH2の間に生成
される行および列ストローブが存在することが判る。CR
T制御装置がデータをRAM218に対して書込みを行なわな
いため、書込み可能信号はPH2の間にのみ生じることに
なる。
▲▼および▲▼は、CLK2がハイCL
K8がハイの時、あるいは▲▼がハイおよびCLK9
がハイの時ローとなる。これらのCLK信号ならびに以下
に論述する他のタイミング信号は第10A図に示される。
▲▼は、（ａ）GRACYCがハイ（CRT制御装置が
メモリーに対して列アドレスを生成することを表示）、
CLK4がハイ、および▲▼がハイの時、または
（ｂ）CLK11がハイ、CREADYがハイ（ALPHAP1MOSがPH2の
終りにハイとなる時READYがハイであることを表示）、
▲▼がハイ、KMSEL（中核メモリーの選択）が
ハイの時に、ローに強制される。▲▼は、
CLK11がハイ、CREADYがハイ、▲▼がハイ、OPT
MSEL（任意選択メモリーの選択）がハイの時にローに強
制される。KMSELおよびOPTMSEL（第9E図）の生成につい
ては以下に論述する。もし▲▼または▲
▼のいずれかがローに強制され、CLK9がハイ、CL
K6がハイ、書込み保護されない記憶領域に下位のバイト
書込みが要求されたことを表示する▲▼が
ローであれば、▲▼はローとなる。同様
に、KCASまたは▲▼がローであり、CLK9が
ハイ、▲▼がハイ、上位バイト書込み保護され
ない記憶領域に対して要求されたことを表示する▲
▼がローならば▲▼がローにな
る。
（第9E図および第9F図） KMSEL、OPTMSEL、DLAT（ラツチ219に対する信号をラツ
チするデータ）および▲▼（ラツチに対する信
号を可能にする出力）を生成するための論理回路は第9E
図に示されている。最初にフリツプフロツプ960につい
て見れば、CLK0がハイになる時、▲▼（有
効サイクル）がゲート961の出力によりハイに付勢され
る。▲▼が後にローになる時、ゲート961の出
力はハイに戻り、リスツト信号が取除かれる。もしCREA
DYがローであるかあるいは▼▼がロー
であれば、▲▼は後に続くCLK9の立上りに
おいてローに付勢される。▲▼は、中核ま
たは任意のメモリーのいずれかの選択を許容するためロ
ーでなければならない。もし▲▼がローで
あるか▲▼であり、ハイパースペースPAL2
121からの▲▼がローであるか、SYSMEMCY
がハイであり、LA0がローであつてメモリー操作を表示
するならば、ゲート962の出力はハイとなる。ゲート963
はPA0〜PA2を受取り、これは中核および任意のメモリー
・バンクに加えて選択可能な記憶領域を収容するための
システムを拡張する能力を提供する。本文に述べる特定
の実施例においては、中核または任意のメモリーは常に
選択され、従つてPA0〜PA2はローに保持され、ゲート96
3の出力はハイに保持される。ゲート962の出力がハイに
なる時、中核または任意のメモリーの一方が▲▼
の状態に従つて選択される。
フリツプフロツプ960に戻つて、▲▼がロ
ーになる時、フリツプフロツプ960のＱ出力はハイとな
る。もしCREADYおよびCLK2がハイならば、▲
▼はローとなる。▲▼は３状態
のバツフア213、バツフア回線駆動回路2141および2142
（第７図）を可能状態にするため使用される。CLK2がロ
ーとなる時、▲▼がハイになる時、PH
2がこの時ハイであるため、▲▼はロ
ーとなる。BUSDATENがローの間もし964の出力およびWRI
TEがローになる（メモリー書込み操作が要求されないこ
とを示す）、▲▼はローとなつてラツチ219の
出力を可能状態にする。もし▲▼がローであり
CREADYがローであれば、ゲート965の出力はローとな
る。CASがローとなつて▲▼ローか▲
▼がローである時、DLTAはハイとなつてラツチ2191
および2192（第9F図）に対する▲▼〜▲
▼、▲ ▼および▲ ▼
におけるデータを可能状態にする。
（第10図および第10A図） システム全体において要求される色々なタイミング信号
を生成するための論理回路は第10図に示されている。第
10A図におけるタイミング図は、第10図の回路の選択さ
れた出力をグラフにより示している。発振器1001からの
48MHzのクロツク信号は反転されて、フリツプフロツプ1
002〜1004のクロツク入力に対して与えられる。フリツ
プフロツプ1002〜1004の入出力は、フリツプフロツプ10
02〜1004をして12の振動するクロツク信号CLK0〜CLK11
およびその反転信号▲▼〜▲▼を生
成させるように相互に接続され、各信号は2MHzの期間
（発振器1001からの48MHz信号の持続期間の24倍）を有
する。これらのタイミング信号に基づいて、他のいくつ
かのクロツク信号が得られる。ALPHAP1MOSは、▲
▼がローになる時ハイとなり、CLK11がハイになる時
はローに戻る。ALPHAP2MOSは、CLK0がローになる時ハイ
となり、▲▼がハイになる時はローに戻る。
PH1は、CLK1がハイになる時ハイになり、CLK0がローに
なる時ローに戻る。PH2は、▲▼がハイになる
時ハイになり、▲▼がローになる時ローにな
る。▲▼は、▲▼がハイになる時ロ
ーになり、CLK11がローになる時ハイに戻る。最後に、C
LK70は▲▼がハイになる時ハイになり、CLK10
がローになる時にローに戻る。
第10図はまた、AP106に対するクロツク信号である▲
▼を生成する論理回路を示す。フリツプフ
ロツプ1010は、発振器1001から反転した48MHzの信号を
受取り、8MHzの期間（48MHzの信号期間の６倍）を有す
る8086CLK信号を生じるようにその出力および入力を相
互に結合している。従つて、HP101に対するクロツク信
号（PH1およびPH2）はAP106のクロツク信号の整数倍で
ある期間を有する。
（プロセツサ間の関連性および制御） 本文に開示されたシステムは、ユーザ・プログラムを実
行することができる２つのプロセツサ、即ちHP101およ
びAP106を内蔵している。これらのプロセツサは同じメ
モリー空間を共有するため、逐次ランするように拘束さ
れる。即ち、一方のプロセツサが作動中他方のプロセツ
サは遊休状態にあるか条件を保持する。上位プロセツサ
101は、HP101が全てのI/O操作を取扱う方向でシステム
の「マスター」であり、パワーアツプと同時、システム
のリセツトの後および割込みの発生と同時に、選択され
るプロセツサである。更に、「アウト」命令を実行する
ことによりAP106がその作用を終了するか、あるいはAP1
06が妥当性保護を施された記憶場所のアクセスを試みる
ならばHP101が付勢される。上位HP101としてのその機能
を実施するためには、メモリー・マツピング操作（従つ
て、物理的メモリーにおけるAP106の論理アドレス空間
の場所）に対する制御、およびAP106からアクセス可能
である記憶領域に対する制御の如きいくつかの能力を有
する。HP101はまた、メモリーに保持されるAP106の「完
了」、「使用中」および「割込み状態」ビツトの読出
し、設定およびクリアを行なうことができ、HP101の割
込みベクトルを指定でき、またAP106が制御を停止した
理由の表示（例えば、「アウト」命令の実行、妥当性保
護が施されたメモイーのアクセス）を含むハードウエア
・レジスタをアクセスすることができる。
AP106は実行中、下記の条件、即ちNMIが受取られ、割込
み（NMI以外）が受取られ割込みが可能となり、AP106が
アウト命令を実行し、あるいはAP106が妥当性保護を施
したページをアクセスする、の１つのが満たされるまで
ランを継続する。もしNMIが受取られると、AP106はその
時の位置に保持され、NMIが処理される。その処理の
後、もしシステムがNMIにより停止されるかリセツトさ
れなかつたならば、AP106はその最後の場所において再
び始動される。この動作はユーザから完全に判る。もし
割込みが使用可能になる間ある割込み（NMI以外）が受
取られるならば、AP106はその時の位置に保持されHP101
が始動される。HP101の割込みベクトルのシーケンスが
開始され、HP101の割込み戻りアドレスはAP106が最後に
開始した指令のアドレスの直後のHP101のアドレスとな
る。割込みハンドラは、この時、割込みが処理された後
のHP101における前記アドレスに戻り、HP101が再び始動
できる。
もしAP106がアウト命令を実行するならば、▲
▼ビツトがAP106の状態レジスタにおいてセツトさ
れ、完了ビツトはハイにセツトされ、AP106はこの時の
状態に保持される。HP101はAP106が開始した機能の直後
のアドレスにおいて始動されることになる。AP106がア
ウト信号が生成された時点で実施されつつあつたどんな
I/Oプロセスでも完了するためHP101により必要とされる
全ての情報は、「文脈ブロツク」と呼ばれるシステムの
メモリーにおける１組の場所にAP106により保持され
る。HP101がAP106のメモリーのマツピングを制御するた
め、HP101は文脈ブロツクの場所について知り、その内
容をアクセスすることができる。この時、HP101はI/O操
作を行ない、必要ならば、AP106を再び始動する。
もしAP106が妥当性保護されたページをアクセスしたな
らば、▲▼ビツトはAP106の状態レジスタにセツト
され、完了ビツトはハイにセツトされ、AP106はこの点
に保持される。HP101は、AP106が開始した機能の直後の
アドレスから始動される。
（第11図乃至第11I図） 第11図乃至第11I図は、制御バスの制御およびHP101およ
びAP106の始動および停止を行なうロジツクを示す。最
初に第11図においては、デコーダ1101が以下に述べる如
きハイパースペースPAL2121からの▲▼によ
つて使用可能状態となる。デコーダ1101が使用可能状態
にされる時、LA14およびLA15が復号されて▲
▼（106の割込みベクトルのロード）、▲
▼（AP106の始動要求）、▲▼ま
たは▲▼ローのいずれかを付勢す
る。▲▼がフリツプフロツプ1140（第11D
図）に与えられまた反転され、▲▼によりANDさ
れてこれがPH2の間だけ強制されることを保証し、ラツ
チ208に対するラツチ入力として与えられる。▲
▼は以下に述べるバス裁定PAL1180に対して与え
られる。▲▼もまた以下に述べるフ
リツプフロツプ1140に対して与えられる。▲
▼は反転され、フリツプフロツプ1102のクロツ
ク入力として用いられる。▲▼がロ
ーになる時、フリツプフロツプ1102がクロツクされ、86
RESETおよび▲▼がLA13の状態に従つて
セツトされる。86RESETはAP106に対するRST入力として
与えられる。▲▼および▲
▼もまたゲート1110に対して与えられる（第11A
図）。
第11A図においては、▲▼および▲
▼がAP106からの86HLDAの反転信号によ
りNANDされて▲▼を生じ、これがローの時AP10
6がその時実行中のプロセツサであることを表示する。
▲▼は、ラツチ2091〜2093（第５図）、ラツチ
206（第４図）の出力可能ロジツク、バス裁定PAL1180
（第11G図）およびバツフア回線駆動回路1192（第11H
図）に対する出力可能信号として与えられる。反転した
8086はマルチプレクサ2010（第６図）に対して与えられ
る。
第11B図においては、HP101のタイミングに対してAP106
の始動状態を同期させるため、86RDY（AP106に対する作
動可能信号）がPH1の間ローに保持される。PH2の間、フ
リツプフロツプ1120のクロツク動作は▲▼およ
び▲▼が共にローの時だけ生じるように
拘束される。86RDYは、フリツプフロツプ1120がクロツ
クされる時に86ADREN（第11H図から）、PALE（未済のAL
E）およびREADYがハイである場合だけハイに付勢される
ことになる。PALEは、ALEの立上りによりクロツクされ
るフリツプフロツプ1123によつて生成される。86RDYが
ローの時、PALEはロに保持される。▲▼はPH
1がハイである時またはフリツプフロツプ1120がクロツ
クされてゲート1122に対する全ての入力がハイでない時
にハイとなる。▲▼がハイの時、PALEはALE
の立上りにおいてハイに付勢される。従つて、PH2の
間、86RDYは、ALEがローに戻された後にフリツプフロツ
プ1120に対する最初のクロツク・パルスにおいてハイに
付勢されることになる。
次に第11C図においては、86RDYがフリツプフロツプ1130
に対するクロツク入力として与えられる。86RDYがハイ
になる時、もしM/▲▼がハイでありメモリーのアク
セスを表わし、かつVPROTがハイで妥当性保護が施され
たページがアクセスされつつあることを表わすならば、
▲▼がローに付勢されることになる。
前述の如く、AP106が上位プロセツサ101に対する制御を
切換える経路の１つは「アウト」操作による。AP106が
直接どのI/Oも制御しないため、AP106により出力操作を
行なう試みは「アウト」要求として解釈される。第11D
図におていは、M/▲▼および▲▼が共にロ
ーである時▲▼がローに付勢されて、出力書
込み操作を表示する。▲▼は、フリツプフロ
ツプ1102からの▲▼または▲
▼（アウト・クリア）信号のいずれか一方によ
りハイに付勢される。フリツプフロツプ1140はまた、86
INTR、即ちAP106の割込み要求信号を生成する。86INTR
はデコーダ1101（第11図）からの▲▼によ
つてハイに付勢される。86INTRは、フリツプフロツプ11
02からの付属プロセツサ・リセツト信号▲
▼、またはローになり割込み要求が確認されたことを
表わすAP106からの割込み確認信号▲▼の
いずれかによつてローに付勢される。
AP106は、一旦始動すると、下記の４つの条件の１つが
満たされるまでランの状態を続けることになる。即ち、
（１）CPU201のローになる▲▼により表わされる
マスク不能割込み信号が受取られること、（２）割込み
（マスク不能割込み以外）が受取られ、共にローである
▲▼（SIO202からの割込み信号）および▲
▼（割込み可能）により示される割込みが可能
となること、（３）ローになる▲▼により示
される「アウト」命令がAP106により実行されたこと、
または（４）AP106がローになる▲▼により示
される妥当性保護が施されたページをアクセスしたこと
である。上記の４つの条件の１つが生じたことを表わす
AREQを生じるロジツクは、第11E図に示される。AREQ
は、AP106を停止させCPU201を活動状態にさせる。AREQ
は、86RUNロジツク（第11F図）およびバス裁定PAL1180
（第11G図）に対して与えられる。
第11F図においては、もしAP106が実行中であるならば、
ハイになる４つの信号のどれかがAP106をしてハイにな
る86HOLDにより表わされる保留モードに入らせる。AREQ
については前に述べた。ハイになる86REQは、CPU201ま
たはAP106のいずれもAP106がシステム・バスを管理する
ことを要求しないことを表示する。ハイになるEBREQ
は、SIO202がバスの制御を要求しつつあることを表示す
る。ハイになるDMAHRQは、FDC220がバスの制御を要求し
ていることを表示し、ゲート1160の出力はローとなり、
次の▲▼の立上りにおいて86HOLDがハイに付勢さ
れる。▲▼ローはCPU201がバス・システム
の制御を他の装置に許与したことを表示する。この信号
は、AP106の停止の原因ではなくAP106の始動のため満た
されなければならない条件として作動する。
第11G図においては、バス裁定ロジツク1180が▲
▼、▲▼、EBLOCKおよびBREQのソース
となる。ロジツク1180は、AREQ（第11F図）、▲
▼（第11A図）、▲▼（第11B図）、DMAH
RQ（DMA221から）、DRQ（EDC220から）、▲
▼（SIO202から）、およびREADYおよびABLOCK（CPU201
から）を入力として有するPALとして構成される。入力
から出力を生成するためのロジツクの説明は表３に示さ
れるが、同表においては＊印は論理的AND操作を示し、
＋の記号は論理的OR操作を示す。
第11H図は、AP106がローになる▲▼により表わ
されるバスの制御を有する時、SYSMEMCY（メモリー・サ
イクル指標）、▲▼（上位バイト書込み）、
▲▼（下位バイト書込み）、▲
▼（アドレス使用可能）を生成するためのロジツク
を示す。バツフア回線駆動回路1192が▲▼ロー
により使用可能状態にされる時、SYSMEMCYはAP106から
のM/▲▼と同じ状態を有する。ラツチ2093からの▲
▼ローは、１つのバイトがデータ・バスの最上
位バイト（86AD8−86AD15）に対して転送されるべきこ
とを表示する。L86AD0は下記バイトに対する▲
▼と類似する（86AD0〜86AD7に関するデータ）。従つ
て、もしM/▲▼がハイであり記憶操作を示し、DT/
がハイであつてデータ転送を示すならば、L86AD0ロー
が▲▼ローを惹起し、▲▼ローが▲
▼を惹起する結果となる。▲▼お
よび▲▼の意味は、AP106が活動状態となる
時反転するが、これは本例に使用される8086プロセツサ
が異なる形式の構成方式を用いるためである。もし▲
▼がローでありAP106のデータ取引が完了しな
いことを示すならば、▲▼はフリツプ
フロツプ1191の出力によつてハイに保持されることにな
る。前述の如く、PALEは▲▼ローによつてロ
ーに保持される。▲▼がハイに戻る時、PALE
は次のALE（AP106からの）の立上りにおいてハイとな
る。ALEパルスの後の次のCLK8の立上りにおいて、▲
▼がローに付勢されることになる。
第11I図は、状態レジスタとして作動する３状態のバツ
フア1195を示す▲▼および▲▼の状
態はHP101によるこのレジスタから読出される。
本発明は、その主旨または特性から逸脱することなく更
に他の形態において実施することができる。例えば、本
文に記載した技術および装置は、上位プロセツサおよび
複数の付属プロセツサを取扱うようにすることができ
る。
従つて、本実施例はあらゆる観点からも例示であつて限
定できないものと見做されるべきである。本発明の範囲
は、本文の記述ではなく頭書の特許請求の範囲により表
示され、従つて相当技術の範囲内に妥当する全ての変更
は特許請求の範囲に包含されるべきものである。
【図面の簡単な説明】 第１図はデユアル・プロセツサ型データ処理システムを
示す概略ブロツク図、第２図は第１図のデータ処理シス
テムを示す更に詳細なブロツク図、第３図は上位プロセ
ツサ101を構成する特定の論理回路、第４図は取付けら
れるプロセツサ106、トランシーバ207、ラツチ209を構
成する特定の論理回路、第５図はトランシーバ205、ラ
ツチ206およびハイパースペースROM108を示す特定の論
理回路、第６図および第6A図はマルチプレクサ210およ
びマツプ211を構成する特定の論理回路を示す図、第７
図および第7A図は３状態バツフア213とバツフア回線駆
動回路214とトランシーバ215とI/O装置復号ロジツク213
を含む特定の論理回路を示す図、第８図はバツフア回線
駆動回路216を構成する特定の論理回路、第９図はRAM21
8を構成する要部ブロツク構成図，第9A図，第9B図，第9
C図，第9D図，第9E図および第9F図はメモリーのアドレ
ス指定を構成する論理回路および制御装置217の要部ブ
ロツク構，第10図はシステム・タイミング回路225のタ
イミング信号を生成する論理回路、第10A図は第10図の
タイミング信号のタイミング図、および第11図，第11図
A,第11図B,第11図C,第11図D,第11図E,第11図F,第11図G,
第11図Ｈおよび第11図Ｉは制御バスの制御およびHP101
およびAP106の始動および停止を行うロジツクを示す
図。 101……HP、102……マツプ・ロジツク、103……RAMロジ
ツク、104……ビデオ・ロジツク、10……キー・ボー
ド、106……AP、107……大容量記憶ロジツク、108……
ハイパースペースROM、201……CPU、202……SIO、203…
…XMC、204……駆動回路、205、207、2051、2052、207
1、2072、2151、2152……トランシーバ、206、208、20
9、2061、2062、2091〜2093……ラツチ、210……マルチ
プレクサ、211……マツプ、212……I/O装置復号ロジツ
ク、213……３状態バツフア、214、216、2141、2142…
…バツフア回線駆動回路、215……トランシーバ、217…
…メモリー・アドレス指定回路、218、2111〜2113……R
AM、219、501……ラツチ、220……FDC、222……トラン
シーバ、225……システム・タイミング回路、226……バ
ス制御ロジツク、601……カツド・フリツプフロツプ、6
02、1110、1122、2122……ゲート、901〜936……RAM、9
50〜954、2101〜2104……マルチプレクサ、960、1002〜
1004、1010、1102、1120、1123、1130、1140、2123……
フリツプフロツプ、962、965……ゲート、1010……フリ
ツプフロツプ、1081、1082……EPROM、1101……デコー
ダ、1180……バス裁定PAL、1192……バツフア回線駆動
回路、2121……ハイパースペースPAL、2181、2182……
メモリ・バンク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アール・ダブリユー・グツドマン アメリカ合衆国マサチユーセツツ州01748, ホプキントン，スプリング・ストリート 111 (72)発明者 ローレンス・ダブリユー・クランツ アメリカ合衆国マサチユーセツツ州01752, マールボロー，シヤーウツド・ドライブ 50 (72)発明者 エリツク・エム・ワグナー アメリカ合衆国マサチユーセツツ州01516, イースト・ダグラス，アールエフデイー・ ルート １，ボツクス 47エル３ (56)参考文献 特開 昭55−28102（ＪＰ，Ａ) 特開 昭58−78250（ＪＰ，Ａ) 特開 昭58−205272（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】データ処理システムであって、 記憶装置と、 第１のオペレーティング・システムの下でコンピュータ
    ・プログラムを実行する手段と、前記データ処理システ
    ムの全入出力操作を制御する手段とを有する第１のプロ
    セッサ装置と、 前記第１のオペレーティング・システムとは異なる第２
    のオペレーティング・システムの下でコンピュータ・プ
    ログラムを実行する手段を有する第２のプロセッサ装置
    と、 入出力装置のインターフェース装置と、 前記記憶装置と前記インターフェース装置と前記第１及
    び第２のプロセッサ装置とに接続され、少なくともデー
    タとアドレスとを転送するバス装置と、 前記第１のプロセッサ装置と前記第２のプロセッサ装置
    と前記バス装置とに接続され、前記第１及び第２のプロ
    セッサ装置の前記バスに対するアクセスを制御する制御
    装置であって、 前記第２のプロセッサ装置による入力要求又は出力要求
    を検出する手段と、 前記第２のプロセッサ装置が入力又は出力の操作を要求
    したとき、該第２のプロセッサ装置を保留する手段と、 前記第２のプロセッサ装置が入力又は出力の操作の要求
    をしたとき、前記第１のプロセッサ装置を始動させる手
    段と、 前記第２のプロセッサ装置がアクティブのときにプロセ
    ッサ割り込み条件を監視する監視手段と、 前記監視手段に応答して、割り込み条件が検出されたと
    きに前記第２のプロセッサ装置を保留する手段と、 前記監視手段によりプロセッサ割り込み条件が検出され
    たとき、前記第１のプロセッサ装置を始動させる手段と を備える制御装置と を具備するデータ処理システム。
  2. 【請求項２】特許請求の範囲第１項記載のデータ処理シ
    ステムにおいて、前記制御装置がさらに、 前記第１のプロセッサ装置からの指令に応答して前記第
    ２のプロセッサ装置をリセットする手段と、 前記第１のプロセッサ装置からの指令に応答して前記第
    ２のプロセッサ装置を始動させる手段と、 前記第１のプロセッサ装置がアクティブのとき、前記第
    １のプロセッサ装置による前記バス装置に対するアクセ
    スを許容する手段と、 前記第１のプロセッサ装置がアクティブのとき、前記第
    ２のプロセッサ装置による前記バス装置に対するアクセ
    スを阻止する手段と、 前記第２のプロセッサ装置がアクティブのとき、前記第
    ２のプロセッサ装置による前記バス装置に対するアクセ
    スを許容する手段と、 前記第２のプロセッサ装置がアクティブのとき、前記第
    １のプロセッサ装置による前記バス装置と前記記憶装置
    とに対するアクセスを阻止する手段と を備えるデータ処理システム。
  3. 【請求項３】特許請求の範囲第１項記載のデータ処理シ
    ステムにおいて、該システムはさらに、 前記第１のプロセッサ装置により制御される手段であっ
    て、前記第１のプロセッサ装置と前記第２のプロセッサ
    装置との論理アドレスを前記記憶装置の物理的アドレス
    空間にマッピングするための手段と、 前記第１のプロセッサ装置により制御される手段であっ
    て、前記記憶装置の領域を前記第２のプロセッサ装置に
    よるアクセスから保護される領域として識別する手段と を備えるデータ処理システム。
  4. 【請求項４】特許請求の範囲第３項記載のデータ処理シ
    ステムにおいて、前記制御装置がさらに、 前記第２のプロセッサ装置による前記保護される領域へ
    のアクセスの試みを検出する検出手段と、 前記検出手段に応答して前記第２のプロセッサ装置を保
    留する手段と、 前記検出手段に応答して前記第１のプロセッサ装置を始
    動させる手段とを備えるデータ処理システム。
  5. 【請求項５】データ処理システムであって、 記憶装置と、 第１及び第２のプロセッサ装置であって、 前記第１のプロセッサ装置は、第１のオペレーティング
    ・システムを動作させる手段と、システムの全入出力操
    作を処理する手段と、システムの全割り込みを扱う手段
    と、前記第２のプロセッサ装置に対する保留指令を発生
    する手段と、前記第２のプロセッサ装置に対する始動指
    令を発生する手段を備えており、 前記第２のプロセッサ装置は、前記第１のオペレーティ
    ング・システムとは異なる第２のオペレーティング・シ
    ステムを動作させる手段を備えている 第１及び第２のプロセッサ装置と、 前記記憶装置と前記第１のプロセッサ装置と前記第２の
    プロセッサ装置とに接続され、前記第１のプロセッサ装
    置と前記記憶装置との間及び前記第２のプロセッサ装置
    と前記記憶装置との間に少なくともデータとアドレスと
    を転送するバス装置と、 前記第１のプロセッサ装置と前記第２のプロセッサと前
    記バス装置とに接続された制御装置であって、 前記第２のプロセッサ装置による入力又は出力の操作を
    実行する試みを検出する検出手段と、 該検出手段に応答して前記第２のプロセッサ装置を保留
    する手段と、 前記検出手段に応答して前記第１のプロセッサ装置を始
    動させる手段と、 前記第１のプロセッサ装置からの保留指令に応答して前
    記第２のプロセッサ装置を保留する手段と、 前記第１のプロセッサ装置からの始動指令に応答して前
    記第２のプロセッサ装置を始動させる手段と を備える制御装置と を具備するデータ処理システム。
  6. 【請求項６】特許請求の範囲第５項記載のデータ処理シ
    ステムにおいて、 前記第１のプロセッサ装置が、前記記憶装置の領域を前
    記第２のプロセッサ装置によるアクセスから保護される
    領域として識別する手段を備え、 前記制御装置が、前記第２のプロセッサ装置による前記
    保護される領域へのアクセスの試みを検出する検出手段
    と、該検出手段に応答して前記第２のプロセッサ装置を
    保留する手段と、前記検出手段に応答して前記第１のプ
    ロセッサ装置を始動させる手段とを備え ているデータ処理システム。
  7. 【請求項７】第１のオペレーティング・システムの下で
    動作する第１のプロセッサと、前記第１のオペレーティ
    ング・システムとは異なる第２のオペレーティング・シ
    ステムの下で動作する第２のプロセッサと、メモリと、
    前記第１のプロセッサと前記第２のプロセッサと前記メ
    モリとを相互接続するバス装置とを備えるデータ処理シ
    ステムにおいて、アクティブである前記第１及び第２の
    プロセッサを前記バス装置上で制御する方法であって、 （ａ）前記第１のプロセッサがアクティブであるとき、
    該第１のプロセッサからの前記第２のプロセッサへの始
    動指令を監視するステップと、 （ｂ）前記第２のプロセッサに対する前記始動指令が検
    出されたとき、前記第１のプロセッサを保留して前記第
    ２のプロセッサを始動させるステップと、 （ｃ）前記第２のプロセッサがアクティブであるとき、
    割り込み条件を監視するとともに、前記第２のプロセッ
    サが入出力操作を行おうとする試みを監視するステップ
    と、 （ｄ）前記第２のプロセッサがアクティブである間に割
    り込み条件が検出されたとき、前記第２のプロセッサを
    保留し、前記第１のプロセッサを始動させて前記割り込
    み条件を取り扱うステップと、 （ｅ）前記第２のプロセッサが入力又は出力の操作を行
    おうとする試みが検出されたとき、前記第２のプロセッ
    サを保留し、前記第１のプロセッサを始動させて入力又
    は出力の操作を実施するステップと、 （ｆ）前記（ａ）〜（ｅ）のステップを反復するステッ
    プと からなる制御方法。
  8. 【請求項８】特許請求の範囲第７項記載の制御方法にお
    いて、該方法はさらに、 前記第１のプロセッサが、前記メモリにおける前記第２
    のプロセッサによるアクセスから保護される記憶場所を
    識別するステップと、 前記第２のプロセッサがアクティブであるとき、該第２
    のプロセッサによる前記保護される記憶場所の一部に対
    するアクセスの試みを監視するステップと、 前記第２のプロセッサによる前記保護される記憶場所の
    一部に対するアクセスの試みが検出されたとき、前記第
    ２のプロセッサを保留し、前記第１のプロセッサを始動
    させるステップと を含んでいる制御方法。
JP59149262A 1983-07-18 1984-07-18 デュアル・プロセッサを備えたデ−タ処理システム Expired - Lifetime JPH0760427B2 (ja)

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