JPH0786868B2

JPH0786868B2 - プロセッサ間通信方法

Info

Publication number: JPH0786868B2
Application number: JP62126251A
Authority: JP
Inventors: 浩三木村; 督三清原; 勝彦上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-05-22
Filing date: 1987-05-22
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS63291155A

Description

【発明の詳細な説明】産業上の利用分野本発明は、プロセッサ間通信方法に係り、特に、メイン
プロセッサおよび複数のコプロセッサおよび主記憶が共
通のアドレスバスおよびデータバスに接続されている計
算機システムにおいて、各コプロセッサはメインプロセ
ッサの管理のもとで通信を行なうプロセッサ間通信方法
に関するものである。

従来の技術従来のプロセッサ間通信方法としては、例えばMotorola
Inc.（モトローラ・インコーポレーション）MC68881 F
loating−Point Coprocessor User's Manual （フロー
ティング・ポイント・コプロセッサ・ユーザズ・マニュ
アル）（First Edition）に示されているものがある。

第３図は、この従来のプロセッサ間通信方法である、モ
トローラ・インコポーレーション32ビット・マイクロプ
ロセッサ MC68020（以下、MC68020とする）とモトロー
ラ・インコーポーレーションフローティング・ポイン
ト・コプロセッサMC68881 （以下、MC68881とする）間
で行なわれている通信方法を示す説明図である。21は、
メインプロセッサのMC68020である。22は、コプロセッ
サのMC68881である。23は、MC68020 21のアドレスの一
部（FCO−FC2およびA19−A13）をデコードしCSに結果を
出力するCoprocessor Decode Logic（コプロセッサ・デ
コード・ロジック）である。24は、プロセッサのステー
トおよび現在のバスサイクルのアドレス空間を区別する
ファンクション・コード信号FCO−FC2である。25は、ア
ドレス・バスA19−A13である。26は、チップ・セレクト
信号CSである。27は、有効な情報がアドレス・バス上に
有ることを示すアドレス・ストローブ信号ASである。28
は、有効な情報がデータ・バス上に有ることを示すデー
タ・ストローブ信号DSである。29は、データ転送の方法
を示すリード・ライト信号R/Wである。30はデータ転送
の完了およびサイズを知らせるアクノリッジ信号DSACK1
−０である。31は、アドレス・バスA4−A1である。32
は、データ・バスD31−DOである。33は、MC68881 22が
メインプロセッサと交信するために設けられたコプロセ
ッサ・インタフェース・レジスタ（以下、CIRとする）
である。

第４図は、第３図のMC68881 22におけるコプロセッサ・
インタフェース・レジスタについて詳しく説明するため
の図である。第４図において、34は、MC68881 22がMC68
020 21と通信するために設けられた32ビット×３本およ
び16ビット×10本のコプロセッサ・インターフェース・
レジスタである。

以上のように構成された従来のプロセッサ間通信方法に
おいて、以下、MC68020 21が主記憶上の32ビットデータ
をMC68881 22上にフローティング・ポイント・データ・
レジスタに格納する命令を実行する際に行う通信手続き
を説明する。

（１）MC68020 21は命令をデコードし、MC68881 22用命
令と判断する。

（２）MC68020 21は、まずMC68881 22のコマンド用CIR
34にコマンドを転送するため以下のサブシーケンスを行
なう。

［ｉ］FCO−FC2 24とA19−A13 25にはCS 26がアクティ
ブになるようなデータが出力される。同時にコプロセッ
サ・デコード・ロジック23でデコードされ、CS26がアク
ティブになる。

［ii］R/W 29はデータライトの方向を示す。

［iii］AS 27がアクティブになった時点にA4−A1 31は
コマンド用CIR 34のアドレスを出力する。

［iv］DS 28がアクティブになった時点にMC68020 21が
出力したコマンド（今回は、MC68020 21が転送した主記
憶上の32ビットデータをMC6881 22上にフローティング
・ポイント・データ・レジスタに格納するコマンド）が
D31−D0 32を通してコマンド用CIR 34に書き込まれる。

［ｖ］MC68881 22はコマンド用CIR 34にコマンドが書き
込まれるとDSACK1−0 30を用いてデータ転送の完了およ
びサイズをMC68020 21に知らせる。

（３）MC68881 22はコマンド用CIR 34書き込まれたコマ
ンドをデコードし、コマンドの実行を開始する。

（４）MC68881 22はMC68020 21のサービスを必要とする
間、次の（５）〜（８）のステップを実行する。

（５）MC68881 22はレスポンス用CIR 34に要求するサー
ビス（今回はオペランドとして32ビットデータを転送し
てもらう）を書き込む。

（６）MC68020 21はレスポンス用CIR 34に要求されたサ
ービスを以下のサブシーケンスを用いて読み込む。な
お、このサービスの読み込みは、MC68020 21が適当な間
隔毎に行なっているため、もしも前の命令が現在も実行
中などの理由で、レスポンス用CIR 34に要求するサービ
スが未だ書かれてない場合は、書かれるまで何回も以下
のシーケンスを繰り返す。

［ｉ］FCO−FC2 24とA19−A13 25にはCS 26がアクティ
ブになるようなデータが出力される。同時にコプロセッ
サ・デコード・ロジック23でデコードされ、CS 26がア
クティブになる。

［ii］R/W 29はデータリードの方向を示す。

［iii］AS 27がアクティブになった時点にA4−A1 31は
レスポンス用CIR34のアドレスを出力する。

［iv］DS 28がアクティブになった時点にMC68020 21はD
31−D0 32を通してレスポンス用CIR 34の内容を読み込
む。

［ｖ］MC68881 22は、MC68020 21がレスポンス用CIR 34
を読み込む際にDSACK1−0 30を用いてデータ転送のサイ
ズをMC68020 21に知らせる。

（７）MC68020 21は読み込んだサービス要求に対して実
行を開始する。

（８）MC68020 21は命令で指定された32ビットデータを
主記憶上から読み込み、MC68881 22のオペランド用CIR
34に以下のサブシーケンスを用いて書き込む。

［ii］R/W 29はデータライトの方向を示す。

［iii］AS 27がアクティブになった時点にA4−A131はオ
ペランド用CIR34のアドレスを出力する。

［iv］DS 28がアクティブになった時点にMC68020 21が
出力したオペランドがD31−DO 32を通してオペランド用
CIR 34に書き書き込まれる。

［ｖ］MC68881 22はオペランド用CIR 34にコマンドが書
き込まれると DSACK1−0 30を用いてデータ転送の完了
およびサイズをMC68020 21に知らせる。

（９）MC68881 22はオペランド用CIR 34に書き込まれた
32ビットデータを読み込むことによりサービスを受け
る。

（10）MC68881 22はMC68020 21のサービスが必要なくな
るとレスポンス用CIR 34に再帰不要（サービス不要）を
返す。

（11）MC68881 22はオペランド用CIR 34に書き込まれた
32ビットデータをフローティング・ポイント・データ・
レジスタに格納する。

（12）MC68881 22はコマンドの実行が終了するとレスポ
ンス用CIR 34に処理終了を知らせる。

（13）MC68020 21は次の命令の実行に進む。

発明が解決しようとする問題点しかしながら上記のような構成では、MC68020 21がコプ
ロセッサ命令を実行するのに必要とする主記憶上のオペ
ランドをMC68881 22のオペランド用CIR 34に書き込もう
とした際、MC68020 21が主記憶上のデータを自分自身に
取り込み、その後MC68881 22へオペランドとして転送す
るため、MC68881 22がコマンドを受け取ってからオペラ
ンドを受け取るまでに非常に多くの時間を要する。か
つ、前の命令が既に実行終了した場合などは、その間の
時間はMC68881 22はアイドリング状態を有することにな
る。従って、MC68020 21とMC68881 22間の通信に時間を
要しMC68881 22の総合的な実行が遅い、という問題点を
有していた。また、オペランドは主記憶からデータバス
を経由してMC68020 21に転送され、再びデータバスを経
由してMC68881 22転送されることからバスのバンド幅を
狭くする、という問題点も有していた。

本発明はかかる点に鑑み、高速なプロセッサ間通信を行
なえ、メインプロセッサからみたコプロセッサの実行が
速く、かつバスのバンド幅を広くするプロセッサ間通信
方法を提供することを目的とする。

問題点を解決するための手段本発明は、コプロセッサ命令を実行する際に、コプロセ
ッサがオペランドを必要とする場合にはコプロセッサが
メインプロセッサの管理下においてメインプロセッサを
経由しないで主記憶から直接オペランドを取り込む、お
よび演算結果を主記憶に書き込む場合にはコプロセッサ
がメインプロセッサの管理下においてメインプロセッサ
を経由しないで主記憶に直接書き込むプロセッサ間通信
方法である。

作用本発明は前記した構成により、コプロセッサがオペラン
ドをメインプロセッサを経由しないで主記憶より取り込
め、かつ、演算結果をメインプロセッサを経由しないで
主記憶に書き込めることより、高速なプロセッサ間通信
を行なえ、メインプロセッサから見たコプロセッサの実
行が速くなり、バスのバンド幅も広くなる。

実施例第１図は、本発明のプロセッサ間通信方法を実施するシ
ステムの一実施例の構成図を示すものである。第１図に
おいて、１は、命令およびデータを格納している主記憶
である。２は、主記憶１の命令を読み込み、デコード
し、通常は自分自身で実行を行ない、コプロセッサ命令
であれば、対象のコプロセッサで実行を行なうためにコ
プロセッサ間の通信を管理し、コマンドおよびオペラン
ドを発行する、またはオペランドを読み込むメインプロ
セッサである。３はコマンドおよびオペランドを受け取
り、コプロセッサ命令の実行を行なうコプロセッサであ
る。４は、メインプロセッサ２において、読み込んだ命
令をデコードおよび実行する命令実行装置である。５
は、メインプロセッサ２において、主記憶１からの命令
の読み込み、主記憶１とデータの書き込み、読み込みお
よびコプロセッサ３間の通信の手続きを制御する通信制
御装置である。６は、コプロセッサにおいて、受け取っ
たコマンドおよびオペランドを用いてコプロセッサ命令
を実行する命令実行装置である。７は、コプロセッサ３
において、メインプロセッサ２間の通信手続きを制御す
る通信制御装置である。８は、コプロセッサ３の通信制
御装置７において、ある固定のアドレスが割り付けられ
そのアドレスを用いてデータの書き込み、読み出しが可
能であり、メインプロセッサ２が転送するコマンドが書
き込まれる通信用コマンドレジスタである。９は、コプ
ロセッサ３の通信制御装置７において、ある固定のアド
レスが割り付けられたそのアドレスを用いてデータの書
き込み、読み出しが可能であり、メインプロセッサ２が
転送する、または主記憶１から読み込むオペランドが書
き込まれる通信用オペランドレジスタである。10は、コ
プロセッサ３が、コプロセッサ命令の実行のための必要
な全てのコマンドおよびオペメ宴塔ｈが揃ったかどうか
を確認し、かつ前命令の終了も確認されると、次命令の
コマンドおよびオペランドの書き込み可能をメインプロ
セッサ２に知らせる信号線CPRDYである。11は、主記憶
１およびコプロセッサ３が、データ転送サイクルの終了
を知らせる信号RDYである。12は、バスのデータ転送の
方向を示すリード／ライト信号R/Wである。13は有効な
アドレスがアドレス・バス上に有ることを示すアドレス
・ストローブ信号ASである。14は、アドレスバスであ
る。15は、有効なデータがデータ・バス上に有ることを
示すデータ・ストローブ信号DSである。16は、データバ
スである。

第２図は、第１図のプロセッサ間通信方法の構成図につ
いて、通信方法の手続きを詳しく説明するためのタイミ
ングチャート図である。

以上のように構成された本実施例のプロセッサ間通信方
法について、以下、メインプロセッサ２が主記憶１上の
32ビットデータをコプロセッサ３上のフローティング用
データレジスタに格納する命令を実行する際に行う通信
手続きを説明する。

（１）メインプロセッサ２において通信制御装置５は、
主記憶１より命令を読み込み、命令実行装置４はその命
令をデコードする。

（２）デコードの結果、その命令がコプロセッサ命令と
判明すると、メインプロセッサ２はコプロセッサ３に書
き込むコマンドおよび主記憶１上に存在するオペランド
のアドレスの用意を開始する。

（３）メインプロセッサ２において命令実行装置６は、
コプロセッサ３に転送すべきコマンドを生成し、通信制
御装置５は、コプロセッサ３の通信用コマンドレジスタ
８に以下のサブシーケンスを用いて書き込む。

［ｉ］メインプロセッサ２において通信制御装置５は、
R/W12をインアクティブにしてデータのライトを知らせ
る。

［ii］メインプロセッサ２において通信制御装置５は、
アドレスバス14に通信用コマンドレジスタ８を指定する
アドレスを出力すると同時にAS13をアクティブにしてア
ドレスの有効性を知らせる。

［iii］メインプロセッサ２において通信制御装置５
は、データバス16に転送すべきコマンドを出力すると同
時にDS15をアクティブにしてデータの有効性を知らせ
る。

［iv］コプロセッサ３において通信制御装置７は、AS1
3、DS15がアクティブに成った時点でアドレスバス14で
指定される通信用コマンドレジスタ８にデータバス16上
のコマンドを書き込む。

［ｖ］コプロセッサ３において通信制御装置７は、通信
用コマンドレジスタ８に正しいコマンドが書き込まれる
とRDY 11をインアクティブにして、メインプロセッサ２
における通信制御装置５にコマンド転送サイクルの終了
を知らせる。

［vi］メインプロセッサ２において通信制御装置５は、
コマンド転送サイクルを終了する。

（５）コプロセッサ３において命令実行装置６は、書き
込まれたコマンドをプリデコードし、必要なオペランド
が主記憶１上にあることを認識し、通信制御装置７は、
続いてデータバス16上で有効となるデータを取り込む用
意を行なう。

（６）メインプロセッサ２において通信制御装置５は、
コプロセッサ３に転送すべきオペランドの主記憶１上の
アドレスを用いて、主記憶１上のデータを読み込みにい
く。コプロセッサ３は必要なオペランドを通信用オペラ
ンドレジスタ９に以下のサブシーケンスを用いて取り込
む。

［ｉ］メインプロセッサ２において通信制御装置５は、
R/W 12をアクティブにして主記憶１ヘデータのリードを
知らせる。

［ii］メインプロセッサ２において通信制御装置５は、
アドレスバス14に主記憶１上のオペランドを指定するア
ドレスを出力すると同時にAS13をアクティブにしてアド
レスの有効性を知らせる。

［iii］メインプロセッサ２において通信制御装置５
は、DS15をアクティブにする。

［vi］主記憶１は、指定されたアドレスのデータをデー
タバス16へ出力すると同時に終了時にはRDY11をインア
クティブにする。

［ｖ］コプロセッサ３において通信制御装置７は、AS1
3、DS15がアクティブかつRDY 11をインアクティブに成
った時点で通信用オペランドレジスタ９にデータバス14
上のデータをオペランドとして取り込む。

［vi］メインプロセッサ２において通信制御装置５は、
オペランド転送サイクルを終了する。

［vii］コプロセッサ３において通信制御装置７は、コ
プロセッサ命令の実行のための必要な全てのコマンドお
よびオペランドが揃ったかどうかをプリデコードの結果
と比較する。揃っていることが確認され、かつ前命令の
終了および次命令のコマンドおよびオペランドの書き込
みが可能となると、CPRDY 10をインアクティブにしてメ
インプロセッサ２に次命令実行可能を知らせる。

［viii］メインプロセッサ２において通信制御装置５
は、全データ転送サイクルを終了する。

（７）コプロセッサ３において命令実行装置６は、通信
用コマンドレジスタ８に書き込まれたコマンドをデコー
ドし、通信用オペランドレジスタ９に書き込まれたデー
タをフローティング用データレジスタへの格納を開始す
る。

（８）メインプロセッサ２において命令実行装置４は、
次の命令の実行を進む。

以上のように、本実施例によれば、コプロセッサはメイ
ンプロセッサより転送されたコマンドを受け取り、ま
た、メインプロセッサが主記憶ヘリードした際にデータ
バスに出力されたデータを直接オペランドとして受け取
ることにより、高速なプロセッサ間通信を行なえ、メイ
ンプロセッサから見たコプロセッサの実行が速くなり、
かつバスのバンド幅を広くすることが可能となる。

なお、本実施例において、CPRDY 10は１本の信号線とし
たが、CPRDY 10は複数の信号線としてコプロセッサにお
けるエラー発生、例外処理要求およびプログラムカウン
タ等必要なデータの要求等を知らせる信号線としてもよ
い。

また、本実施例において、32ビットデータ転送命令につ
いて説明したが、命令、データのサイズおよびオペラン
ドの読み込み書き込みの場所等は、特に制限はない。

また、本実施例において、コプロセッサ命令が演算結果
を主記憶へ格納する場合には、オペランドを読み込む場
合と同様に、メインプロセッサがアドレスバスへのアド
レス出力および他の信号線の制御を行ない、コプロセッ
サは演算結果をデータバスを出力するだけで良い。

また、本実施例において、コプロセッサへのコマンドの
発行はメインプロセッサの中での命令実行順序を乱して
いないためメインプロセッサがパイプライン処理を行な
っていても可能である。

発明の効果以上説明したように、本発明によれば、高速なプロセッ
サ間通信を行なえ、メインプロセッサから見たコプロセ
ッサの実行が速くなり、かつバスのバンド幅を広くする
ことが可能となり、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明のプロセッサ間通信方法を実施するシス
テムの一実施例の構成図、第２図は同実施例の通信にお
けるタイミングチャート図、第３図は従来のプロセッサ
間通信方法を実施しているシステムの構成図、第４図は
第３図に示した同従来例のコプロセッサ・インタフェー
ス・レジスタの構成図である。１…主記憶、２…メインプロセッサ、３…コプロセッ
サ、４…メインプロセッサにおける命令実行装置、５…
メインプロセッサにおける通信制御装置、６…コプロセ
ッサにおける命令実行装置、７…コプロセッサにおける
通信制御装置、８…通信用コマンドレジスタ、９…通信
用オペランドレジスタ、10…信号線CPRDY、11…信号線R
DY、12…信号線R/W、13…アドレスストローブAS、14…
アドレスバス、15…データストローブDS、16…データバ
ス、21…MC68020、22…MC68881、23…コプロセッサ・デ
コード・ロジック、24…ファンクション・コード信号FC
O−FC2、25…アドレス・バスA19−A13、26…チップ・セ
レクト信号CS、27…アドレス・ストローブ信号AS、28…
データ・ストローブ信号DS、29…リード・ライト信号R/
W、30…アクノリッジ信号DSACK1−０、31…アドレス・
バスA4−A1、32…データ・バスD31−DO、33…コプロセ
ッサ・インタフェース・レジスタ、34…コプロセッサ・
インタフェース・レジスタ。

Claims

【特許請求の範囲】

【請求項１】メインプロセッサおよび複数のコプロセッ
サは相互に信号線に接続され前記メインプロセッサおよ
び複数の前記コプロセッサおよび主記憶が共通のアドレ
スバスおよびデータバスに接続され、前記メインプロセ
ッサがコプロセッサ命令を前記コプロセッサを用いて実
行を行なわせるシステムにおいて、前記メインプロセッ
サは前記コプロセッサが前記コプロセッサ命令の実行に
必要とするコマンドを前記メインプロセッサから前記コ
プロセッサに書き込み、前記コプロセッサ命令の実行に
必要とするオペランドが主記憶上に存在する場合には前
記コプロセッサは前記メインプロセッサの管理下にて前
記主記憶から直接前記オペランドを読み込み、前記コプ
ロセッサ命令が前記主記憶に演算結果を書き込む場合に
は前記コプロセッサが前記メインプロセッサの管理下に
て前記主記憶に直接書き込むことを特徴とするプロセッ
サ間通信方法。