JPH0760845B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0760845B2 JPH0760845B2 JP3059084A JP5908491A JPH0760845B2 JP H0760845 B2 JPH0760845 B2 JP H0760845B2 JP 3059084 A JP3059084 A JP 3059084A JP 5908491 A JP5908491 A JP 5908491A JP H0760845 B2 JPH0760845 B2 JP H0760845B2
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- semiconductor memory
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭという。）の例えばウェハー状態での不良
のスクリーニングに際して、メモリセルのキャパシタ絶
縁膜の不良のスクリーニングを行うための手段を有する
半導体記憶装置に関する。
り、特にダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭという。）の例えばウェハー状態での不良
のスクリーニングに際して、メモリセルのキャパシタ絶
縁膜の不良のスクリーニングを行うための手段を有する
半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くことができる。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くことができる。
【０００３】従来の半導体装置の製造工程では、ウェー
ハ製造プロセスを終了してからダイソートテストによっ
て良品を選別し、不良品をマークし、その後、良品をパ
ッケージに収納して最終製品の形態に仕上げている。そ
して、パッケージ完了後の半導体装置を対象としてバー
ンインを行っている。
ハ製造プロセスを終了してからダイソートテストによっ
て良品を選別し、不良品をマークし、その後、良品をパ
ッケージに収納して最終製品の形態に仕上げている。そ
して、パッケージ完了後の半導体装置を対象としてバー
ンインを行っている。
【０００４】しかし、従来のバーンイン方法は、バーン
イン装置の設備投資と設置場所の確保のための費用が高
く、半導体集積回路の製造コストを押し上げる大きな要
因になっている。しかも、バーンインで発生した不良は
救済できない上、アセンブリまで進んで製造費のかさん
だものを不良品として処理しなければならず、同じ１チ
ップでもダイソート時に不良として処理されるものと比
べて著しく損失が大きいという問題がある。
イン装置の設備投資と設置場所の確保のための費用が高
く、半導体集積回路の製造コストを押し上げる大きな要
因になっている。しかも、バーンインで発生した不良は
救済できない上、アセンブリまで進んで製造費のかさん
だものを不良品として処理しなければならず、同じ１チ
ップでもダイソート時に不良として処理されるものと比
べて著しく損失が大きいという問題がある。
【０００５】一方、１Ｍ以上のＤＲＡＭは、通常動作時
にメモリセルのキャパシタのプレート電極に電源電圧の
半分（Ｖcc／２）を印加するのが一般的となっている。
即ち、図５に示すＤＲＡＭのメモリセルＭＣにおいて、
セルトランジスタ１０のゲートがワード線ＷＬに接続さ
れ、そのドレインがビット線ＢＬに接続され、そのソー
スにキャパシタ１１の一端（電荷蓄積ノード１１ａ）が
接続され、このキャパシタ１１の他端（プレート電極１
１ｂ）にＶcc／２が印加される。
にメモリセルのキャパシタのプレート電極に電源電圧の
半分（Ｖcc／２）を印加するのが一般的となっている。
即ち、図５に示すＤＲＡＭのメモリセルＭＣにおいて、
セルトランジスタ１０のゲートがワード線ＷＬに接続さ
れ、そのドレインがビット線ＢＬに接続され、そのソー
スにキャパシタ１１の一端（電荷蓄積ノード１１ａ）が
接続され、このキャパシタ１１の他端（プレート電極１
１ｂ）にＶcc／２が印加される。
【０００６】このように通常動作時にキャパシタのプレ
ート電極にＶcc／２が印加されるＤＲＡＭにおいて、キ
ャパシタ絶縁膜の不良を早く収束させるために、キャパ
シタのプレート電極電位をＶcc／２ではなくＶccまたは
接地電位Ｖssに設定してエージングする技術が提案（例
えば電子情報通信学会論文誌Vol.J73-C- No.5 pp.302
-309、１９９０年５月）されている。
ート電極にＶcc／２が印加されるＤＲＡＭにおいて、キ
ャパシタ絶縁膜の不良を早く収束させるために、キャパ
シタのプレート電極電位をＶcc／２ではなくＶccまたは
接地電位Ｖssに設定してエージングする技術が提案（例
えば電子情報通信学会論文誌Vol.J73-C- No.5 pp.302
-309、１９９０年５月）されている。
【０００７】このような提案にしたがい、キャパシタの
プレート電極をＶss電位に設定してバーンインを行う
際、ワード線を開いてメモリセルに“０”データを書込
んだ場合にはキャパシタの電荷蓄積ノードは０Ｖにな
り、メモリセルに“１”データを書込んだ場合にはキャ
パシタの電荷蓄積ノードはＶcc電圧になるので、ワード
線を閉じたデータ保持時には、メモリセルの“０”記憶
状態ではキャパシタ絶縁膜の両端間電圧は０Ｖである
が、メモリセルの“１”記憶状態ではキャパシタ絶縁膜
の両端間にＶcc電圧（つまり、通常動作時の約２倍の電
界ストレス）が加わるようになる。従って、バーンイン
時のＶcc電圧を例えば７Ｖとすると、メモリセルの
“１”記憶時にはキャパシタ絶縁膜の両端間に７Ｖが加
わる。
プレート電極をＶss電位に設定してバーンインを行う
際、ワード線を開いてメモリセルに“０”データを書込
んだ場合にはキャパシタの電荷蓄積ノードは０Ｖにな
り、メモリセルに“１”データを書込んだ場合にはキャ
パシタの電荷蓄積ノードはＶcc電圧になるので、ワード
線を閉じたデータ保持時には、メモリセルの“０”記憶
状態ではキャパシタ絶縁膜の両端間電圧は０Ｖである
が、メモリセルの“１”記憶状態ではキャパシタ絶縁膜
の両端間にＶcc電圧（つまり、通常動作時の約２倍の電
界ストレス）が加わるようになる。従って、バーンイン
時のＶcc電圧を例えば７Ｖとすると、メモリセルの
“１”記憶時にはキャパシタ絶縁膜の両端間に７Ｖが加
わる。
【０００８】ところで、バーンインに際しての電圧スト
レス試験（電圧加速試験）時に、上記キャパシタ絶縁膜
が破壊し始め、微小リーク電流が流れ始める状況を考え
る。この時、上記キャパシタの電荷蓄積ノードはフロー
ティング状態であるので、リーク電流がプレート電極側
に流れ始めると、上記電荷蓄積ノードの電圧は降下して
いき、キャパシタ絶縁膜に加わる電圧も７Ｖ以下に下が
っていく。つまり、リーク電流が流れ始めると、キャパ
シタ絶縁膜の両端間にかかる電界ストレスが緩和されて
しまうので、破壊し始めたキャパシタ絶縁膜を完全に破
壊させることができなくなる、あるいは、完全に破壊さ
せるまでに多大な時間を要する。
レス試験（電圧加速試験）時に、上記キャパシタ絶縁膜
が破壊し始め、微小リーク電流が流れ始める状況を考え
る。この時、上記キャパシタの電荷蓄積ノードはフロー
ティング状態であるので、リーク電流がプレート電極側
に流れ始めると、上記電荷蓄積ノードの電圧は降下して
いき、キャパシタ絶縁膜に加わる電圧も７Ｖ以下に下が
っていく。つまり、リーク電流が流れ始めると、キャパ
シタ絶縁膜の両端間にかかる電界ストレスが緩和されて
しまうので、破壊し始めたキャパシタ絶縁膜を完全に破
壊させることができなくなる、あるいは、完全に破壊さ
せるまでに多大な時間を要する。
【０００９】
【発明が解決しようとする課題】しかし、上記したよう
な微小リークの状態にとどまった欠陥を有するキャパシ
タ絶縁膜は、種々のメモリセル動作マージンの劣化（最
も顕著な劣化モードは、データ保持特性の劣化であ
る。）を引き起こす。そして、このような劣化モードを
有するメモリセルは、電圧ストレス試験後の機能テスト
により検出することが困難な場合が多く、特に上記した
ような劣化の程度が微小であるほど、検出が困難になる
という問題がある。
な微小リークの状態にとどまった欠陥を有するキャパシ
タ絶縁膜は、種々のメモリセル動作マージンの劣化（最
も顕著な劣化モードは、データ保持特性の劣化であ
る。）を引き起こす。そして、このような劣化モードを
有するメモリセルは、電圧ストレス試験後の機能テスト
により検出することが困難な場合が多く、特に上記した
ような劣化の程度が微小であるほど、検出が困難になる
という問題がある。
【００１０】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験時に、全てのメモリセルのキャパ
シタ絶縁膜に一斉に十分な電圧ストレスを印加でき、破
壊し始めたキャパシタ絶縁膜を完全にあるいは短時間で
破壊させることができ、劣化モードを有するメモリセル
を電圧ストレス試験後に簡単な機能テストにより検出す
ることが可能になる半導体記憶装置を提供することを目
的とする。
で、電圧ストレス試験時に、全てのメモリセルのキャパ
シタ絶縁膜に一斉に十分な電圧ストレスを印加でき、破
壊し始めたキャパシタ絶縁膜を完全にあるいは短時間で
破壊させることができ、劣化モードを有するメモリセル
を電圧ストレス試験後に簡単な機能テストにより検出す
ることが可能になる半導体記憶装置を提供することを目
的とする。
【００１１】また、本発明の他の目的は、電圧ストレス
試験時に、全てのメモリセルのトランスファゲート用ト
ランジスタのゲート・ソース間に一斉に電圧ストレスを
印加し得る半導体記憶装置を提供することにある。
試験時に、全てのメモリセルのトランスファゲート用ト
ランジスタのゲート・ソース間に一斉に電圧ストレスを
印加し得る半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、ＤＲＡＭにお
いて、電圧ストレス試験時に、全てのメモリセルのキャ
パシタのプレート電極に、所定の負電位の直流電圧また
は接地電位と所定の負電位との間で変化する負極性のパ
ルス電圧を印加し得る負電圧印加手段とを具備すること
を特徴とする。
いて、電圧ストレス試験時に、全てのメモリセルのキャ
パシタのプレート電極に、所定の負電位の直流電圧また
は接地電位と所定の負電位との間で変化する負極性のパ
ルス電圧を印加し得る負電圧印加手段とを具備すること
を特徴とする。
【００１３】上記負電圧印加手段としては、（ａ）電圧
ストレス試験時に外部から印加される負電位の直流電圧
または負極性のパルス電圧をプレート電極に供給するた
めの電圧ストレス試験専用パッドを設ける、（ｂ）電圧
ストレス試験時に制御信号を受けて負電位の直流電圧ま
たは負極性のパルス電圧を発生し、この負電位の直流電
圧または負極性のパルス電圧をプレート電極に供給する
負電圧発生回路を設けることにより実現できる。
ストレス試験時に外部から印加される負電位の直流電圧
または負極性のパルス電圧をプレート電極に供給するた
めの電圧ストレス試験専用パッドを設ける、（ｂ）電圧
ストレス試験時に制御信号を受けて負電位の直流電圧ま
たは負極性のパルス電圧を発生し、この負電位の直流電
圧または負極性のパルス電圧をプレート電極に供給する
負電圧発生回路を設けることにより実現できる。
【００１４】
【作用】例えばウェハ状態での不良のスクリーニングに
際しての電圧ストレス試験時に、全てのメモリセルのキ
ャパシタのプレート電極に、所定の負電位（−Ｖb ）の
直流電圧または接地電位Ｖssと所定の負電位（−Ｖb ）
との間で変化する負極性のパルス電圧を印加することが
可能になる。この場合、上記負電位は、メモリセルのキ
ャパシタの電荷蓄積電極またはこれに連なる半導体基板
の不純物拡散層と半導体基板との接合によるダイオード
の順方向電圧降下よりも大きい絶対値を有するものとす
る。
際しての電圧ストレス試験時に、全てのメモリセルのキ
ャパシタのプレート電極に、所定の負電位（−Ｖb ）の
直流電圧または接地電位Ｖssと所定の負電位（−Ｖb ）
との間で変化する負極性のパルス電圧を印加することが
可能になる。この場合、上記負電位は、メモリセルのキ
ャパシタの電荷蓄積電極またはこれに連なる半導体基板
の不純物拡散層と半導体基板との接合によるダイオード
の順方向電圧降下よりも大きい絶対値を有するものとす
る。
【００１５】従って、プレート電位が−Ｖb の時には、
キャパシタの電荷蓄積ノードの電位は、ダイオードの順
方向電圧降下Ｖf だけ基板電位から低下した電位（−Ｖ
f 、ほぼ０．７Ｖ）に規制され、全てのメモリセルのキ
ャパシタ絶縁膜の両端間には（−Ｖf ）−（−Ｖb ）＝
Ｖb −Ｖf の電圧が一斉に加わる。この状態では、キャ
パシタの電荷蓄積ノードは低インピーダンス状態になる
（フローティング状態ではない）ので、キャパシタ絶縁
膜に破壊が発生し始めて微小リーク電流が流れ始めた
時、キャパシタ絶縁膜の両端間電圧（Ｖb −Ｖf ）を変
えずに十分なリーク電流を供給し、破壊し始めたキャパ
シタ絶縁膜を完全に破壊させることが可能になる。この
ようにキャパシタ絶縁膜が破壊し始めた欠陥セルを動作
不能にすることにより、不良セルのスクリーニングを効
率良く確実に行うことが可能になる。
キャパシタの電荷蓄積ノードの電位は、ダイオードの順
方向電圧降下Ｖf だけ基板電位から低下した電位（−Ｖ
f 、ほぼ０．７Ｖ）に規制され、全てのメモリセルのキ
ャパシタ絶縁膜の両端間には（−Ｖf ）−（−Ｖb ）＝
Ｖb −Ｖf の電圧が一斉に加わる。この状態では、キャ
パシタの電荷蓄積ノードは低インピーダンス状態になる
（フローティング状態ではない）ので、キャパシタ絶縁
膜に破壊が発生し始めて微小リーク電流が流れ始めた
時、キャパシタ絶縁膜の両端間電圧（Ｖb −Ｖf ）を変
えずに十分なリーク電流を供給し、破壊し始めたキャパ
シタ絶縁膜を完全に破壊させることが可能になる。この
ようにキャパシタ絶縁膜が破壊し始めた欠陥セルを動作
不能にすることにより、不良セルのスクリーニングを効
率良く確実に行うことが可能になる。
【００１６】また、プレート電位が−Ｖb からＶssへ変
化した時には、キャパシタの電荷蓄積ノードの電位Ｖn
は、キャパシタの容量結合により（−Ｖf ）から｜−Ｖ
b ｜だけ上昇してＶb −Ｖf になり、キャパシタ絶縁膜
の両端間にはＶb −Ｖf の電圧が加わる。この時、キャ
パシタの電荷蓄積ノードはフローティング状態であり、
全てのワード線を接地電位に設定しておけば、このワー
ド線に接続されているトランスファゲート用トランジス
タのゲート・ソース間に一斉に電圧ストレスが加わり、
不良のスクリーニングの効率を著しく向上することが可
能になる。
化した時には、キャパシタの電荷蓄積ノードの電位Ｖn
は、キャパシタの容量結合により（−Ｖf ）から｜−Ｖ
b ｜だけ上昇してＶb −Ｖf になり、キャパシタ絶縁膜
の両端間にはＶb −Ｖf の電圧が加わる。この時、キャ
パシタの電荷蓄積ノードはフローティング状態であり、
全てのワード線を接地電位に設定しておけば、このワー
ド線に接続されているトランスファゲート用トランジス
タのゲート・ソース間に一斉に電圧ストレスが加わり、
不良のスクリーニングの効率を著しく向上することが可
能になる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１８】図１は、第１実施例に係るＤＲＡＭの一部
を示している。ＭＣは行列状に配置されてメモリセルア
レイを形成しているダイナミック型メモリセルであり、
図５に示したように、トランスファゲート用のＭＯＳト
ランジスタ１０およびキャパシタ１１からする。ＷＬは
メモリセルアレイの同一行のメモリセルのトランスファ
ゲート用トランジスタ１０のゲートに接続されるワード
線、ＢＬはメモリセルアレイの同一列のメモリセルのト
ランスファゲート用トランジスタ１０のドレインに接続
されるビット線、１２はビット線プリチャージ回路、１
３はアドレス信号に応じてワード線選択信号を出力する
ワード線選択回路（ロウデコーダ）、１４はワード線駆
動回路、１５はワード線と接地ノードとの間に接続され
ているノイズキラー用のＭＯＳトランジスタ、１６はビ
ット線プリチャージ電位（通常はＶcc／２）を発生する
ビット線プリチャージ電位発生回路、１８はキャパシタ
プレート電位ＶPL（通常はＶcc／２）を発生して全ての
メモリセルのキャパシタプレートに供給するためのプレ
ート電位発生回路である。
を示している。ＭＣは行列状に配置されてメモリセルア
レイを形成しているダイナミック型メモリセルであり、
図５に示したように、トランスファゲート用のＭＯＳト
ランジスタ１０およびキャパシタ１１からする。ＷＬは
メモリセルアレイの同一行のメモリセルのトランスファ
ゲート用トランジスタ１０のゲートに接続されるワード
線、ＢＬはメモリセルアレイの同一列のメモリセルのト
ランスファゲート用トランジスタ１０のドレインに接続
されるビット線、１２はビット線プリチャージ回路、１
３はアドレス信号に応じてワード線選択信号を出力する
ワード線選択回路（ロウデコーダ）、１４はワード線駆
動回路、１５はワード線と接地ノードとの間に接続され
ているノイズキラー用のＭＯＳトランジスタ、１６はビ
ット線プリチャージ電位（通常はＶcc／２）を発生する
ビット線プリチャージ電位発生回路、１８はキャパシタ
プレート電位ＶPL（通常はＶcc／２）を発生して全ての
メモリセルのキャパシタプレートに供給するためのプレ
ート電位発生回路である。
【００１９】なお、前記ノイズキラー用のＭＯＳトラン
ジスタ１５は、通常動作に際して、プリチャージ期間あ
るいはアクティブ期間の非選択ワード線がフローティン
グになるのを防ぎ、これらの期間にノイズ等によってワ
ード線のレベルがメモリセルのトランスファゲート用ト
ランジスタ１０の閾値電圧を越えてメモリセルのデータ
破壊を起こしてしまうのを防ぐためのものである。
ジスタ１５は、通常動作に際して、プリチャージ期間あ
るいはアクティブ期間の非選択ワード線がフローティン
グになるのを防ぎ、これらの期間にノイズ等によってワ
ード線のレベルがメモリセルのトランスファゲート用ト
ランジスタ１０の閾値電圧を越えてメモリセルのデータ
破壊を起こしてしまうのを防ぐためのものである。
【００２０】さらに、本例においては、電圧ストレス試
験時に、全てのメモリセルのキャパシタ１１のプレート
電極に、接地電位Ｖssと所定の負電位（−Ｖb ）との間
で変化する負極性のパルス電圧を印加し得る負パルス印
加手段２０が設けられている。
験時に、全てのメモリセルのキャパシタ１１のプレート
電極に、接地電位Ｖssと所定の負電位（−Ｖb ）との間
で変化する負極性のパルス電圧を印加し得る負パルス印
加手段２０が設けられている。
【００２１】この場合、上記負電位（−Ｖb ）は、メモ
リセルのキャパシタの電荷蓄積電極またはこれに連なる
半導体基板の不純物拡散層と半導体基板との接合による
ダイオードの順方向電圧降下Ｖf よりも大きい絶対値を
有するものとする。
リセルのキャパシタの電荷蓄積電極またはこれに連なる
半導体基板の不純物拡散層と半導体基板との接合による
ダイオードの順方向電圧降下Ｖf よりも大きい絶対値を
有するものとする。
【００２２】上記負パルス印加手段２０の一具体例とし
て、（ａ）電圧ストレス試験時にＤＲＡＭの外部からキ
ャパシタ１１のプレート電極に負極性のパルス電圧を供
給するための専用パッドを設ける、（ｂ）電圧ストレス
試験時に外部からの制御信号を受けて負極性のパルス電
圧を発生し、この負極性のパルス電圧を前記プレート電
位発生回路１８の出力に代えてプレート電極に供給する
負パルス電圧発生回路をチップ毎あるいはウェハ上で複
数のチップに共通に設ける方法などがある。
て、（ａ）電圧ストレス試験時にＤＲＡＭの外部からキ
ャパシタ１１のプレート電極に負極性のパルス電圧を供
給するための専用パッドを設ける、（ｂ）電圧ストレス
試験時に外部からの制御信号を受けて負極性のパルス電
圧を発生し、この負極性のパルス電圧を前記プレート電
位発生回路１８の出力に代えてプレート電極に供給する
負パルス電圧発生回路をチップ毎あるいはウェハ上で複
数のチップに共通に設ける方法などがある。
【００２３】本例では、電圧ストレス試験時に外部から
負極性のパルス電圧が供給される負電圧印加用パッド２
１を有し、このパッド２１を前記キャパシタ１１のプレ
ート電極に接続している。さらに、前記プレート電位発
生回路１８の出力ノードを出力スイッチ回路（例えばＣ
ＭＯＳトランスファゲート）２２を介して前記プレート
電極に接続し、このトランスファゲート２２を出力スイ
ッチ制御回路２３により制御している。
負極性のパルス電圧が供給される負電圧印加用パッド２
１を有し、このパッド２１を前記キャパシタ１１のプレ
ート電極に接続している。さらに、前記プレート電位発
生回路１８の出力ノードを出力スイッチ回路（例えばＣ
ＭＯＳトランスファゲート）２２を介して前記プレート
電極に接続し、このトランスファゲート２２を出力スイ
ッチ制御回路２３により制御している。
【００２４】上記出力スイッチ制御回路２３は、通常動
作時には上記出力スイッチ回路２２をオン状態に制御し
てプレート電位発生回路１８の出力電位を前記キャパシ
タプレートに伝え、電圧ストレス試験時には上記出力ス
イッチ回路２２をオフ状態に制御するように構成されて
いる。この出力スイッチ制御回路２３は、制御信号印加
用パッド２４と、このパッド２４に接続された二段のＣ
ＭＯＳインバータ２５、２６と、上記制御信号印加用パ
ッド２４と接地ノードとの間に接続された抵抗素子２７
とからなる。
作時には上記出力スイッチ回路２２をオン状態に制御し
てプレート電位発生回路１８の出力電位を前記キャパシ
タプレートに伝え、電圧ストレス試験時には上記出力ス
イッチ回路２２をオフ状態に制御するように構成されて
いる。この出力スイッチ制御回路２３は、制御信号印加
用パッド２４と、このパッド２４に接続された二段のＣ
ＭＯＳインバータ２５、２６と、上記制御信号印加用パ
ッド２４と接地ノードとの間に接続された抵抗素子２７
とからなる。
【００２５】ここで、上記出力スイッチ制御回路２３の
動作を説明しておく。パッド２４に信号が印加されない
時は、パッド２４の電位は抵抗素子２７により接地電位
にプルダウンされ、前段のＣＭＯＳインバータ２５の出
力は“Ｈ”、後段のＣＭＯＳインバータ２６の出力は
“Ｌ”になり、出力スイッチ回路２２はオン状態にな
る。これに対して、パッド２４に“Ｈ”レベルの制御信
号が印加された時は、前段のＣＭＯＳインバータ２５の
出力は“Ｌ”、後段のＣＭＯＳインバータ２６の出力は
“Ｈ”になり、出力スイッチ回路２２はオフ状態にな
る。
動作を説明しておく。パッド２４に信号が印加されない
時は、パッド２４の電位は抵抗素子２７により接地電位
にプルダウンされ、前段のＣＭＯＳインバータ２５の出
力は“Ｈ”、後段のＣＭＯＳインバータ２６の出力は
“Ｌ”になり、出力スイッチ回路２２はオン状態にな
る。これに対して、パッド２４に“Ｈ”レベルの制御信
号が印加された時は、前段のＣＭＯＳインバータ２５の
出力は“Ｌ”、後段のＣＭＯＳインバータ２６の出力は
“Ｈ”になり、出力スイッチ回路２２はオフ状態にな
る。
【００２６】なお、前記ワード線選択回路１３は、本例
では、プリチャージ型のナンドゲートが用いられてい
る。また、前記ワード線駆動回路１４は、本例では、ワ
ード線駆動用電圧ＷＤＲＶ（電源電位Ｖccを昇圧した電
位）源と前記ワード線ＷＬとの間に接続され、ワード線
選択回路１３の出力信号に応じて前記ワード線ＷＬを駆
動するワード線駆動用の例えばＮチャネルＭＯＳトラン
ジスタ３１と、前記ワード線選択回路１３の出力端に入
力端が接続された第１のＣＭＯＳインバータ３２と、電
源電位Ｖccと上記ワード線選択回路１３の出力端との間
に接続され、ゲートが前記第１のＣＭＯＳインバータ３
２の出力端に接続されたプルアップ用のＰＭＯＳトラン
ジスタ３３と、上記第１のＣＭＯＳインバータ３２の出
力端と前記ワード線駆動用のＭＯＳトランジスタ３１の
ゲートとの間に接続され、ゲートに電源電位Ｖccが与え
られるＮＭＯＳトランジスタ３４と、上記第１のＣＭＯ
Ｓインバータ３２の出力端と前記ノイズキラー用のＮＭ
ＯＳトランジスタ１５のゲートとの間に接続された第２
のＣＭＯＳインバータ３５とを有する。
では、プリチャージ型のナンドゲートが用いられてい
る。また、前記ワード線駆動回路１４は、本例では、ワ
ード線駆動用電圧ＷＤＲＶ（電源電位Ｖccを昇圧した電
位）源と前記ワード線ＷＬとの間に接続され、ワード線
選択回路１３の出力信号に応じて前記ワード線ＷＬを駆
動するワード線駆動用の例えばＮチャネルＭＯＳトラン
ジスタ３１と、前記ワード線選択回路１３の出力端に入
力端が接続された第１のＣＭＯＳインバータ３２と、電
源電位Ｖccと上記ワード線選択回路１３の出力端との間
に接続され、ゲートが前記第１のＣＭＯＳインバータ３
２の出力端に接続されたプルアップ用のＰＭＯＳトラン
ジスタ３３と、上記第１のＣＭＯＳインバータ３２の出
力端と前記ワード線駆動用のＭＯＳトランジスタ３１の
ゲートとの間に接続され、ゲートに電源電位Ｖccが与え
られるＮＭＯＳトランジスタ３４と、上記第１のＣＭＯ
Ｓインバータ３２の出力端と前記ノイズキラー用のＮＭ
ＯＳトランジスタ１５のゲートとの間に接続された第２
のＣＭＯＳインバータ３５とを有する。
【００２７】次に、図１のＤＲＡＭの通常動作時におけ
る動作を説明する。制御信号印加用パッド２４に制御信
号を印加せず、負電圧印加用パッド２１には、負極性の
パルス電圧を供給しないしない。これにより、前記出力
スイッチ制御回路２３は、前記出力スイッチ回路２２を
オン状態に制御してプレート電位発生回路１８の出力電
位を前記キャパシタプレートに伝えている。
る動作を説明する。制御信号印加用パッド２４に制御信
号を印加せず、負電圧印加用パッド２１には、負極性の
パルス電圧を供給しないしない。これにより、前記出力
スイッチ制御回路２３は、前記出力スイッチ回路２２を
オン状態に制御してプレート電位発生回路１８の出力電
位を前記キャパシタプレートに伝えている。
【００２８】また、ロー・ストローブ・アドレス（／Ｒ
ＡＳ）信号入力を非活性状態にするとビット線プリチャ
ージ信号発生回路（図示せず）が活性化してプリチャー
ジ信号ＶEQが発生し、ビット線プリチャージ回路１２が
オン状態になり、全てのビット線対ＢＬがビット線プリ
チャージ電位発生回路１６の出力電位にプリチャージさ
れる。
ＡＳ）信号入力を非活性状態にするとビット線プリチャ
ージ信号発生回路（図示せず）が活性化してプリチャー
ジ信号ＶEQが発生し、ビット線プリチャージ回路１２が
オン状態になり、全てのビット線対ＢＬがビット線プリ
チャージ電位発生回路１６の出力電位にプリチャージさ
れる。
【００２９】次に、／ＲＡＳ信号入力を活性化すると、
選択されるメモリセルブロックのビット線に供給される
プリチャージ信号ＶEQが非活性化すると共にアドレス信
号のロジック・レベルの組み合わせに応じて任意の本数
のワード線分のワード線選択信号が出力してワード線Ｗ
Ｌが選択される。この場合、ワード線選択信号の活性レ
ベル“Ｌ”が入力する選択状態のワード線駆動回路１４
においては、ワード線駆動用のＮＭＯＳトランジスタ３
４がオン状態になり、これに接続されているノイズキラ
ー用トランジスタ１５はオフ状態になる。
選択されるメモリセルブロックのビット線に供給される
プリチャージ信号ＶEQが非活性化すると共にアドレス信
号のロジック・レベルの組み合わせに応じて任意の本数
のワード線分のワード線選択信号が出力してワード線Ｗ
Ｌが選択される。この場合、ワード線選択信号の活性レ
ベル“Ｌ”が入力する選択状態のワード線駆動回路１４
においては、ワード線駆動用のＮＭＯＳトランジスタ３
４がオン状態になり、これに接続されているノイズキラ
ー用トランジスタ１５はオフ状態になる。
【００３０】これに対して、ワード線選択信号の非活性
レベル“Ｈ”が入力する非選択状態のワード線駆動回路
１４においては、ワード線駆動用のＮＭＯＳトランジス
タ３４がオフ状態になり、これに接続されているノイズ
キラー用トランジスタ１５はオン状態になる。
レベル“Ｈ”が入力する非選択状態のワード線駆動回路
１４においては、ワード線駆動用のＮＭＯＳトランジス
タ３４がオフ状態になり、これに接続されているノイズ
キラー用トランジスタ１５はオン状態になる。
【００３１】次に、例えばウェハ状態でのバーンインに
際して、ＤＲＡＭ領域に設けられたパッド群にテスター
のプローブカードの針を接触させて所要の電源、制御信
号、負極性のパルス電圧を供給し、図１のＤＲＡＭの電
圧ストレス試験を行う時の動作について、図２に示すメ
モリセルの構造の一例および図３に示すタイミング波形
を参照しながら説明する。
際して、ＤＲＡＭ領域に設けられたパッド群にテスター
のプローブカードの針を接触させて所要の電源、制御信
号、負極性のパルス電圧を供給し、図１のＤＲＡＭの電
圧ストレス試験を行う時の動作について、図２に示すメ
モリセルの構造の一例および図３に示すタイミング波形
を参照しながら説明する。
【００３２】なお、図２において、５０はｐ型の半導体
基板であり、Ｖss電位が与えられる。５１および５２は
基板表層部に選択的に形成されたｎ+ 型の不純物拡散層
であり、ＮチャネルＭＯＳトランジスタ（トランスファ
ゲート用トランジスタ１０）のドレイン領域およびソー
ス領域である。５３は基板表面のゲート絶縁膜、ＷＬは
上記トランスファゲート用トランジスタ１０のゲート電
極（ワード線）である。１１ａはキャパシタの電荷蓄積
電極、１１ｂはキャパシタのプレート電極、１１ｃはキ
ャパシタの絶縁膜であり、キャパシタの電荷蓄積電極１
１ａは上記トランスファゲート用トランジスタ１０のソ
ース領域５２に接続されている。
基板であり、Ｖss電位が与えられる。５１および５２は
基板表層部に選択的に形成されたｎ+ 型の不純物拡散層
であり、ＮチャネルＭＯＳトランジスタ（トランスファ
ゲート用トランジスタ１０）のドレイン領域およびソー
ス領域である。５３は基板表面のゲート絶縁膜、ＷＬは
上記トランスファゲート用トランジスタ１０のゲート電
極（ワード線）である。１１ａはキャパシタの電荷蓄積
電極、１１ｂはキャパシタのプレート電極、１１ｃはキ
ャパシタの絶縁膜であり、キャパシタの電荷蓄積電極１
１ａは上記トランスファゲート用トランジスタ１０のソ
ース領域５２に接続されている。
【００３３】上記ＤＲＡＭに動作電源を供給し、／ＲＡ
Ｓ信号入力を非活性状態にしてプリチャージ状態にし、
全てのワ−ド線ＷＬに対応する全てのワード線選択回路
１３の出力を非活性レベルにする。これにより、全ての
ワード線駆動用トランジスタ３１がオフ状態、全てのノ
イズキラー用トランジスタ１５がオン状態になり、全て
のワ−ド線ＷＬがＶss電位に設定される。
Ｓ信号入力を非活性状態にしてプリチャージ状態にし、
全てのワ−ド線ＷＬに対応する全てのワード線選択回路
１３の出力を非活性レベルにする。これにより、全ての
ワード線駆動用トランジスタ３１がオフ状態、全てのノ
イズキラー用トランジスタ１５がオン状態になり、全て
のワ−ド線ＷＬがＶss電位に設定される。
【００３４】そして、前記制御信号印加用パッド２４に
制御信号を印加して前記出力スイッチ回路２２をオフ状
態にすると共に、前記負電圧印加用パッド２１に外部か
ら負極性のパルス電圧を供給する。
制御信号を印加して前記出力スイッチ回路２２をオフ状
態にすると共に、前記負電圧印加用パッド２１に外部か
ら負極性のパルス電圧を供給する。
【００３５】これにより、プレート電位が負電位（−Ｖ
b ）の時には、キャパシタの電荷蓄積ノード１１ａの電
位は、キャパシタの電荷蓄積ノード１１ａと半導体基板
５０との接合によるダイオードＤの順方向電圧降下Ｖf
だけ基板電位から低下した電位（Ｖss−Ｖf ＝−Ｖf 、
ほぼ０．７Ｖ）に規制され、全てのメモリセルのキャパ
シタ絶縁膜１１ｃの両端間には（−Ｖf ）−（−Ｖb ）
＝Ｖb −Ｖf の電圧が一斉に加わる。
b ）の時には、キャパシタの電荷蓄積ノード１１ａの電
位は、キャパシタの電荷蓄積ノード１１ａと半導体基板
５０との接合によるダイオードＤの順方向電圧降下Ｖf
だけ基板電位から低下した電位（Ｖss−Ｖf ＝−Ｖf 、
ほぼ０．７Ｖ）に規制され、全てのメモリセルのキャパ
シタ絶縁膜１１ｃの両端間には（−Ｖf ）−（−Ｖb ）
＝Ｖb −Ｖf の電圧が一斉に加わる。
【００３６】この時、キャパシタの電荷蓄積ノード１１
ａは低インピーダンス状態になる（フローティング状態
ではない）ので、キャパシタ絶縁膜１１ｃに破壊が発生
し始めて微小リーク電流が流れ始めた時、キャパシタ絶
縁膜１１ｃの両端間電圧（Ｖb −Ｖf ）を変えずに十分
なリーク電流を供給し、破壊し始めたキャパシタ絶縁膜
１１ｃを完全に破壊させることが可能になる。
ａは低インピーダンス状態になる（フローティング状態
ではない）ので、キャパシタ絶縁膜１１ｃに破壊が発生
し始めて微小リーク電流が流れ始めた時、キャパシタ絶
縁膜１１ｃの両端間電圧（Ｖb −Ｖf ）を変えずに十分
なリーク電流を供給し、破壊し始めたキャパシタ絶縁膜
１１ｃを完全に破壊させることが可能になる。
【００３７】このようにキャパシタ絶縁膜１１ｃが破壊
し始めた欠陥セルを動作不能にすることにより、不良セ
ルのスクリーニングを効率良く確実に行うことが可能に
なる。
し始めた欠陥セルを動作不能にすることにより、不良セ
ルのスクリーニングを効率良く確実に行うことが可能に
なる。
【００３８】また、プレート電位が−Ｖb からＶssへ変
化した時には、キャパシタの電荷蓄積ノード１１ａの電
位は、キャパシタ１１の容量結合により（−Ｖf ）から
｜−Ｖb ｜だけ上昇して（−Ｖf ）＋｜−Ｖb ｜＝Ｖb
−Ｖf になり、キャパシタ絶縁膜１１ｃの両端間にはＶ
b −Ｖf の電圧が加わる。この時、キャパシタの電荷蓄
積ノード１１ａはフローティング状態であり、全てのワ
ード線ＷＬに接続されている全てのトランスファゲート
用トランジスタ１０のゲート・ソース間に一斉に電圧ス
トレスが加わり、不良のスクリーニングの効率を著しく
向上することが可能になる。
化した時には、キャパシタの電荷蓄積ノード１１ａの電
位は、キャパシタ１１の容量結合により（−Ｖf ）から
｜−Ｖb ｜だけ上昇して（−Ｖf ）＋｜−Ｖb ｜＝Ｖb
−Ｖf になり、キャパシタ絶縁膜１１ｃの両端間にはＶ
b −Ｖf の電圧が加わる。この時、キャパシタの電荷蓄
積ノード１１ａはフローティング状態であり、全てのワ
ード線ＷＬに接続されている全てのトランスファゲート
用トランジスタ１０のゲート・ソース間に一斉に電圧ス
トレスが加わり、不良のスクリーニングの効率を著しく
向上することが可能になる。
【００３９】例えば４ＭビットのＤＲＡＭの場合、従来
のバーンイン時には４０９６本あるワ−ド線のうち同時
に選択される４本のワード線に対応するトランスファゲ
ート用トランジスタ１０しかストレスが加わらないこと
に比べると、上記実施例の不良のスクリーニング時には
全てのワ−ド線に対応する全てのトランスファゲート用
トランジスタ１０に同時にストレスを印加することがで
きるので、ワード線のストレス印加効率を１０００〜２
０００倍に向上させることができる。これにより、スト
レス時間が１０００〜２０００分の１になり、メモリセ
ルのトランスファトランジスタのスクリ−ニングの効率
を飛躍的に向上させることができる。
のバーンイン時には４０９６本あるワ−ド線のうち同時
に選択される４本のワード線に対応するトランスファゲ
ート用トランジスタ１０しかストレスが加わらないこと
に比べると、上記実施例の不良のスクリーニング時には
全てのワ−ド線に対応する全てのトランスファゲート用
トランジスタ１０に同時にストレスを印加することがで
きるので、ワード線のストレス印加効率を１０００〜２
０００倍に向上させることができる。これにより、スト
レス時間が１０００〜２０００分の１になり、メモリセ
ルのトランスファトランジスタのスクリ−ニングの効率
を飛躍的に向上させることができる。
【００４０】ここで、上記ＤＲＡＭをウェーハ状態のま
までバーンインする場合の利点を述べる。上記実施例で
説明したように、不良のスクリーニングの効率が著しく
向上し、不良のスクリーニングに要する時間を著しく短
縮できることから、ウェーハ状態のままで複数個のＤＲ
ＡＭチップに対して同時にバーンインを行うことによ
り、高温仕様のプローバとプローブカードを用いて電圧
ストレスを印加することが可能になり、ウェーハプロセ
ス直後のダイソートの前や後に簡便にバーンインするこ
とが可能になる。
までバーンインする場合の利点を述べる。上記実施例で
説明したように、不良のスクリーニングの効率が著しく
向上し、不良のスクリーニングに要する時間を著しく短
縮できることから、ウェーハ状態のままで複数個のＤＲ
ＡＭチップに対して同時にバーンインを行うことによ
り、高温仕様のプローバとプローブカードを用いて電圧
ストレスを印加することが可能になり、ウェーハプロセ
ス直後のダイソートの前や後に簡便にバーンインするこ
とが可能になる。
【００４１】従って、現在行われているようにアセンブ
リが済んでパッケージに収納された最終製品の形態での
長時間のバーンインが必要なくなる、あるいは、その時
間を大幅に短縮することが可能になる。換言すれば、バ
ーンイン装置を大規模に縮小することができ、バーンイ
ン装置の設備投資とその設置場所およびテスト時間を節
約し、半導体集積回路の製造コストの大幅な低減を図る
ことができる。
リが済んでパッケージに収納された最終製品の形態での
長時間のバーンインが必要なくなる、あるいは、その時
間を大幅に短縮することが可能になる。換言すれば、バ
ーンイン装置を大規模に縮小することができ、バーンイ
ン装置の設備投資とその設置場所およびテスト時間を節
約し、半導体集積回路の製造コストの大幅な低減を図る
ことができる。
【００４２】勿論、ウェーハ状態で電気的、熱的なスト
レスをかけることができる新規なバーンイン装置は必要
になるが、この装置は従来のバーンイン装置よりもはる
かに簡便かつ小型で済み、省スペースも可能になる。ま
た、ウェーハ段階で不良品となったものを不良として処
理できることは、従来のアセンブリされた段階でバーン
インする方法においては、アセンブリまで進んで製造費
のかさんだ段階で不良品となったものを不良として処理
しなければならず、ダイソート時に不良として処理され
る不良チップと比べて著しく損失が大きいという問題を
解決できる。
レスをかけることができる新規なバーンイン装置は必要
になるが、この装置は従来のバーンイン装置よりもはる
かに簡便かつ小型で済み、省スペースも可能になる。ま
た、ウェーハ段階で不良品となったものを不良として処
理できることは、従来のアセンブリされた段階でバーン
インする方法においては、アセンブリまで進んで製造費
のかさんだ段階で不良品となったものを不良として処理
しなければならず、ダイソート時に不良として処理され
る不良チップと比べて著しく損失が大きいという問題を
解決できる。
【００４３】また、ダイソートとは別に、一定時間スト
レスを印加する過程を挿入して弱いトランジスタを予め
弾き出した後にダイソートを行うようにすれば、ダイソ
ート中にはストレスを印加しないで済み、テスタを止め
る必要がなくなり、設備の有効な活用を図ることができ
る。さらに、冗長回路を備えたＤＲＡＭの場合は、ウェ
ーハ状態でのバーンインをダイソート前に行えば、従来
は不良品となっていたバーンインでのスクリーニング分
を救済することが可能になり、チップの歩留り向上を期
待でき、工程の後の方での不良を削減できるという面か
らも大幅なコストダウンの効果も期待できる。
レスを印加する過程を挿入して弱いトランジスタを予め
弾き出した後にダイソートを行うようにすれば、ダイソ
ート中にはストレスを印加しないで済み、テスタを止め
る必要がなくなり、設備の有効な活用を図ることができ
る。さらに、冗長回路を備えたＤＲＡＭの場合は、ウェ
ーハ状態でのバーンインをダイソート前に行えば、従来
は不良品となっていたバーンインでのスクリーニング分
を救済することが可能になり、チップの歩留り向上を期
待でき、工程の後の方での不良を削減できるという面か
らも大幅なコストダウンの効果も期待できる。
【００４４】なお、上記実施例では、負パルス印加手段
２０の一具体例として、電圧ストレス試験時にＤＲＡＭ
の外部からキャパシタ１１のプレート電極に負極性のパ
ルス電圧を供給するための専用パッド２１を設けたが、
これに限らず、図４に示すように、電圧ストレス試験時
に制御信号入力に基ずいて負極性のパルス電圧を発生す
る負パルス電圧発生回路４０と、上記制御信号入力に基
ずいて上記負極性のパルス電圧を前記プレート電位発生
回路１８の出力に代えてプレート電極に供給する第２の
出力スイッチ回路４１を、ウェハ上のチップ毎あるいは
複数のチップに共通に形成しておくようにしてもよい。
図４において、図１中と同一部分には同一符号を付して
いる。
２０の一具体例として、電圧ストレス試験時にＤＲＡＭ
の外部からキャパシタ１１のプレート電極に負極性のパ
ルス電圧を供給するための専用パッド２１を設けたが、
これに限らず、図４に示すように、電圧ストレス試験時
に制御信号入力に基ずいて負極性のパルス電圧を発生す
る負パルス電圧発生回路４０と、上記制御信号入力に基
ずいて上記負極性のパルス電圧を前記プレート電位発生
回路１８の出力に代えてプレート電極に供給する第２の
出力スイッチ回路４１を、ウェハ上のチップ毎あるいは
複数のチップに共通に形成しておくようにしてもよい。
図４において、図１中と同一部分には同一符号を付して
いる。
【００４５】また、上記各実施例では、負パルス印加手
段２０を設けた場合を示したが、負パルス電圧に代えて
所定の負電位（−Ｖb ）の直流電圧を印加し得る負電圧
印加手段を上記各実施例と同様に設けた場合にも、上記
各実施例と同様に、例えばウェハ状態での不良のスクリ
ーニングに際しての電圧ストレス試験時に、全てのメモ
リセルのキャパシタ絶縁膜に一斉に十分な電圧ストレス
を印加でき、破壊し始めたキャパシタ絶縁膜にを完全に
あるいは短時間で破壊させることができ、劣化モードを
有するメモリセルを電圧ストレス試験後に簡単な機能テ
ストにより検出することができる。
段２０を設けた場合を示したが、負パルス電圧に代えて
所定の負電位（−Ｖb ）の直流電圧を印加し得る負電圧
印加手段を上記各実施例と同様に設けた場合にも、上記
各実施例と同様に、例えばウェハ状態での不良のスクリ
ーニングに際しての電圧ストレス試験時に、全てのメモ
リセルのキャパシタ絶縁膜に一斉に十分な電圧ストレス
を印加でき、破壊し始めたキャパシタ絶縁膜にを完全に
あるいは短時間で破壊させることができ、劣化モードを
有するメモリセルを電圧ストレス試験後に簡単な機能テ
ストにより検出することができる。
【００４６】また、電圧ストレス試験時に、前記プレー
ト電位発生回路１８から所定の負電位の直流電圧または
負極性のパルス電圧を出力するように構成すれば、前記
負パルス電圧発生回路４０、出力スイッチ回路２２、４
１を省略することが可能になる。
ト電位発生回路１８から所定の負電位の直流電圧または
負極性のパルス電圧を出力するように構成すれば、前記
負パルス電圧発生回路４０、出力スイッチ回路２２、４
１を省略することが可能になる。
【００４７】また、上記各実施例では、ノイズキラー用
トランジスタ１５がワード線ＷＬの一端側でワード線駆
動用トランジスタ３１と接地ノードとの間に接続されて
いるが、これに限らず、ワード線ＷＬの他端側で接地ノ
ードとの間にノイズキラー用トランジスタが接続される
方式の場合にも本発明を適用可能である。
トランジスタ１５がワード線ＷＬの一端側でワード線駆
動用トランジスタ３１と接地ノードとの間に接続されて
いるが、これに限らず、ワード線ＷＬの他端側で接地ノ
ードとの間にノイズキラー用トランジスタが接続される
方式の場合にも本発明を適用可能である。
【００４８】また、前記ノイズキラー用トランジスタ１
５がワード線ＷＬと接地ノードとの間に１個接続される
場合に限らず、ワード線ＷＬと接地ノードとの間に複数
個のノイズキラー用トランジスタが直列あるいは並列に
接続される場合にも本発明を適用できる。
５がワード線ＷＬと接地ノードとの間に１個接続される
場合に限らず、ワード線ＷＬと接地ノードとの間に複数
個のノイズキラー用トランジスタが直列あるいは並列に
接続される場合にも本発明を適用できる。
【００４９】また、全てのワード線ＷＬを接地電位に設
定する手段として、全てのワード線ＷＬにスイッチ素子
（例えばＭＯＳトランジスタ）を介して共通にパッドを
接続し、電圧ストレス試験時に、上記パッドに接地電位
を印加すると共に上記スイッチ素子をオン状態に制御す
るようにしてもよい。このようにすれば、電圧ストレス
試験時に、ＤＲＡＭに動作電源を供給しない状態で全て
のワード線ＷＬを接地電位に設定し、外部からキャパシ
タプレートに負電位の直流電圧または負極性のパルス電
圧を印加して不良のスクリーニングを行うことが可能に
なる。また、メモリセルのキャパシタ１１は、図２の構
造に限らず、トレンチ型、スタック型、その組み合わせ
など任意の構造であっても、本発明を適用できる。
定する手段として、全てのワード線ＷＬにスイッチ素子
（例えばＭＯＳトランジスタ）を介して共通にパッドを
接続し、電圧ストレス試験時に、上記パッドに接地電位
を印加すると共に上記スイッチ素子をオン状態に制御す
るようにしてもよい。このようにすれば、電圧ストレス
試験時に、ＤＲＡＭに動作電源を供給しない状態で全て
のワード線ＷＬを接地電位に設定し、外部からキャパシ
タプレートに負電位の直流電圧または負極性のパルス電
圧を印加して不良のスクリーニングを行うことが可能に
なる。また、メモリセルのキャパシタ１１は、図２の構
造に限らず、トレンチ型、スタック型、その組み合わせ
など任意の構造であっても、本発明を適用できる。
【００５０】また、上記各実施例において、ストレス試
験用の各パッドとしては、ボンディング・パッドでもよ
いが、これに限らず、ＤＲＡＭをウェーハ状態のままで
バーンインする場合には、テスターのプローブカードの
触針に接触して電圧を印加可能な構造であればよく、ウ
ェーハからＤＲＡＭチップを分離した後にパッケージン
グした状態でバーンインを行なう場合には、パッケージ
ングに際してチップ外部の配線と接続可能な構造であれ
ばよい。
験用の各パッドとしては、ボンディング・パッドでもよ
いが、これに限らず、ＤＲＡＭをウェーハ状態のままで
バーンインする場合には、テスターのプローブカードの
触針に接触して電圧を印加可能な構造であればよく、ウ
ェーハからＤＲＡＭチップを分離した後にパッケージン
グした状態でバーンインを行なう場合には、パッケージ
ングに際してチップ外部の配線と接続可能な構造であれ
ばよい。
【００５１】また、前記したような電圧ストレス試験時
における制御信号の供給方法としては、（ａ）前記実施
例のようにウェーハ状態の時に専用のパッドを通して外
部から入力する、あるいは、パッケージング後に通常動
作時には使用されない専用端子を通して外部から入力す
る方法のほか、（ｂ）４ＭのＤＲＡＭでＪＥＤＥＣ（Jo
int Electron Devices Engineering Council ;共同電子
機器技術委員会）で標準化されたＷＣＢＲモード（WE a
nd CAS before RAS モード）、つまり、／ＲＡＳ（Row
Address Storobe ）信号が活性化した時に／ＷＥ（Writ
e Enable）信号と／ＣＡＳ（Column Address Storobe）
信号とが活性化状態になっているとテストモードに入る
モード（日経マイクロデバイス別冊 1987,NO.1,pp.183
-196参照）のオプションとしてアドレスキーコード入力
に基ずいてチップ上で生成する方法、（ｃ）任意の端子
（通常動作時に使用されるものでもよい。）に通常動作
時には使用されない範囲の電圧を外部から入力する（例
えば電源電位Ｖccが５Ｖの場合に７Ｖを入力する）こと
により制御信号を生成する方法、（ｄ）通常動作時に使
用される複数の端子に通常動作時には使用されない順序
関係で信号を入力することにより制御信号を生成する方
法などが考えられる。
における制御信号の供給方法としては、（ａ）前記実施
例のようにウェーハ状態の時に専用のパッドを通して外
部から入力する、あるいは、パッケージング後に通常動
作時には使用されない専用端子を通して外部から入力す
る方法のほか、（ｂ）４ＭのＤＲＡＭでＪＥＤＥＣ（Jo
int Electron Devices Engineering Council ;共同電子
機器技術委員会）で標準化されたＷＣＢＲモード（WE a
nd CAS before RAS モード）、つまり、／ＲＡＳ（Row
Address Storobe ）信号が活性化した時に／ＷＥ（Writ
e Enable）信号と／ＣＡＳ（Column Address Storobe）
信号とが活性化状態になっているとテストモードに入る
モード（日経マイクロデバイス別冊 1987,NO.1,pp.183
-196参照）のオプションとしてアドレスキーコード入力
に基ずいてチップ上で生成する方法、（ｃ）任意の端子
（通常動作時に使用されるものでもよい。）に通常動作
時には使用されない範囲の電圧を外部から入力する（例
えば電源電位Ｖccが５Ｖの場合に７Ｖを入力する）こと
により制御信号を生成する方法、（ｄ）通常動作時に使
用される複数の端子に通常動作時には使用されない順序
関係で信号を入力することにより制御信号を生成する方
法などが考えられる。
【００５２】また、上記各実施例では、ストレス試験用
の各パッドをウェーハ状態の各チップ毎に設けておく場
合を示したが、上記ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、ストレス試験用の各パッドをそ
れぞれ複数個のチップで共用し、この共用パッドと各チ
ップとの間を接続するための配線をウェーハの例えばダ
イシングライン領域上に形成するようにしてもよい。
の各パッドをウェーハ状態の各チップ毎に設けておく場
合を示したが、上記ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、ストレス試験用の各パッドをそ
れぞれ複数個のチップで共用し、この共用パッドと各チ
ップとの間を接続するための配線をウェーハの例えばダ
イシングライン領域上に形成するようにしてもよい。
【００５３】また、上記各実施例では、複数個のＤＲＡ
Ｍ領域を有する半導体装置を示したが、本発明は、ＤＲ
ＡＭ回路を搭載したメモリ混載集積回路領域を有する半
導体装置であっても適用可能である。
Ｍ領域を有する半導体装置を示したが、本発明は、ＤＲ
ＡＭ回路を搭載したメモリ混載集積回路領域を有する半
導体装置であっても適用可能である。
【００５４】また、上記各実施例では、半導体ウェハ上
に形成された複数個の集積回路領域は、ウェハから個別
に分離されることが予定されている集積回路領域である
場合を示したが、本発明は、半導体ウェハ上で相互に接
続されて製品化されることが予定されている集積回路領
域（ブロック領域）を複数個有するウェハスケールの半
導体装置であっても適用可能である。
に形成された複数個の集積回路領域は、ウェハから個別
に分離されることが予定されている集積回路領域である
場合を示したが、本発明は、半導体ウェハ上で相互に接
続されて製品化されることが予定されている集積回路領
域（ブロック領域）を複数個有するウェハスケールの半
導体装置であっても適用可能である。
【００５５】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００５６】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、例えばウェハ状態での不良のスクリーニング
に際しての電圧ストレス試験時に、全てのメモリセルの
キャパシタ絶縁膜に一斉に十分な電圧ストレスを印加で
き、破壊し始めたキャパシタ絶縁膜を完全にあるいは短
時間で破壊させることができ、劣化モードを有するメモ
リセルを電圧ストレス試験後に簡単な機能テストにより
検出することができる。
によれば、例えばウェハ状態での不良のスクリーニング
に際しての電圧ストレス試験時に、全てのメモリセルの
キャパシタ絶縁膜に一斉に十分な電圧ストレスを印加で
き、破壊し始めたキャパシタ絶縁膜を完全にあるいは短
時間で破壊させることができ、劣化モードを有するメモ
リセルを電圧ストレス試験後に簡単な機能テストにより
検出することができる。
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中のメモリセルの構造の一例を示す断面
図。
図。
【図３】図１のＤＲＡＭのメモリセルの電圧ストレス試
験時におけるタイミング波形を示す図。
験時におけるタイミング波形を示す図。
【図４】本発明の第２実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図５】ＤＲＡＭのメモリセルの等価回路を示す図。
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、
１０…セルトランジスタ、１１…キャパシタ、１１ａ…
キャパシタの電荷蓄積電極、１１ｂ…キャパシタのプレ
ート電極、１１ｃ…キャパシタの絶縁膜、１２…ビット
線プリチャージ回路、１３…ワード線選択回路、１４…
ワード線駆動回路、１５…ノイズキラー用トランジス
タ、１６…ビット線プリチャージ電位発生回路、１８…
プレート電位発生回路、２０…負パルス印加手段、２１
…負電圧印加用パッド、２２、４１…出力スイッチ回
路、２３…出力スイッチ制御回路、２４…制御信号印加
用パッド、３１…ワード線駆動用トランジスタ、４０…
負パルス電圧発生回路、５０…ｐ型の半導体基板、５
１、５２…ｎ+ 型の不純物拡散層（トランスファゲート
用トランジスタのドレイン領域、ソース領域）、トラン
スファゲート用トランジスタのゲート絶縁膜。
１０…セルトランジスタ、１１…キャパシタ、１１ａ…
キャパシタの電荷蓄積電極、１１ｂ…キャパシタのプレ
ート電極、１１ｃ…キャパシタの絶縁膜、１２…ビット
線プリチャージ回路、１３…ワード線選択回路、１４…
ワード線駆動回路、１５…ノイズキラー用トランジス
タ、１６…ビット線プリチャージ電位発生回路、１８…
プレート電位発生回路、２０…負パルス印加手段、２１
…負電圧印加用パッド、２２、４１…出力スイッチ回
路、２３…出力スイッチ制御回路、２４…制御信号印加
用パッド、３１…ワード線駆動用トランジスタ、４０…
負パルス電圧発生回路、５０…ｐ型の半導体基板、５
１、５２…ｎ+ 型の不純物拡散層（トランスファゲート
用トランジスタのドレイン領域、ソース領域）、トラン
スファゲート用トランジスタのゲート絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/10 ３１１ 7210−4Ｍ
Claims (9)
- 【請求項１】 行列状に配置されたダイナミック型のメ
モリセルと、同一行のメモリセルに接続されるワード線
と、同一列のメモリセルに接続されるビット線と、電圧
ストレス試験時に、前記メモリセルのキャパシタのプレ
ート電極に、所定の負電位の直流電圧を印加し得る負電
圧印加手段とを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 行列状に配置されたダイナミック型のメ
モリセルと、同一行のメモリセルに接続されるワード線
と、同一列のメモリセルに接続されるビット線と、電圧
ストレス試験時に、前記メモリセルのキャパシタのプレ
ート電極に、接地電位と所定の負電位との間で変化する
負極性パルス電圧を印加し得る負電圧印加手段とを具備
することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、前記負電位は、前記キャパシタの電荷蓄積電
極またはこれに連なる半導体基板の不純物拡散層と半導
体基板との接合の順方向電圧降下よりも大きい絶対値を
有することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記負電圧印加手段は、電圧
ストレス試験時に外部から負電位の直流電圧または負極
性のパルス電圧が供給される負電圧印加用パッドを有
し、この負電圧印加用パッドが前記プレート電極に接続
されていることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記負電圧印加手段は、電圧
ストレス試験時に制御信号を受けて負電位の直流電圧ま
たは負極性のパルス電圧を発生し、この負電位の直流電
圧または負極性のパルス電圧を前記プレート電極に供給
する負電圧発生回路を具備することを特徴とする半導体
記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、前記負電圧印加手段は、さら
に、電圧ストレス試験時に制御信号を受け、前記メモリ
セルのキャパシタプレートにプレート電位を供給するた
めのプレート電位発生回路の出力をオフ状態に制御する
制御手段を具備することを特徴とする半導体記憶装置。 - 【請求項７】 請求項５または６に記載の半導体記憶装
置において、前記制御信号は、専用のパッド、あるい
は、専用端子を通して外部から入力される、または、任
意の端子に通常動作時には使用されない範囲の電圧が外
部から入力することにより生成される、または、通常動
作時に使用される複数の端子に通常動作時には使用され
ない順序関係で信号が入力することにより生成されるこ
とを特徴とする半導体記憶装置。 - 【請求項８】 半導体ウェハ上に形成され、チップ領域
に分割される前の半導体記憶装置において、請求項４乃
至７のいずれか１項に記載の電圧ストレス試験時に使用
されるパッドが、複数個のチップ領域に共通に設けられ
ていることを特徴とする半導体記憶装置。 - 【請求項９】 半導体ウェハ上に形成され、チップ領域
に分割される前の半導体記憶装置において、請求項５乃
至７のいずれか１項に記載の負電圧発生回路が、複数個
のチップ領域に共通に設けられていることを特徴とする
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059084A JPH0760845B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体記憶装置 |
| US07/848,192 US5317532A (en) | 1991-03-22 | 1992-03-10 | Semiconductor memory device having voltage stress testing capability |
| KR1019920004574A KR960002010B1 (ko) | 1991-03-22 | 1992-03-20 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059084A JPH0760845B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293247A JPH04293247A (ja) | 1992-10-16 |
| JPH0760845B2 true JPH0760845B2 (ja) | 1995-06-28 |
Family
ID=13103125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059084A Expired - Fee Related JPH0760845B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5317532A (ja) |
| JP (1) | JPH0760845B2 (ja) |
| KR (1) | KR960002010B1 (ja) |
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|---|---|---|---|---|
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| JPH06243678A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | ダイナミック型ｒａｍとそのプレート電圧設定方法及び情報処理システム |
| JPH0774318A (ja) * | 1993-09-06 | 1995-03-17 | Fujitsu Ltd | 半導体集積回路 |
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| JP2005259724A (ja) * | 2004-02-10 | 2005-09-22 | Fuji Photo Film Co Ltd | 発光素子の順方向電圧降下測定方法及び装置、並びに光源装置及びこれを用いた感熱プリンタ |
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| US8611164B2 (en) | 2011-08-01 | 2013-12-17 | International Business Machines Corporation | Device and method for detecting resistive defect |
| CN116206646B (zh) * | 2023-02-21 | 2025-10-03 | 长鑫存储技术有限公司 | 存储器电压产生顺序的控制方法以及存储器 |
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| JPS60157250A (ja) * | 1984-01-25 | 1985-08-17 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法 |
| JPH0789433B2 (ja) * | 1985-11-22 | 1995-09-27 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
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| JP2653839B2 (ja) * | 1988-06-28 | 1997-09-17 | 王子製紙株式会社 | 粘着紙用剥離紙 |
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1991
- 1991-03-22 JP JP3059084A patent/JPH0760845B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-10 US US07/848,192 patent/US5317532A/en not_active Expired - Fee Related
- 1992-03-20 KR KR1019920004574A patent/KR960002010B1/ko not_active Expired - Fee Related
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| KR960002010B1 (ko) | 1996-02-09 |
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| US5317532A (en) | 1994-05-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |