JPH0760854B2 - 一方向導通形スイツチング回路 - Google Patents
一方向導通形スイツチング回路Info
- Publication number
- JPH0760854B2 JPH0760854B2 JP60189643A JP18964385A JPH0760854B2 JP H0760854 B2 JPH0760854 B2 JP H0760854B2 JP 60189643 A JP60189643 A JP 60189643A JP 18964385 A JP18964385 A JP 18964385A JP H0760854 B2 JPH0760854 B2 JP H0760854B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- circuit
- effect transistor
- field effect
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はスイツチング回路に係り、特に高速動作に好適
な一方向導通形スイツチング回路に関する。
な一方向導通形スイツチング回路に関する。
電界効果トランジスタ（以下FETまたはMOSトランジスタ
と称す）は、スイツチング素子として小形かつ低消費電
力であるために高集積半導体集積回路に適している。そ
の代表的適用例の一つにプログラマブル・ロジツク・ア
レイ（以下PLAと称す）がある。しかし上記FETが双方向
スイツチング素子であるが故に大規模集積回路に適した
規則性を重視し、なおかつ複雑な多重論理を構成するこ
とはできない。PLAの一例は特開昭58−222620号公報に
開示されている。かかる通常のPLAはAND論理アレイ及び
OR論理アレイの双方及びいずれか一方のアレイを別個に
備え、それぞれのアレイにおいてはANDあるいはOR論理
のいずれか一方を有するのみである。このように論理が
浅いため、各アレイのロウ及びコラム線である積項及び
和項線及びPLAの外部論理が多くなるのが通例であつ
た。
と称す）は、スイツチング素子として小形かつ低消費電
力であるために高集積半導体集積回路に適している。そ
の代表的適用例の一つにプログラマブル・ロジツク・ア
レイ（以下PLAと称す）がある。しかし上記FETが双方向
スイツチング素子であるが故に大規模集積回路に適した
規則性を重視し、なおかつ複雑な多重論理を構成するこ
とはできない。PLAの一例は特開昭58−222620号公報に
開示されている。かかる通常のPLAはAND論理アレイ及び
OR論理アレイの双方及びいずれか一方のアレイを別個に
備え、それぞれのアレイにおいてはANDあるいはOR論理
のいずれか一方を有するのみである。このように論理が
浅いため、各アレイのロウ及びコラム線である積項及び
和項線及びPLAの外部論理が多くなるのが通例であつ
た。
一方電界効果トランジスタとシヨツトキー・バリア・ダ
イオードを有するスイツチング回路を含むスタチツク型
半導体メモリーセルが特開昭56−15067号公報に開示さ
れている。この従来例によればフリツプフロツプ回路に
よるメモリ回路と、該メモリ回路をビツト線に接続する
シヨツトキー・バリア・ダイオードとを備えている。し
かして上記メモリ回路と上記ビツト線との接続制御は、
上記フリツプフロツプ回路のアース線電位を制御して行
う。しかるに該アース線には前記フリツプフロツプ回路
を構成する電界効果形トランジスタのソースが接続さ
れ、該ソースから見た該電界効果形トランジスタの有限
な入力インピーダンスと、該ソースと基板及びゲート間
に有する寄生容量による等価的負荷回路が接続され、上
記メモリ回路と上記ビツト線との接続を制御するための
上記アース線の駆動には、少なからぬ電力を必要とし、
かつ前記等価的負荷回路の寄生容量が大きいこと及び上
記シヨツトキー・バリア・ダイオードのカソード電位の
制御は、比較的インピーダンスの高い上記メモリを介し
て行われることから、高速スイツチングは困難である。
イオードを有するスイツチング回路を含むスタチツク型
半導体メモリーセルが特開昭56−15067号公報に開示さ
れている。この従来例によればフリツプフロツプ回路に
よるメモリ回路と、該メモリ回路をビツト線に接続する
シヨツトキー・バリア・ダイオードとを備えている。し
かして上記メモリ回路と上記ビツト線との接続制御は、
上記フリツプフロツプ回路のアース線電位を制御して行
う。しかるに該アース線には前記フリツプフロツプ回路
を構成する電界効果形トランジスタのソースが接続さ
れ、該ソースから見た該電界効果形トランジスタの有限
な入力インピーダンスと、該ソースと基板及びゲート間
に有する寄生容量による等価的負荷回路が接続され、上
記メモリ回路と上記ビツト線との接続を制御するための
上記アース線の駆動には、少なからぬ電力を必要とし、
かつ前記等価的負荷回路の寄生容量が大きいこと及び上
記シヨツトキー・バリア・ダイオードのカソード電位の
制御は、比較的インピーダンスの高い上記メモリを介し
て行われることから、高速スイツチングは困難である。
本発明の目的は、制御入力インピーダンスが大きく、低
消費電力でかつ高速スイツチングが可能な一方向のみ電
流を導通するスイツチング回路を提供することである。
消費電力でかつ高速スイツチングが可能な一方向のみ電
流を導通するスイツチング回路を提供することである。
本発明の第２の目的は、大規模集積回路に適した上記一
方向導通性スイッチング回路を提供することである。
方向導通性スイッチング回路を提供することである。
本発明の第３の目的は、上記一方向導通性スイッチング
回路をダイオードと電界効果トランジスタの複合素子で
構成するのに、LDD構造の電界効果トランジスタの構造
を利用してダイオードを形成することにある。
回路をダイオードと電界効果トランジスタの複合素子で
構成するのに、LDD構造の電界効果トランジスタの構造
を利用してダイオードを形成することにある。
本発明の特徴とするというは、シヨツトキー・バリア・
ダイオードのアノードまたはカソード端子と、電解効果
形トランジスタのソースまたはドレイン端子とを接続し
た両者の直列回路であり、前者及び後者の他端のうち前
者のアノード側端子を入力端子、前者のカソード側端子
を出力端子、電界効果トランジスタのゲートをスイツチ
ング用制御電極とする。入力端子から出力端子方向へ一
方向に電流を導通させる一方向導通形で、かつ電荷蓄積
効果がなく高速スイツチング特性を有するスイツチング
回路を構成することである。
ダイオードのアノードまたはカソード端子と、電解効果
形トランジスタのソースまたはドレイン端子とを接続し
た両者の直列回路であり、前者及び後者の他端のうち前
者のアノード側端子を入力端子、前者のカソード側端子
を出力端子、電界効果トランジスタのゲートをスイツチ
ング用制御電極とする。入力端子から出力端子方向へ一
方向に電流を導通させる一方向導通形で、かつ電荷蓄積
効果がなく高速スイツチング特性を有するスイツチング
回路を構成することである。
以下、本発明の一実施例を第１図により説明する。第１
図は本発明を半導体マトリクス回路の一例であるPLAに
適用した場合の実施例で第１図において101〜106はイン
バータゲート、110〜115はPMOSトランジスタ,120〜126
はシヨツトキー・バリア・ダイオード（以下シヨツトキ
ー・ダイオードと称す）,130〜136はNMOSトランジスタ
で、シヨツトキダイオード120,121…126とMOSトランジ
スタ130,130…136とは各々対をなし、一方向導通形のス
イツチング回路を第２のコラム線170〜172と、第１のロ
ウ線150〜152との任意の交点に配置する。140〜144はNM
OSトランジスタ、Vaは第１の電源、Vbはバイアス電源、
B1,B2,B3は第１の入力信号群、C1,C2,C3は第２の入力信
群、E1,E2,E3は出力信号群である。
図は本発明を半導体マトリクス回路の一例であるPLAに
適用した場合の実施例で第１図において101〜106はイン
バータゲート、110〜115はPMOSトランジスタ,120〜126
はシヨツトキー・バリア・ダイオード（以下シヨツトキ
ー・ダイオードと称す）,130〜136はNMOSトランジスタ
で、シヨツトキダイオード120,121…126とMOSトランジ
スタ130,130…136とは各々対をなし、一方向導通形のス
イツチング回路を第２のコラム線170〜172と、第１のロ
ウ線150〜152との任意の交点に配置する。140〜144はNM
OSトランジスタ、Vaは第１の電源、Vbはバイアス電源、
B1,B2,B3は第１の入力信号群、C1,C2,C3は第２の入力信
群、E1,E2,E3は出力信号群である。
ここで、シヨツトキダイオード120〜126のそれぞれのア
ノードは第２のコラム線170〜172のうちの一つに接続さ
れ、NMOSトランジスタ130〜136のそれぞれのゲートは第
１のロウ線150〜152のうちの一つに接続され、NMOSトラ
ンジスタ130〜136のそれぞれのソースは第２のロウ線16
0〜162のうちの一つに接続されPMOS110〜112を介して第
１の電極Vdと接続される。さらに、シヨツトキダイオー
ド120〜126のそれぞれのカソードはNMOSトランジスタ13
0〜136のそれぞれのドレインに接続される。
ノードは第２のコラム線170〜172のうちの一つに接続さ
れ、NMOSトランジスタ130〜136のそれぞれのゲートは第
１のロウ線150〜152のうちの一つに接続され、NMOSトラ
ンジスタ130〜136のそれぞれのソースは第２のロウ線16
0〜162のうちの一つに接続されPMOS110〜112を介して第
１の電極Vdと接続される。さらに、シヨツトキダイオー
ド120〜126のそれぞれのカソードはNMOSトランジスタ13
0〜136のそれぞれのドレインに接続される。
以上の構成における動作を次に説明する。PMOSトランジ
スタ110〜112は第２のロウ（Poto）線160〜162をプルア
ツプL,PMCOトランジスタ113〜115は第２のコラム（coLU
MN）線170〜172をプルアツプする。この結果、初期状態
において出力信号E1〜E3は“H"になる。なお、仮に初期
状態において、第１及び第２の入力信号群はB1,B2,B3,C
1,C2,C3は“H"であり、第１のロウ線150〜152,第１のコ
ラム線180〜182は“L"であるとする。従つてアレイを構
成するNMOSトランジスタ130〜136,140〜144はすべてオ
フ状態である。
スタ110〜112は第２のロウ（Poto）線160〜162をプルア
ツプL,PMCOトランジスタ113〜115は第２のコラム（coLU
MN）線170〜172をプルアツプする。この結果、初期状態
において出力信号E1〜E3は“H"になる。なお、仮に初期
状態において、第１及び第２の入力信号群はB1,B2,B3,C
1,C2,C3は“H"であり、第１のロウ線150〜152,第１のコ
ラム線180〜182は“L"であるとする。従つてアレイを構
成するNMOSトランジスタ130〜136,140〜144はすべてオ
フ状態である。
次に動作時において入力信号B2,B3およびC2が“L"に変
化した場合を考える。この時、NMOSトランジスタ133,13
4,135,136,および141,144がオンし、これらの内NMOSト
ランジスタ135,136の並列回路と、NMOSトランジスタ144
が第２のロウ線162を介して直列回路を構成し、出力信
号線170,および172の電荷が引抜かれ、出力信号E1およ
びE3が“L"になる。このように第１のロウ線150,151,15
2によりオンされた第１のトランジスタアレイを構成す
るNMOSトランジスタと、第１のコラム線180,181,182に
よりオンされた第２のトランジスタアレイを構成するNM
OSトランジスタが直列回路を形成した時、これに接続す
る第２のコラム線170,172,172のいずれかあるいはすべ
てが“L"レベルに変化し、論理演算が実行される。第１
図の例における出力信号E1,E2,E3を第１及び第２の入力
信号群B1,B2,B3およびC1,C2,C3との関係は次式で表わさ
れる。１ ＝１・（１＋２）＋３・２ ２ ＝１・（１＋２）＋２・（２＋３）３ ＝２・（１＋２）＋３・２ ここでシヨツトキーダイオード120〜126の作用を説明す
るために、該シヨツトキーダイオード120〜126がない場
合を想定した上記動作について考える。この場合におい
ても上記した論理演算結果により出力信号E1,E3が“L"
になることは相異ないが、第２のコラム線172が“L"レ
ベルになることから、これに接続されることになるオン
状態のNMOSトランジスタ134により第２のロウ線161が
“L"レベルになり、該ロウ線161に接続され、同じくオ
ン状態にあるNMOSトランジスタ133により、第２のコラ
ム線171が“L"レベルに引込まれ、この結果出力信号E2
も“L"レベルになり誤つた演算結果を出力する。すなわ
ちこれらのシヨツトキーダイオード120〜126は電流の廻
り込みを防止し、正しい論理演算結果を出力せしめる。
化した場合を考える。この時、NMOSトランジスタ133,13
4,135,136,および141,144がオンし、これらの内NMOSト
ランジスタ135,136の並列回路と、NMOSトランジスタ144
が第２のロウ線162を介して直列回路を構成し、出力信
号線170,および172の電荷が引抜かれ、出力信号E1およ
びE3が“L"になる。このように第１のロウ線150,151,15
2によりオンされた第１のトランジスタアレイを構成す
るNMOSトランジスタと、第１のコラム線180,181,182に
よりオンされた第２のトランジスタアレイを構成するNM
OSトランジスタが直列回路を形成した時、これに接続す
る第２のコラム線170,172,172のいずれかあるいはすべ
てが“L"レベルに変化し、論理演算が実行される。第１
図の例における出力信号E1,E2,E3を第１及び第２の入力
信号群B1,B2,B3およびC1,C2,C3との関係は次式で表わさ
れる。１ ＝１・（１＋２）＋３・２ ２ ＝１・（１＋２）＋２・（２＋３）３ ＝２・（１＋２）＋３・２ ここでシヨツトキーダイオード120〜126の作用を説明す
るために、該シヨツトキーダイオード120〜126がない場
合を想定した上記動作について考える。この場合におい
ても上記した論理演算結果により出力信号E1,E3が“L"
になることは相異ないが、第２のコラム線172が“L"レ
ベルになることから、これに接続されることになるオン
状態のNMOSトランジスタ134により第２のロウ線161が
“L"レベルになり、該ロウ線161に接続され、同じくオ
ン状態にあるNMOSトランジスタ133により、第２のコラ
ム線171が“L"レベルに引込まれ、この結果出力信号E2
も“L"レベルになり誤つた演算結果を出力する。すなわ
ちこれらのシヨツトキーダイオード120〜126は電流の廻
り込みを防止し、正しい論理演算結果を出力せしめる。
以上の説明で明らかなように、本実施例においては、シ
ヨツトキダイオード120〜126とMOSトランジスタ130〜13
6とを組合せた一方向導通形スイツチング回路と、MOSト
ランジスタ140〜144の組合せにより、一段深い論理演算
を実行するPLAを実現することができる。
ヨツトキダイオード120〜126とMOSトランジスタ130〜13
6とを組合せた一方向導通形スイツチング回路と、MOSト
ランジスタ140〜144の組合せにより、一段深い論理演算
を実行するPLAを実現することができる。
なお本実施例においては各ロウ線及び各コラム線それぞ
れ３本の場合について説明したが、これらは他の複数本
数であつても、同様の効果を得ることができる。また各
コラム線及び各ロウ線の配列も本実施例に限定したもの
ではない。更にNOSトランジスタのＮチヤンネル及びＰ
チヤンネルの区分も本実施例に限定するものではない。
またバイアス電源、入力信号群の入力タイミングも、タ
イミグパルス等を併用して位相を区分することが本発明
の本質に関係なく実施することができる。
れ３本の場合について説明したが、これらは他の複数本
数であつても、同様の効果を得ることができる。また各
コラム線及び各ロウ線の配列も本実施例に限定したもの
ではない。更にNOSトランジスタのＮチヤンネル及びＰ
チヤンネルの区分も本実施例に限定するものではない。
またバイアス電源、入力信号群の入力タイミングも、タ
イミグパルス等を併用して位相を区分することが本発明
の本質に関係なく実施することができる。
第２図に本発明の他の実施例を示す。
この回路はバイポーラトランジスタとCMOSトランジスタ
を複合した複合論理回路の一例となる２入力NANDゲート
回路で、バイポーラの高負荷駆動能力とCMOSの低消費電
力特性を合せ持つものである。
を複合した複合論理回路の一例となる２入力NANDゲート
回路で、バイポーラの高負荷駆動能力とCMOSの低消費電
力特性を合せ持つものである。
第２図において、201,202はPMOSトランジスタで、夫々
のソース電極は電源Vccに接続され、ドレイン電極はNPN
トランジスタ205のベースに接続されており、CMOSの２
入力NANDゲート回路に於けるPMOSトランジスタ回路と同
一回路形式の回路となつている。203,204はNMOSトラン
ジスタで、NMOSトランジスタ203のドレインはNPNトラン
ジスタ205のベースに接続され、また、NMOSトランジス
タ204のソースはNPNトランジスタ206のベースに接続さ
れており、CMOSトランジスタの２入力NANDゲート回路に
於けるNMOSトランジスタと同一回路形式の回路となつて
いる。205,206はNPNトランジスタであり、NPNトランジ
スタ205のコレクタは電源Vccに接続され、NPNトランジ
スタ205のエミツタとNPNトランジスタ206のコレクタは
共通接続され、出力端子213となる。また、NPNトランジ
スタ206のエミツタは接地されている。
のソース電極は電源Vccに接続され、ドレイン電極はNPN
トランジスタ205のベースに接続されており、CMOSの２
入力NANDゲート回路に於けるPMOSトランジスタ回路と同
一回路形式の回路となつている。203,204はNMOSトラン
ジスタで、NMOSトランジスタ203のドレインはNPNトラン
ジスタ205のベースに接続され、また、NMOSトランジス
タ204のソースはNPNトランジスタ206のベースに接続さ
れており、CMOSトランジスタの２入力NANDゲート回路に
於けるNMOSトランジスタと同一回路形式の回路となつて
いる。205,206はNPNトランジスタであり、NPNトランジ
スタ205のコレクタは電源Vccに接続され、NPNトランジ
スタ205のエミツタとNPNトランジスタ206のコレクタは
共通接続され、出力端子213となる。また、NPNトランジ
スタ206のエミツタは接地されている。
207はシヨツトキーダイオードであり、アノードがNPNト
ランジスタ205のエミツタ出力端子213に接続され、カー
ソドがNPNトランジスタ205のベースに接続されている。
ランジスタ205のエミツタ出力端子213に接続され、カー
ソドがNPNトランジスタ205のベースに接続されている。
また、一方の入力端子211にはPMOSトランジスタ201のゲ
ートとNMOSトランジスタ204のゲートが接続され、他方
の入力端子212にはPMOSトランジスタ202のゲートとNMOS
トランジスタ230のゲートが接続されている。なお、208
は抵抗等のNPNトランジスタ206のベース電荷放電要素
（回路又は素子）である。
ートとNMOSトランジスタ204のゲートが接続され、他方
の入力端子212にはPMOSトランジスタ202のゲートとNMOS
トランジスタ230のゲートが接続されている。なお、208
は抵抗等のNPNトランジスタ206のベース電荷放電要素
（回路又は素子）である。
次に、この回路の動作を説明する。まず、入力信号A1,A
2の一方、または両方が“0"レベルの場合の動作は次の
とおりである。この場合、NMOSトランジスタ203,204の
一方、又は両方がオフであり、一方PMOSトランジスタ20
1の一方、又は両方がオフである。したがつて、このと
き、NPNトランジスタ205にベース電流が流れ、NPNトラ
ンジスタ205はオンになる。その結果出力端子213に結合
された負荷（図示されていない。）が充電され、出力は
“1"レベルになる。なお、ここで重要なのは出力端子21
3とNPN205のベース間に接続されたシヨツトキーダイオ
ード207の作用である。出力213が“0"レベルから“1"レ
ベルに変化する時、このダイオードは逆バイアスされて
いる。したがつて、PMOSトランジスタ201,202から供給
される駆動電流はすべてNPNトランジスタ205のベース電
流として有効に作用するようになつている。
2の一方、または両方が“0"レベルの場合の動作は次の
とおりである。この場合、NMOSトランジスタ203,204の
一方、又は両方がオフであり、一方PMOSトランジスタ20
1の一方、又は両方がオフである。したがつて、このと
き、NPNトランジスタ205にベース電流が流れ、NPNトラ
ンジスタ205はオンになる。その結果出力端子213に結合
された負荷（図示されていない。）が充電され、出力は
“1"レベルになる。なお、ここで重要なのは出力端子21
3とNPN205のベース間に接続されたシヨツトキーダイオ
ード207の作用である。出力213が“0"レベルから“1"レ
ベルに変化する時、このダイオードは逆バイアスされて
いる。したがつて、PMOSトランジスタ201,202から供給
される駆動電流はすべてNPNトランジスタ205のベース電
流として有効に作用するようになつている。
次に、入力信号A1,A2の両方が“1"レベルの場合の動作
は次のとおりである。この場合、PMOSトランジスタ201,
202は共にオフであり、一方、NMOSトランジスタ203,204
は両方がオンである。したがつて、このとき、出力端子
213からシヨツトキーダイオード207,NMOSトランジスタ2
03,204を通つてNPNトランジスタ206にベース電流が流れ
る。その結果NPNトランジスタ206はオンになり、出力端
子213に結合された負荷の電荷はNPNトランジスタ206を
通して放電され出力は“0"レベルになる。なお、このと
き、NPNトランジスタ205のベースのまわりの寄生容量に
充電され電荷も同時にNMOSトランジスタ203,204を通し
て放電されるのでNPNトランジスタ205は高速にターン・
オフされる。この回路の特徴はシヨツトキーダイオード
207を出力端子213とNPNトランジスタ205のベース間に接
続する構成した事により、NMOSトランジスタ203,204が
入力信号A1,A2の論理積機能とNPNトランジスタ205のベ
ース蓄積電荷の放電作用を合せ持つていることにある。
は次のとおりである。この場合、PMOSトランジスタ201,
202は共にオフであり、一方、NMOSトランジスタ203,204
は両方がオンである。したがつて、このとき、出力端子
213からシヨツトキーダイオード207,NMOSトランジスタ2
03,204を通つてNPNトランジスタ206にベース電流が流れ
る。その結果NPNトランジスタ206はオンになり、出力端
子213に結合された負荷の電荷はNPNトランジスタ206を
通して放電され出力は“0"レベルになる。なお、このと
き、NPNトランジスタ205のベースのまわりの寄生容量に
充電され電荷も同時にNMOSトランジスタ203,204を通し
て放電されるのでNPNトランジスタ205は高速にターン・
オフされる。この回路の特徴はシヨツトキーダイオード
207を出力端子213とNPNトランジスタ205のベース間に接
続する構成した事により、NMOSトランジスタ203,204が
入力信号A1,A2の論理積機能とNPNトランジスタ205のベ
ース蓄積電荷の放電作用を合せ持つていることにある。
この回路の高速化，低電力化のポイントはNPNトランジ
スタ205のベースまわりの寄生容量を極力小さくするこ
とであるが、そのためにはシヨツトキーダイオードの対
基板容量を小さくするのが最も有効である。
スタ205のベースまわりの寄生容量を極力小さくするこ
とであるが、そのためにはシヨツトキーダイオードの対
基板容量を小さくするのが最も有効である。
第３図に本発明を半導体マトリクス回路の一例であるRO
M（Read Only Memory）に適用した場合の一実施例を示
す。
M（Read Only Memory）に適用した場合の一実施例を示
す。
第３図（ａ）において301はＸデコーダ,302はROMセルマ
トリクス,303はＹデコーダ,304はセンスアンプ,310はRO
Mセルである。
トリクス,303はＹデコーダ,304はセンスアンプ,310はRO
Mセルである。
第３図（ｂ）にROMセル310の回路図を示す。第３図
（ｂ）において320はNMOSドランジスタ、321はシヨツト
キートランジスタ、323はロウ（Ｘ）線、324はコラム
（Ｙ）線で、ロウ線323は第３図（ａ）のＸデコーダ301
の出力線、コラム線324は第３図（ａ）のＹデコーダ303
への入力線に対応する。
（ｂ）において320はNMOSドランジスタ、321はシヨツト
キートランジスタ、323はロウ（Ｘ）線、324はコラム
（Ｙ）線で、ロウ線323は第３図（ａ）のＸデコーダ301
の出力線、コラム線324は第３図（ａ）のＹデコーダ303
への入力線に対応する。
ここでシヨツトキーダイオード321のそれぞれのアノー
ドはコラム線324に接続され、NMOSトランジスタ320のゲ
ートはロウ線323に接続され、NMOSトランジスタ320のソ
ースは接地電源に接続される。さらに、シヨツトキーダ
イオード321のカソードはNMOSトランジスタ320のドレイ
ンに接続される。
ドはコラム線324に接続され、NMOSトランジスタ320のゲ
ートはロウ線323に接続され、NMOSトランジスタ320のソ
ースは接地電源に接続される。さらに、シヨツトキーダ
イオード321のカソードはNMOSトランジスタ320のドレイ
ンに接続される。
以上の構成における動作を第３図（ｃ）に示すタイムチ
ヤートにより次に説明する。第３図（ｃ）はコラム線32
4の電圧Vcの波形を示したもので、区間Ｉにおいて図示
しないプリチヤージ回路によりコラム線324は、センス
アンプ304の論理しきい電圧VLTより高い“H"レベルにプ
リチヤージされる。区間IIにおいてロウ線323が“H"レ
ベルに付勢されると、NMOSトランジスタ320がオンし、
コラム線324の寄生容量にプリチヤージされた電荷は、
シヨツトキーダイオード321、NMOSトランジスタ320を通
して放電される。シヨツトキーダイオード321の順方向
特性は順方向電圧VFのほぼ定電圧特性であるから、上記
したデイスチヤージの結果コラム線324の最低電圧は第
３図（ｃ）に示す如く上記シヨツトキーダイオード321
の順方向電圧VFに保持される。
ヤートにより次に説明する。第３図（ｃ）はコラム線32
4の電圧Vcの波形を示したもので、区間Ｉにおいて図示
しないプリチヤージ回路によりコラム線324は、センス
アンプ304の論理しきい電圧VLTより高い“H"レベルにプ
リチヤージされる。区間IIにおいてロウ線323が“H"レ
ベルに付勢されると、NMOSトランジスタ320がオンし、
コラム線324の寄生容量にプリチヤージされた電荷は、
シヨツトキーダイオード321、NMOSトランジスタ320を通
して放電される。シヨツトキーダイオード321の順方向
特性は順方向電圧VFのほぼ定電圧特性であるから、上記
したデイスチヤージの結果コラム線324の最低電圧は第
３図（ｃ）に示す如く上記シヨツトキーダイオード321
の順方向電圧VFに保持される。
以上の説明で明らかなように、本実施例ではコラム線の
電圧振幅が抑制されROMセルマトリクス320内で消費され
る電力は、減少する。またプリチヤージ時のコラム線電
圧上昇分が少ないため、プリチヤージ時間が短縮され、
アクセスサイクルを高速化することが可能である。
電圧振幅が抑制されROMセルマトリクス320内で消費され
る電力は、減少する。またプリチヤージ時のコラム線電
圧上昇分が少ないため、プリチヤージ時間が短縮され、
アクセスサイクルを高速化することが可能である。
第４図に本発明の他の実施例を示す。この回路はバイポ
ーラトランジスタとCMOSトランジスタとを複合した複合
論理回路の一例となる２入力NANDゲート回路である。
ーラトランジスタとCMOSトランジスタとを複合した複合
論理回路の一例となる２入力NANDゲート回路である。
第４図において、401,402はPMOSトランジスタで、夫々
のソース電極は電源Vccに接続され、ドレイン電極はNPN
トランジスタ407のベースに接続されており、CMOSトラ
ンジスタの２入力NANDゲート回路に於けるPMOSトランジ
スタ回路と同一回路形式の回路となつている。403〜407
はNMOSトランジスタである。NMOSトランジスタ403のド
レインはアノードがNPNトランジスタ408のベースに接続
されてたシヨツトキーダイオード411のカソードに接続
され、ソースはNMOSトランジスタ404のドレインに接続
され、NMOSトランジスタ404のソースは接地され、NMOS
トランジスタ403,404は、NPNトランジスタ408がオンか
オフに切変る際に、NPNトランジスタ408のベース電荷を
放電するベース電荷放電要素を構成する。NMOSトランジ
スタ405のドレインは出力端子423に接続され、ソースは
NMOSトランジスタ406のドレインに接続される。NMOSト
ランジスタ406のソースはNPNトランジスタ409のベース
とシヨツトキーダイオード412のアノードに接続されて
いる。NMOSトランジスタ405,406はCMOSトランジスタの
２入力NANDゲート回路に於けるNMOSトランジスタ回路と
同一回路形式の回路となつている。シヨツトキーダイオ
ード412のカソードはNMOSトランジスタ407のドレインに
接続されている。NMOSトランジスタ407のソースは接地
されている。
のソース電極は電源Vccに接続され、ドレイン電極はNPN
トランジスタ407のベースに接続されており、CMOSトラ
ンジスタの２入力NANDゲート回路に於けるPMOSトランジ
スタ回路と同一回路形式の回路となつている。403〜407
はNMOSトランジスタである。NMOSトランジスタ403のド
レインはアノードがNPNトランジスタ408のベースに接続
されてたシヨツトキーダイオード411のカソードに接続
され、ソースはNMOSトランジスタ404のドレインに接続
され、NMOSトランジスタ404のソースは接地され、NMOS
トランジスタ403,404は、NPNトランジスタ408がオンか
オフに切変る際に、NPNトランジスタ408のベース電荷を
放電するベース電荷放電要素を構成する。NMOSトランジ
スタ405のドレインは出力端子423に接続され、ソースは
NMOSトランジスタ406のドレインに接続される。NMOSト
ランジスタ406のソースはNPNトランジスタ409のベース
とシヨツトキーダイオード412のアノードに接続されて
いる。NMOSトランジスタ405,406はCMOSトランジスタの
２入力NANDゲート回路に於けるNMOSトランジスタ回路と
同一回路形式の回路となつている。シヨツトキーダイオ
ード412のカソードはNMOSトランジスタ407のドレインに
接続されている。NMOSトランジスタ407のソースは接地
されている。
NMOSトランジスタ407は、NPNトランジスタ409がオンか
らオフに切変る際に、NPNトランジスタ409のベース電流
を放電するベース電荷放電要素を構成する。NPNトラン
ジスタ408のコレクタは電源Vccに接続され、エミツタは
NPNトランジスタ409のコレクタに接続されて出力端子42
3となる。NPNトランジスタ409のエミツタは接地されて
いる。
らオフに切変る際に、NPNトランジスタ409のベース電流
を放電するベース電荷放電要素を構成する。NPNトラン
ジスタ408のコレクタは電源Vccに接続され、エミツタは
NPNトランジスタ409のコレクタに接続されて出力端子42
3となる。NPNトランジスタ409のエミツタは接地されて
いる。
また、一方の入力端子421にはPMOSトランジスタ401のゲ
ートとNMOSトランジスタ404,406のゲートが接続され、
他方の入力端子422にはPMOSトランジスタ402のゲートと
NMOSトランジスタ403,405のゲートが接続されている。
ートとNMOSトランジスタ404,406のゲートが接続され、
他方の入力端子422にはPMOSトランジスタ402のゲートと
NMOSトランジスタ403,405のゲートが接続されている。
次に、この回路の動作を説明する。まず、入力信号A1,A
2の一方、または両方が“0"レベルの場合の動作は次の
とおりである。この場合、NMOSトランジスタ403,404の
一方、または両方がオフであり、同様にNMOSトランジス
タ405,406の一方、または両方がオフである。一方、PMO
Sトランジスタ401,402の一つまたは両方がオンである。
2の一方、または両方が“0"レベルの場合の動作は次の
とおりである。この場合、NMOSトランジスタ403,404の
一方、または両方がオフであり、同様にNMOSトランジス
タ405,406の一方、または両方がオフである。一方、PMO
Sトランジスタ401,402の一つまたは両方がオンである。
したがつて、このとき、NPNトランジスタ408にベース電
流が流れ、NPNトランジスタ408はオンになる。その結果
出力端子に結合された負荷が充電され、出力は“1"レベ
ルなる。このとき、NMOSトランジスタ407はオンにな
り、シヨツトキーダイオード412を通してNPNトランジス
タ409のベース回りの蓄積電荷が放電され、NPNトランジ
スタ409は高速にターン・オフする。
流が流れ、NPNトランジスタ408はオンになる。その結果
出力端子に結合された負荷が充電され、出力は“1"レベ
ルなる。このとき、NMOSトランジスタ407はオンにな
り、シヨツトキーダイオード412を通してNPNトランジス
タ409のベース回りの蓄積電荷が放電され、NPNトランジ
スタ409は高速にターン・オフする。
次に、入力信号A1,A2の両方が“1"レベルの場合の動作
は次のとおりである。この場合、PMOSトランジスタ401,
402の両方がオフであり、NMOSトランジスタ403〜406は
すべてオンである。したがつて、このとき、出力端子42
3からNMOSトランジスタ405,406を通つてNPNトランジス
タ409にベース電流が流れ、NPNトランジスタ409はオン
になる。その結果負荷に充電された電荷はNPNトランジ
スタ409を通して放電され、出力は“0"レベルになる。
なお、このとき、NPNトランジスタ408のベースまわりの
寄生容量に充電された電荷も同時にシヨツトキーダイオ
ード411,NMOSトランジスタ403,404を通して放電される
のでNPN408は高速にターン・オフする。
は次のとおりである。この場合、PMOSトランジスタ401,
402の両方がオフであり、NMOSトランジスタ403〜406は
すべてオンである。したがつて、このとき、出力端子42
3からNMOSトランジスタ405,406を通つてNPNトランジス
タ409にベース電流が流れ、NPNトランジスタ409はオン
になる。その結果負荷に充電された電荷はNPNトランジ
スタ409を通して放電され、出力は“0"レベルになる。
なお、このとき、NPNトランジスタ408のベースまわりの
寄生容量に充電された電荷も同時にシヨツトキーダイオ
ード411,NMOSトランジスタ403,404を通して放電される
のでNPN408は高速にターン・オフする。
なお、本実施例の重量なポイントはNPNトランジスタ40
8,409のベース蓄積電荷放電回路がシヨツトキーダイオ
ードとMOSトランジスタの直列回路で構成されている事
である。このため、放電回路のMOSトランジスタがオン
になつた時、NPNトランジスタ408,409のベース電位は接
地電位（OV）までは下がらず、接地電位よりもシヨツト
キーダイオードの順方向電圧VFだけ高いレベルになる。
したがつて、NPNトランジスタ408,409がターン・オンを
開始するまでの充電電圧は（VBE−VF）となり、例えばV
F＝0.5VBEに設計するとターン・オン開始時間を約1/2に
高速化できる利点がある。
8,409のベース蓄積電荷放電回路がシヨツトキーダイオ
ードとMOSトランジスタの直列回路で構成されている事
である。このため、放電回路のMOSトランジスタがオン
になつた時、NPNトランジスタ408,409のベース電位は接
地電位（OV）までは下がらず、接地電位よりもシヨツト
キーダイオードの順方向電圧VFだけ高いレベルになる。
したがつて、NPNトランジスタ408,409がターン・オンを
開始するまでの充電電圧は（VBE−VF）となり、例えばV
F＝0.5VBEに設計するとターン・オン開始時間を約1/2に
高速化できる利点がある。
第５図（ａ）は本発明半導体集積装置のデバイス構造の
一実施例を示す図で、第５図（ｂ）に等価回路を示す。
一実施例を示す図で、第５図（ｂ）に等価回路を示す。
第５図（ｂ）において501はシヨツトキーダイオード,50
2はNMOSトランジスタで、シヨツトキーダイオード501の
アノード端子が入力端子503,MOSトランジスタ502のソー
スが出力端子504,ゲートがスイツチング回路の制御端子
505である。シヨツトキーダイオード501のカソードとMO
Sトランジスタ502のドレインとが接続されている。かか
る等価回路を実現するデバイス構造の一実施例の断面図
を第５図（ａ）に示す。
2はNMOSトランジスタで、シヨツトキーダイオード501の
アノード端子が入力端子503,MOSトランジスタ502のソー
スが出力端子504,ゲートがスイツチング回路の制御端子
505である。シヨツトキーダイオード501のカソードとMO
Sトランジスタ502のドレインとが接続されている。かか
る等価回路を実現するデバイス構造の一実施例の断面図
を第５図（ａ）に示す。
第５図（ａ）において510はＰ型基板で、Ｐ型領域を有
する。520はフイールド酸化膜,521はMOSトランジスタ50
2のゲート酸化膜,522はゲート,523は層間絶縁膜,524は
ソース領域531,533に低抵抗接触するアルミ等の第１の
主電極,525はソース領域中のＮ−領域530にシヨツトキ
ー・バリアが形成される様に接触するアルミ等の第２の
主電極,530はMOSトランジスタ502のドレイン及びシヨツ
トキーダイオード501のカソードを構成する低不純物濃
度分布を有する低不純物濃度領域となるＮ−領域、531
はMOSトランジスタ502のソースを構成する低い不純物濃
度分布を有する低不純物濃度領域となるＮ−領域で、こ
れら両Ｎ−領域530,531はLDD（Lightly Doped Drain−s
ource）構造を形成する。532はドレイン領域の抵抗を感
じるためのＮ−領域530より高い不純物濃度分布を有す
る高不純物濃度領域となるＮ＋埋込み拡散層,533はソー
ス領域の抵抗を促じるＮ−領域531より高い不純物濃度
分布を有する高不純物濃度領域となるＮ＋拡散層であ
る。これら両Ｎ＋領域532,533は前Ｎ−領域530,531に対
して、例えば高エネルギーで不純物を打込むことにより
形成することができる。入・出力端子503,504と制御電
極505は第５図（ｂ）に対応する。
する。520はフイールド酸化膜,521はMOSトランジスタ50
2のゲート酸化膜,522はゲート,523は層間絶縁膜,524は
ソース領域531,533に低抵抗接触するアルミ等の第１の
主電極,525はソース領域中のＮ−領域530にシヨツトキ
ー・バリアが形成される様に接触するアルミ等の第２の
主電極,530はMOSトランジスタ502のドレイン及びシヨツ
トキーダイオード501のカソードを構成する低不純物濃
度分布を有する低不純物濃度領域となるＮ−領域、531
はMOSトランジスタ502のソースを構成する低い不純物濃
度分布を有する低不純物濃度領域となるＮ−領域で、こ
れら両Ｎ−領域530,531はLDD（Lightly Doped Drain−s
ource）構造を形成する。532はドレイン領域の抵抗を感
じるためのＮ−領域530より高い不純物濃度分布を有す
る高不純物濃度領域となるＮ＋埋込み拡散層,533はソー
ス領域の抵抗を促じるＮ−領域531より高い不純物濃度
分布を有する高不純物濃度領域となるＮ＋拡散層であ
る。これら両Ｎ＋領域532,533は前Ｎ−領域530,531に対
して、例えば高エネルギーで不純物を打込むことにより
形成することができる。入・出力端子503,504と制御電
極505は第５図（ｂ）に対応する。
以上の構造によれば、MOSトランジスタ502のドレインと
シヨツトキーダイオード501のカソードとは、同一Ｎ−
拡散層530を共通になつており、MOSトランジスタ502と
シヨツトキーダイオード501を各々独立に形成する場合
に比し、素子面積，寄生容量を著るしく減じることがで
きる。なおＮ＋埋込み拡散層532は、シヨツトキーダイ
オード501のカソード抵抗及びMOSトランジスタ502のド
レイン抵抗が問題にならない場合は省略することができ
る。
シヨツトキーダイオード501のカソードとは、同一Ｎ−
拡散層530を共通になつており、MOSトランジスタ502と
シヨツトキーダイオード501を各々独立に形成する場合
に比し、素子面積，寄生容量を著るしく減じることがで
きる。なおＮ＋埋込み拡散層532は、シヨツトキーダイ
オード501のカソード抵抗及びMOSトランジスタ502のド
レイン抵抗が問題にならない場合は省略することができ
る。
第６図（ａ）は本発明半導体集積装置のデバイス構造の
他の実施例を示す図で、第６図（ｂ）に等価回路を示
す。第６図において第５図と同一符号を付したものは、
同一構成要素を示す。
他の実施例を示す図で、第６図（ｂ）に等価回路を示
す。第６図において第５図と同一符号を付したものは、
同一構成要素を示す。
第６図（ｂ）において506はシヨツトキーダイオード501
のカソード端子、（またはMOSトランジスタ502のドレイ
ン端子）である。かかる等価回路を実現するデバイス構
造の一実施例を第６図（ａ）に示す。第６図（ａ）にお
いて534はMOSトランジスタ502のドレイン抵抗を減じる
Ｎ＋埋込み拡散層532に接続し、該拡散層と同程度の不
純物濃度を有するＮ＋拡散層で、シヨツトキーダイオー
ド501のカソード端子（またはMOSトランジスタ502のド
レイン端子）506を引出すための低抵抗層である。526は
Ｎ＋拡散層534に低抵抗接触するアルミ等の第３の主電
極である。Ｎ＋拡散層534はNOSトランジスタ502のソー
ス側Ｎ＋拡散層533と同一工程で形成する。
のカソード端子、（またはMOSトランジスタ502のドレイ
ン端子）である。かかる等価回路を実現するデバイス構
造の一実施例を第６図（ａ）に示す。第６図（ａ）にお
いて534はMOSトランジスタ502のドレイン抵抗を減じる
Ｎ＋埋込み拡散層532に接続し、該拡散層と同程度の不
純物濃度を有するＮ＋拡散層で、シヨツトキーダイオー
ド501のカソード端子（またはMOSトランジスタ502のド
レイン端子）506を引出すための低抵抗層である。526は
Ｎ＋拡散層534に低抵抗接触するアルミ等の第３の主電
極である。Ｎ＋拡散層534はNOSトランジスタ502のソー
ス側Ｎ＋拡散層533と同一工程で形成する。
以上の構造によれば、シヨツトキーダイオード501のカ
ソード及びMOSトランジスタ502のドレインに寄生する容
量及び所要面積を、上記それぞれのトランジスタを独立
に形成する場合に比し著るしく低減するという効果を大
きく損うことなく回路構成の自由度を増すことができ
る。
ソード及びMOSトランジスタ502のドレインに寄生する容
量及び所要面積を、上記それぞれのトランジスタを独立
に形成する場合に比し著るしく低減するという効果を大
きく損うことなく回路構成の自由度を増すことができ
る。
第７図は本発明の半導体マトリクス回路の更に他の実施
例を示す図で、ダイオードアレイへの適用例を示す。
例を示す図で、ダイオードアレイへの適用例を示す。
第７図（ａ）にダイオードアレイ部の回路構成図を、第
７図（ｂ）にその真理値表を示す。第７図（ａ）におい
て610〜623はシヨツトキーダイオード610〜623,シヨツ
トーキダイオード610〜623と各々直列に接続されたNMOS
トランジスタ630〜643とは第１図，第３図と同様に一方
向導通形スイツチング回路を構成する。651,652,653は
ロウ線,661〜671は他のロウ線となるアドレス線,671,67
2,673はコラム線,681,682,683はセンスアンプである。
７図（ｂ）にその真理値表を示す。第７図（ａ）におい
て610〜623はシヨツトキーダイオード610〜623,シヨツ
トーキダイオード610〜623と各々直列に接続されたNMOS
トランジスタ630〜643とは第１図，第３図と同様に一方
向導通形スイツチング回路を構成する。651,652,653は
ロウ線,661〜671は他のロウ線となるアドレス線,671,67
2,673はコラム線,681,682,683はセンスアンプである。
かかる構成のダイオードアレイの動作を次に説明する。
D1,D2,D3は入力信号、A11〜A33はアドレス信号E1,E2,E3
は出力信号で、いま仮に入力信号D1及びアドレス信号A
11が“H"レベルになつた場合について考える。このとき
アドレス信号A11に接続されたMOSトランジスタ630,633
がオンし、他のMOSトランジスタはすべてオフのままで
ある。従つて入力信号D1からシヨツトキートランジスタ
610,613、MOSトランジスタ630,633を介してコラム線671
及び673に電流が流れ、出力信号E1,E3が“1"になり、E2
は“0"のままである。このようにしてロウ線651,652,65
3及びコラム線671,672,673の交点のうち、アドレス信号
によりオンされたMOSトランジスタが接続された交点に
あるシヨツトキートランジスタのみを通して電流が流
れ、かかる交点に接続されるコラム線を介する出力信号
のみが“1"になる。入力信号D1,D2,D3とアドレス信号A
11〜A33、及び出力信号E1,E2,E3との関係を示す真理値
表を第７図（ｂ）に示す。入力信号D1,D2,D3の内に、少
なくとも１信号が入力され、かかる入力信号に対応する
アドレス信号のうち少なくとも１信号が入力される必要
がある。２信号以上同時に入力された場合は真理値表の
それらのOR信号が出力信号になる。
D1,D2,D3は入力信号、A11〜A33はアドレス信号E1,E2,E3
は出力信号で、いま仮に入力信号D1及びアドレス信号A
11が“H"レベルになつた場合について考える。このとき
アドレス信号A11に接続されたMOSトランジスタ630,633
がオンし、他のMOSトランジスタはすべてオフのままで
ある。従つて入力信号D1からシヨツトキートランジスタ
610,613、MOSトランジスタ630,633を介してコラム線671
及び673に電流が流れ、出力信号E1,E3が“1"になり、E2
は“0"のままである。このようにしてロウ線651,652,65
3及びコラム線671,672,673の交点のうち、アドレス信号
によりオンされたMOSトランジスタが接続された交点に
あるシヨツトキートランジスタのみを通して電流が流
れ、かかる交点に接続されるコラム線を介する出力信号
のみが“1"になる。入力信号D1,D2,D3とアドレス信号A
11〜A33、及び出力信号E1,E2,E3との関係を示す真理値
表を第７図（ｂ）に示す。入力信号D1,D2,D3の内に、少
なくとも１信号が入力され、かかる入力信号に対応する
アドレス信号のうち少なくとも１信号が入力される必要
がある。２信号以上同時に入力された場合は真理値表の
それらのOR信号が出力信号になる。
以上の説明で明らかな如く本実施例によればシヨツトキ
ーダイオードとMOSトランジスタによる一方向性スイツ
チング回路の作用により、可変論理のダイオードアレイ
を実現することができる。なお同様の機能を持つ回路は
本発明の本質を変えることなく他の入力信号，アドレス
信号，出力信号数あるいはPMOSとシヨツトキーダイオー
ドによるスイツチング回路でも実現することができる。
ーダイオードとMOSトランジスタによる一方向性スイツ
チング回路の作用により、可変論理のダイオードアレイ
を実現することができる。なお同様の機能を持つ回路は
本発明の本質を変えることなく他の入力信号，アドレス
信号，出力信号数あるいはPMOSとシヨツトキーダイオー
ドによるスイツチング回路でも実現することができる。
以上詳細に説明した如く本発明によれば、一方向導通性
で、かつ電荷蓄積効果がないスイツチング回路が構成で
きるから、高速に動作する論理回路を実現することがで
きる。
で、かつ電荷蓄積効果がないスイツチング回路が構成で
きるから、高速に動作する論理回路を実現することがで
きる。
また本発明によれば、上記したスイツチング素子を、従
来の単体MOSトランジスタと大差ない素子サイズで実現
できるから、大規模集積回路に高密度に実装できる効果
がある。またかかる小サイズのスイツチング素子は寄生
容量が小さいから高速動作が要求される回路に適用でき
る効果がある。
来の単体MOSトランジスタと大差ない素子サイズで実現
できるから、大規模集積回路に高密度に実装できる効果
がある。またかかる小サイズのスイツチング素子は寄生
容量が小さいから高速動作が要求される回路に適用でき
る効果がある。
さらに、本発明によれば、電界効果トランジスタをLDD
構造とするので、このLDD構造によって形成される低濃
度層をダイオードのカソードとして用いることができ、
このような複合素子を小さく、かつ簡単に構成すること
ができる。
構造とするので、このLDD構造によって形成される低濃
度層をダイオードのカソードとして用いることができ、
このような複合素子を小さく、かつ簡単に構成すること
ができる。
第１図は本発明の一実施例を示す図、第２図から第７図
は本発明の他の実施例を示す図である。 120〜126……シヨツトキー・バリア・ダイオード、130
〜136……MOSトランジスタ。
は本発明の他の実施例を示す図である。 120〜126……シヨツトキー・バリア・ダイオード、130
〜136……MOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭52−137271（ＪＰ，Ａ) 特開 昭54−136183（ＪＰ，Ａ) 特開 昭50−56174（ＪＰ，Ａ)
Claims (6)
- 【請求項１】一方導電型の第１の領域と、上記第１の領
域とは分離されて形成される一方導電型の第２の領域
と、上記第１の領域と上記第２の領域に隣接する制御領
域とからなり、上記第１の領域と上記第２の領域によっ
てソースまたはドレインをLDD構造によって形成し、上
記制御領域はゲートを形成してなる一方導電型電界効果
トランジスタと、 上記ソースが形成される領域上に上記LDD構造によって
形成される一方導電型の低不純物濃度を有する第３の領
域と上記第３の領域上に形成される金属電極との接触部
に形成されるショットキー・バリア・ダイオードとから
なる半導体構造を有する一方向導通形スイッチング回
路。 - 【請求項２】行方向に配される複数のロウ線と列方向に
配される複数のコラム線とが交差するマトリクス回路の
所定の交線上に接続される一方向導通型スイッチング回
路であって、 上記一方向導通形スイッチング回路は、一方導電型の第
１の領域と、上記第１の領域とは分離されて形成される
一方導電型の第２の領域と、上記第１の領域と上記第２
の領域に隣接する制御領域とからなり、上記第１の領域
と上記第２の領域によってソースまたはドレインをLDD
構造によって形成し、上記制御領域はゲートを形成して
なる一方導電型電界効果トランジスタと、上記ソースが
形成される領域上に上記LDD構造によって形成される一
方導電型の低不純物濃度を有する第３の領域と上記第３
の領域上に形成される金属電極との接触部に形成される
ショットキー・バリア・ダイオードとからなる半導体構
造を有し、 上記ショットキー・バリヤ・ダイオードを形成しない上
記ドレインが形成される領域は上記ロウ線と接続され、
上記金属電極は上記コラム線と接続され、上記制御領域
は制御信号を印加する制御線に接続されることを特徴と
する半導体マトリクス回路。 - 【請求項３】一方導電型電界効果トランジスタ回路，他
方導電型トランジスタ回路より成る相補型電界効果トラ
ンジスタ論理回路と同一の論理機能を行うバイポーラ・
トランジスタと相補型電界効果トランジスタとの複合論
理回路に於いて、 ａ）一方導電型のコレクタが第１の電位に、一方導電型
のエミッタが出力に接続される第１のバイポーラ・トラ
ンジスタと、 ｂ）一方導電型のコレクタが上記出力に、一方導電型の
エミッタが第２の電位に接続される第２のバイポーラ・
トランジスタとを有し、 ｃ）上記第１のバイポーラ・トランジスタのベース−コ
レクタ間に、上記相補型電界効果トランジスタ論理回路
中の他方導電型電界効果トランジスタ回路と同一回路形
式の第１の電界効果トランジスタ回路を設け、 ｄ）上記第１のバイポーラ・トランジスタのベースと、
上記第２のバイポーラ・トランジスタのベースとの間
に、上記相補型電界効果トランジスタ論理回路中の一方
導電型電界効果トランジスタ回路と同一回路形式の第２
の電界効果トランジスタ回路を設け、 ｅ）上記第１のバイポーラ・トランジスタのベース−エ
ミッタ間に、アノードが上記エミッタに、カソードが上
記ベースに接続されるショットキー・バリア・ダイオー
ドを設け、 ｆ）上記第２のバイポーラ・トランジスタのベース−エ
ミッタ間に、該第２のバイポーラ・トランジスタのオフ
時にベース電荷を放電するベース電荷放電要素を設け、 ｇ）上記第1,2の電界効果トランジスタ回路には、上記
相補型電界効果トランジスタ論理回路中の対応する電界
効果トランジスタ回路と同一の入力を印加する。 ことを特徴とする複合論理回路。 - 【請求項４】一方導電型電界効果トランジスタ回路，他
方導電型トランジスタ回路より成る相補型電界効果トラ
ンジスタ論理回路と同一の論理機能を行うバイポーラ・
トランジスタと相補型電界効果トランジスタとの複合論
理回路に於いて、 ａ）一方導電型のコレクタが第１の電位に、一方導電型
のエミッタが出力に接続される第１のバイポーラ・トラ
ンジスタと、 ｂ）一方導電型のコレクタが上記出力に、一方導電型の
エミッタが第２の電位に接続される第２のバイポーラ・
トランジスタとを有し、 ｃ）上記第１のバイポーラ・トランジスタのベース−コ
レクタ間に、上記相補型電界効果トランジスタ論理回路
中の他方導電型電界効果トランジスタ回路と同一回路形
式の第１の電界効果トランジスタ回路を設け、 ｄ）上記第２のバイポーラ・トランジスタのベース−コ
レクタ間に、上記相補型電界効果トランジスタ論理回路
中の一方導電型電界効果トランジスタ回路と同一回路形
式の第２の電界効果トランジスタ回路を設け、 ｅ）上記第1,第２のバイポーラ・トランジスタのベース
に、ショットキー・バリア・ダイオードを介して上記第
1,第２のバイポーラ・トランジスタのオフ時にベース電
荷を放電するベース電荷放電要素を設け、 ｇ）上記第1,2の電界効果トランジスタ回路には、上記
相補型電界効果トランジスタ論理回路中の対応する電界
効果トランジスタ回路と同一の入力を印加する。 ことを特徴とする複合論理回路。 - 【請求項５】少なくとも一方の主表面を有する半導体基
板、上記一方の主表面の少なくとも一部に設けられる一
方導電型の第１の半導体領域と、 上記第１の半導体領域内に設けられた他方導電型のソー
ス及びドレイン領域とを有し、 上記ソース及びドレイン領域の少なくとも一方は、所望
の不純物濃度分布を有する高不純物濃度領域と、該高不
純物濃度領域より低い不純物濃度分布を有する低不純物
濃度領域とから構成され、 上記ソース及びドレイン領域の間の上記第１の半導体領
域の表面上に設けられたゲート酸化膜と、 上記ゲート酸化膜上に設けられたゲート電極と、 上記ソース及びドレイン領域の他方に低抵抗接触する第
１の主電極と、 上記ソース及びドレイン領域の一方の上記低不純物濃度
領域にショットキー・バリア・ダイオードが形成される
様に接触する第２の主電極と、 を具備することを特徴とする半導体集積装置。 - 【請求項６】少なくとも一方の主表面を有する半導体基
板、上記一方の主表面の少なくとも一部に設けられる一
方導電型の第１の半導体領域と、 上記第１の半導体領域内に設けられた他方導電型のソー
ス及びドレイン領域とを有し、 上記ソース及びドレイン領域の少なくとも一方は、所望
の不純物濃度分布を有する高不純物濃度領域と、該高不
純物濃度領域より低い不純物濃度分布を有する低不純物
濃度領域とから構成され、 上記ソース及びドレイン領域の間の上記第１の半導体領
域の表面上に設けられたゲート酸化膜と、 上記ゲート酸化膜上に設けられたゲート電極と、 上記ソース及びドレイン領域の他方に低抵抗接触する第
１の主電極と、 上記ソース及びドレイン領域の一方の上記低不純物濃度
領域にショットキー・バリア・ダイオードが形成される
様に接触する第２の主電極と、 上記ソース及びドレイン領域の一方の上記高不純物濃度
領域に低抵抗接触する第３の主電極と、 を具備することを特徴とする半導体集積装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189643A JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
| US06/899,399 US4801983A (en) | 1985-08-30 | 1986-08-22 | Schottky diode formed on MOSFET drain |
| EP86111893A EP0213608B1 (en) | 1985-08-30 | 1986-08-28 | Semiconductor switching device |
| DE8686111893T DE3687025T2 (de) | 1985-08-30 | 1986-08-28 | Halbleiterschalter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189643A JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251316A JPS6251316A (ja) | 1987-03-06 |
| JPH0760854B2 true JPH0760854B2 (ja) | 1995-06-28 |
Family
ID=16244742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189643A Expired - Lifetime JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4801983A (ja) |
| EP (1) | EP0213608B1 (ja) |
| JP (1) | JPH0760854B2 (ja) |
| DE (1) | DE3687025T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418154A (en) * | 1987-11-17 | 1995-05-23 | Brown University Research Foundation | Method of preparing elongated seamless capsules containing biological material |
| US5015889A (en) * | 1989-02-23 | 1991-05-14 | Reay Robert L | Schottky enhanced CMOS output circuit |
| US5164802A (en) * | 1991-03-20 | 1992-11-17 | Harris Corporation | Power vdmosfet with schottky on lightly doped drain of lateral driver fet |
| US5258640A (en) * | 1992-09-02 | 1993-11-02 | International Business Machines Corporation | Gate controlled Schottky barrier diode |
| DE69329543T2 (de) * | 1992-12-09 | 2001-05-31 | Compaq Computer Corp., Houston | Herstellung eines Feldeffekttransistors mit integrierter Schottky-Klammerungsdiode |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| EP0992067A1 (de) * | 1997-06-09 | 2000-04-12 | Siemens Aktiengesellschaft | Stromrichter sowie seine verwendung |
| CN100359686C (zh) * | 2004-11-30 | 2008-01-02 | 万代半导体元件（上海）有限公司 | 金属氧化物半导体场效应晶体管和肖特基二极管结合的瘦小外形封装 |
| US7608907B2 (en) | 2005-01-06 | 2009-10-27 | Micrel, Inc. | LDMOS gate controlled schottky diode |
| US7126314B2 (en) * | 2005-02-04 | 2006-10-24 | Micrel, Incorporated | Non-synchronous boost converter including switched schottky diode for true disconnect |
| US7064407B1 (en) | 2005-02-04 | 2006-06-20 | Micrel, Inc. | JFET controlled schottky barrier diode |
| US7943994B2 (en) * | 2009-05-22 | 2011-05-17 | Richtek Technology Corporation, R.O.C. | Integrated PMOS transistor and Schottky diode |
| US8258752B2 (en) * | 2009-05-22 | 2012-09-04 | Richpower Microelectronics Corporation | Integrated PMOS transistor and Schottky diode and charging switch circuit employing the integrated device |
| US9177968B1 (en) | 2014-09-19 | 2015-11-03 | Silanna Semiconductor U.S.A., Inc. | Schottky clamped radio frequency switch |
| KR102415409B1 (ko) * | 2015-09-09 | 2022-07-04 | 에스케이하이닉스 주식회사 | 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이 |
| US11417762B2 (en) | 2019-06-26 | 2022-08-16 | Skyworks Solutions, Inc. | Switch with integrated Schottky barrier contact |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770606A (en) * | 1968-08-27 | 1973-11-06 | Bell Telephone Labor Inc | Schottky barrier diodes as impedance elements and method of making same |
| JPS5142903B1 (ja) * | 1970-02-12 | 1976-11-18 | ||
| DE2007627B2 (de) * | 1970-02-19 | 1973-03-22 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen einer integrierten halbleiterschaltung |
| US3686644A (en) * | 1971-04-29 | 1972-08-22 | Alton O Christensen | Gated diode memory |
| JPS5932066B2 (ja) * | 1979-07-19 | 1984-08-06 | 富士通株式会社 | スタチック型半導体メモリ−セル |
| GB2070329B (en) * | 1980-01-25 | 1983-10-26 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| US4506341A (en) * | 1982-06-10 | 1985-03-19 | International Business Machines Corporation | Interlaced programmable logic array having shared elements |
| US4577190A (en) * | 1983-04-11 | 1986-03-18 | At&T Bell Laboratories | Programmed logic array with auxiliary pull-up means to increase precharging speed |
-
1985
- 1985-08-30 JP JP60189643A patent/JPH0760854B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-22 US US06/899,399 patent/US4801983A/en not_active Expired - Fee Related
- 1986-08-28 EP EP86111893A patent/EP0213608B1/en not_active Expired
- 1986-08-28 DE DE8686111893T patent/DE3687025T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4801983A (en) | 1989-01-31 |
| DE3687025D1 (de) | 1992-12-03 |
| EP0213608A2 (en) | 1987-03-11 |
| JPS6251316A (ja) | 1987-03-06 |
| EP0213608A3 (en) | 1989-08-02 |
| DE3687025T2 (de) | 1993-05-19 |
| EP0213608B1 (en) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0760854B2 (ja) | 一方向導通形スイツチング回路 | |
| KR930000968B1 (ko) | 반도체 집적회로 | |
| KR100207338B1 (ko) | 드라이버 회로 | |
| US4701642A (en) | BICMOS binary logic circuits | |
| US3995172A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| US4591738A (en) | Charge pumping circuit | |
| US4798974A (en) | Integrated circuit comprising a latch-up protection circuit in complementary MOS-circuitry technology | |
| JPH10303311A (ja) | 負電荷ポンプ | |
| US4719603A (en) | Semiconductor memory having a dynamic level detecting means for detecting a level of a word line | |
| CA1208364A (en) | Static memory cell embodying dual-channel technology | |
| EP0286121B1 (en) | Nonvolatile semiconductor memory device | |
| US4085417A (en) | JFET switch circuit and structure | |
| US4868628A (en) | CMOS RAM with merged bipolar transistor | |
| JPH0255950B2 (ja) | ||
| JPH1168534A (ja) | 高電圧駆動回路 | |
| JP3450358B2 (ja) | 半導体装置 | |
| US4292547A (en) | IGFET Decode circuit using series-coupled transistors | |
| JPH0740664B2 (ja) | 出力バツフア回路 | |
| US7710148B2 (en) | Programmable switch circuit and method, method of manufacture, and devices and systems including the same | |
| KR20010051994A (ko) | 표시 패널의 용량성 부하에 충전된 전력을 모두 회수할 수있는 표시장치 | |
| US6118305A (en) | Semiconductor integrated circuit capable of preventing breakdown of a gate oxide film | |
| JP2556014B2 (ja) | 半導体集積回路装置 | |
| JP2003303834A (ja) | 半導体装置 | |
| JP2004173257A (ja) | 光結合型半導体リレー装置 | |
| JPS61225854A (ja) | 半導体装置 |