JPS61225854A

JPS61225854A - 半導体装置

Info

Publication number: JPS61225854A
Application number: JP60068154A
Authority: JP
Inventors: Goorabu Majiyuumudaaru; マジユームダール・ゴーラブ
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体装置、特に、バイポーラパワートラン
ジスタとパワーＭＯ８ＦＥＴ＜金属酸化膜半導体電界効
果型トランジスタ）とを並列に接続した構成を有する３
端子高速高周波スイッチング素子をモノリシックに実現
した半導体装置に関する。

［従来の技術］高速高周波スイッチング素子として様々な回路構成のＢ
ｉ　ＭＯＳ　（バイポーラパワートランジスタとパワー
ＭＯ３ＦＥＴとの組合せ）装置が従来用いられている。

以下、従来のＢｉ　ＭＯ８装置のいくつかの回路構成に
ついて説明する。

第３図は従来のダーリントン８１　ＭＯ８素子からなる
スイッチング素子の回路構成を示す図である。以下、第
３図を参照して回路構成および動作について説明する。

ｎチャネルパワーＭＯ８ＦＥＴ２とｎｐｎバイポーラパ
ワートランジスタ３とがダーリントン接続される。すな
わち、ＭＯ８ＦＥＴ２のドレインとバイポーラトランジ
スタ３のコレクタとが接続され、ＭＯ８ＦＥＴ２のソー
スとバイポ−ラパワートランシタ３のベースとがそれぞ
れ接続される。

バイポーラトランジスタ３のベース−エミッタ間にはシ
ャント抵抗４が、エミッターコレクタ間にはエミッタか
らみて電気的に順方向にフリーホイールダイオード５が
それぞれ接続される。スイッチング動作用（ｌ！１号を
発生する駆動回路１からの信号は〜ｌ０８ＦＥＴ２のゲ
ートとバイポーラトランジスタ３のエミッタとの間に与
えられる。このとき、駆動回路１からの信号は、〜１０
ＳＦＥＴ２のゲートとシャント抵抗４の一方端との間に
も与えられる。次に動作について説明する。まず、ター
ンオン動作について説明する。駆動回路１から正電圧（
ＭＯ８ＦＥＴ２のゲートからみた電圧。以下すべて同様
とする。）パルスがＭＯ８ＦＥＴ２のゲート−ソース間
に与えられる。この正電圧パルスがＭＯ８ＦＥＴ２のゲ
ート−ソース間のしきい値電圧を越えるとＭＯ８ＦＥＴ
２がターンオンして、ドレイン−ソース間に電流が流れ
る。この電流がバイポーラトランジスタ３の順方向ベー
ス電流として作用することによってバイポーラトランジ
スタ３がターンオンする。

ターンオフ時には、駆動回路１から負電圧（ＭＯ８ＦＥ
Ｔ２のゲートからみた電圧。以下すべて同様とする。）
がＭＯ８ＦＥＴ２のゲート−ソース間へ与えられて、Ｍ
Ｏ８ＦＥＴ２がオフ状態となる。応じて、バイポーラト
ランジスタ３の逆バイアスベース電流がコレクターベー
ス−シャント抵抗４を介して流れることにより、バイポ
ーラトランジスタ３が急速にターンオフする。以上のよ
うにして高速スイッチング動作を行なっていた。

第４図は従来のハイブリッドで構成された高速スイッチ
ング用３端子カスコードｓ＋ｖｏｓ素子の回路構成を示
す図である。以下、第４図を参照して回路構成および動
作について説明する。

ｎチャネルＭＯ８ＦＥＴ２とｎｐｎｚ（イボーラハワー
トランジスタ３とがカスコード接続される。

すなわち、ＭＯ８ＦＥＴ２のドレインとバイポーラパワ
ートランシタ３のエミッタとが接続され、ＭＯ８ＦＥＴ
２のソースとバイポーラパワートランジスタ３のコレク
タとがフリーホイールダイオード５を介して接続される
。さらに、ＭＯ８ＦＥＴ２のソースとバイポーラパワー
トランジスタ３のベースとが電圧源６を介して接続され
る。スイッチング動作用信号を発生する駆動回路１から
の信号は、ＭＯ８ＦＥＴ２のゲートとソースの間に与え
られる。ここで、フリーホイールダイオード５はＭＯ８
ＦＥＴ２のソースからみて電気的に順方向に接続される
。また、直流電圧源６が、バイポーラトランジスタ３の
ベース−エミッタ間に順バイアス電圧をかけるように接
続される。次に動作について説明する。

まず、ターンオン時の動作について説明する。

駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ２のゲー
ト−ソース間に与えられる。この印加電圧がＭＯ８ＦＥ
Ｔ２のゲート−ソース間のしきい値電圧を越えると、Ｍ
ＯＳ　Ｆ　Ｅ　Ｔ　２がターンオンする。応じて、電圧
源６から２１流がバイポーラトランジスタ３のベース電
流として流れる。このベース電流がバイポーラトランジ
スタ３のベース−エミッタ間を流れ、さらにＭＯ８ＦＥ
Ｔ２のドレイン−ソース間を流れてバイポーラトランジ
スタ３がターンオンする。

ターンオフ時には、駆動回路１からＭＯ８ＦＥ■２のゲ
ートに負電圧パルスが与えられ、応じ・てＭＯＳ　Ｆ　
Ｅ　Ｔ　２はオフ状態となる。この結果、バイポーラト
ランジスタ３のエミッタの出力経路がカットオフされて
バイポーラトランジスタ３がターンオフする。

第５図は従来のハイブリッドで構成された高速スイッチ
ング用４端子並列Ｂｉ　ＭＯ８素子の回路構成を示す図
である。以下、第５図を参照して４端子並列巳１ｆｖｌ
Ｏ８素子の回路構成および動作について説明する。

ｎチャネルＭＯ８ＦＥＴ２とバイポーラパワートランジ
スタ３とが並列に接続される。すなわち、ＭＯ８ＦＥＴ
２のドレインとバイポーラトランジスタ３のコレクタと
が接続され、ＭＯ８ＦＥＴ２のソースとバイポーラトラ
ンジスタのエミッタとが接続される。さらに、バイポー
ラトランジスタ３のエミッターコレクタ間（ＭＯ８ＦＥ
Ｔ２のソース−ドレイン間）にはエミッタ（ソース）か
らみて電気的に順方向にフリーホイールダイオード５が
接続される。駆動回路１からのスイッチング動作用信号
はＭＯ３ＦＥＴ２のゲートとソースとの間に与えられ、
バイポーラトランジスタ３を駆動するための信号を発生
するベース駆動用ｌｌＩ流源７からの信号はバイポーラ
トランジスタ３のベースとエミッタとの間に与えられる
。次に動作について説明する。

駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ２のゲー
トに与えられてＭＯ８ＦＥＴ２がオン状態となる。この
とき、駆動回路１からの正電圧信号と同期してベース駆
動用電流源７から電流パルスがバイポーラトランジスタ
３のベースに与えられる。応じてバイポーラトランジス
タ３がオン状態となり、ＭＯ３ＦＥＴ２とバイポーラト
ランジスタ３とが並列スイッチング動作を行なう。しか
し、ＭＯ８ＦＥＴ２のスイッチング速度はバイポーラト
ランジスタ３のそれに比べて速いので、Ｃ／Ｄ端子（Ｍ
Ｏ８ＦＥＴ２のドレインとバイポーラ１−ランジスタ３
のコレクタとの接続点）から流入する負荷ｉｉ流は最初
は、ＭＯ８ＦＥＴ２でバイパスされて、Ｅ　／’　Ｓ端
子（ＭＯ８ＦＥＴ２のソースとバイポーラトランジスタ
３のエミッタとの接続点）から流出する。次にバイポー
ラトランジスタ３がオン状態となってベース−エミッタ
間が飽和すると、バイポーラトランジスタ３のコレクタ
ーエミッタ間の電圧降下とＭＯ８ＦＥＴ２のドレイン−
ソース間の電圧降下との割合に応じてＣ／Ｄ端子からＥ
／Ｓ端子へと流れる電流が分流する。

次にターンオフする場合には、駆動回路１から負電圧パ
ルスがＭＯ８ＦＥＴ２のゲートへ与えられ、かつそれに
同期してバイポーラトランジスタ３のベースへ負電流パ
ルスが与えられる。バイポ・−ラトランジスタ３のコレ
クターベース間に流れる電流はオン状態時には非常に少
ないので、蓄積時間が短く高速にオフ状態となる。

第６図は従来の高速スイッチング用３端子合成り１ＭＯ
８素子の回路構成を示す図である。以下、第６図を参照
してこの回路の構成および動作について説明する。

この回路構成においては、ｎチャネルパワーＭＯ８ＦＥ
Ｔ２とバイポーラパワートランジスタ３とがダーリント
ン接続され、かつバイポーラトランジスタ３とＭＯ８Ｆ
ＥＴ９とがカスコード接続される。すなわち、ＭＯ８Ｆ
ＥＴ２のドレインはバイポーラトランジスタ３のコレク
タに接続され、かつそのソースはバイポーラトランジス
タ３のベースに接続される。また、バイポーラトランジ
スタ３のエミッタはＭＯ８ＦＥＴ９のドレインと接続さ
れ、そのｂレクタはＭＯ８ＦＥＴ９のソースとフリーホ
イールダイオード５を介して接続される。フリーホイー
ルダイオード５はＭＯ８ＦＥＴ９のソースから見て電気
的に順方向に接続される。

ＭＯＳＦＥＴ２のソースとバイポーラトランジスタ３の
ベースとの接続点Ｓ、とＭＯＳＦＥＴ９のソースとの間
にはツェナーダイオード８が端子Ｓ、かうみて電気的に
逆方向に接続される。スイッチング用信号を発生す、る
駆動回路１からの信号はＭＯＳＦＥＴ２のゲートとＭＯ
ＳＦＥＴ９のゲートとに与えられる。また駆動回路１の
他方出力端子はツェナーダイオード８のアノードとＭＯ
Ｓ　ＦＥＴ９のソースとに接続される。次に動作につい
て説明する。

ターンオン時には、駆動回路１から正電圧パルスがＭＯ
ＦＥＴ２．９のゲート−ソース間に与えられる。応じて
ＭＯＳＦＥＴ２．９がターンオンする。ＭＯＳＦＥＴ２
のドレイン−ソース間を流れる電流がバイポーラトラン
ジスタ３の順バイアスベース電流として流れ、バイポー
ラトランジスタ３がターンオンする。ここで、ツェナー
ダイオード８の降伏電圧はバイポーラトランジスタ３の
ベース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレ
イン−ソース間の電圧降下との和より大きくなるように
設定されており、ベース電流がすべてツェナーダイオー
ド８を介して流れないようにされている。

ターンオフ時には、駆動回路１から負電圧パルスがＭＯ
ＳＦＥＴ２．９のゲートに与えられる。

応じてＭＯＳＦＥＴ２．９がオフ状態となり、バイポー
ラトランジスタ３のエミッタの出力経路がカットオフさ
れる。また、ＭＯＳＦＥＴの入力キャパシタ（ゲート−
ソース間容量）に蓄積された電荷がツェナーダイオード
８を介して放電され、その結果、ツェナーダイオード８
によりバイポーラトランジスタ３のベースに逆バイアス
電圧が印加される。応じて、バイポーラトランジスタ３
のコレクタ電流がコレクターベース閲を介して逆バイア
スベース電流となって流れ、ツェナーダイオード８を介
してバイパスされてバイポーラトランジスタ３がターン
オフする。以上のようにして高速スイッチング動作を行
なっていた。

［発明が解決しようとする問題点］上述のような種々の回路構成を有する高速スイッチング
素子が従来用いられていたが、それぞれに問題点があっ
た。以下、順次各回格別にその問題点について説明する
。

（１）　第３図に示される３端子モノリシツクダ一リン
トンＢｉＭＯ８素子の場合、ＭＯＳＦＥＴ２とバイポー
ラトランジスタ３とがダーリントン動作するので、バイ
ポーラ動作の影響が大きく以下に述べるような問題点が
生じる。

（ａ）　　バイポーラトランジスタ３の蓄積時間の影響
により、そのスイッチング速度は通常のバイポーラトラ
ンジスタのそれより少し【ノか速くならない。

（ｂ）　　逆バイアス安全動作領域は普通のバイポーラ
トランジスタと比べあまり変わらない。

（Ｃ）　　安全動作領域に関する２次降伏現象は普通の
バイポーラトランジスタと同程度である。

（ｄ　）　　バイポーラトランジスタ３をターンオフさ
せるための逆バイアス電圧流を流すためにシャント抵抗
４が設けられているので、ターンオン時のベース電流が
シャント抵抗４を介してバイパスされる。

（２）　第４図に示されるハイブリッドで構成された３
端子力スコードＢｉＭＯ８素子の場合の問題点は以下の
とおりである。

（ａ）　　バイポーラトランジスタ３のベース−エミッ
タ間に順バイアス電圧を印加するための電圧源が設けら
れているので、駆動回路として駆動回路１と電圧源６と
が必要となり、その形状が通常に比べ大きく゛なる。さ
らに、電圧源６においてベース電流が流れるので、駆動
時の電力損失も増大する。

（ｂ　）　　ＭＯＳＦＥＴ２とバイポーラトランジスタ
３との両方において電圧降下が生じるので、オン状態時
の電力損失が酋通のバイポーラトランジスタやＭＯＳＦ
ＥＴに比べて増大する。

＜Ｏ）　　モノリシック素子で構成するのはかなり困難
である。

＜ｄ　）　　ハイブリッドで組合わせた場合、その外形
が大きくなる。

（３）　第５図に示されるディスクリートに構成された
４端子並列Ｂｉ　ＭＯ８素子の場合の問題点は以下のと
おりである。

（ａ　）　　ＭＯＳＦＥＴ２を駆動するための駆動回路
１とバイポーラトランジスタ３を駆動するためのベース
駆動用電流源７との２つの駆動回路が必要となるので、
駆動回路の規模が大きくなる。

（ｂ）　　ベース駆動用電流＋１１７からバイポーラト
ランジスタ３ヘベース電流を与える必要があるので、駆
動時の電力損失が増大する。

（ｃ　）　　ＭＯＳＦＥＴ２とバイポーラトランジスタ
３とのスイッチング動作の同期をとるための設計がかな
り困難である。

（ｄ）　２つの駆動回路によって個々にＭＯＳＦＥＴ２
とバイポーラトランジスタ３とを駆動しているので、ス
イッチング動作のタイミングが合わないとｄＶ／ｄｔ瑛
象が発生することもある。

（ｅ　）　　ハイブリッドで構成した素子であるのでそ
の外形が大きくなる。

（４）　第６図に示されるディスクリートで構成された
合成りｉ　ＭＯ３素子の場合の問題点は以下のとおりで
ある。

（ａ　）　　ＭＯＳＦＥＴ９がターンオフしてバイポー
ラトランジスタ３のエミッタがカットオフされた後、バ
イポーラトランジスタの蓄積電荷によってコレクターベ
ース−ツェナーダイオードを介して流れる逆バイアス１
！流があり、その結果として逆バイアス安全動作領域が
狭くなる。

（ｂ）　　ターンオフ時の蓄積時間中にバイポーラトラ
ンジスタ３を流れるコレクタ′Ｒ流がツェナーダイオー
ド８を介してバイパスされるので、このツェナーダイオ
ード８のツェナー電圧が高いほど電力損失が増大する。

ここで、ターンオン時にベース電流がツェナーダイオー
ド８を介してバイパスされないように、ツェナーダイオ
ード８のツェ＋−［圧はバイポーラトランジスタ３のベ
ース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレイ
ン−ソース閣の電圧降下との和以上に設定されている。

したがって、ターンオフ時の蓄積時間でのツェナーダイ
オード８における電力損失はどうしても大きくなる。

（ｃ　）　　ＭＯＳＦＥＴ２．９のフィードバックキャ
パシタンス（ゲート−ドレイン閣の容量）とこの回路の
インダクタンスとによって発振回路を構成し、ターンオ
ン時に発振して素子が壊れる可能性がある。

（ｄ　’）　　ＭＯＳＦＥＴ９のオン抵抗による電圧降
下とバイポーラトランジスタ３の飽和電圧降下との和に
よりオン状態の電力損失が高い。

（ｅ　）　　ＭＯＳＦＥＴ２．９とバイポーラトランジ
スタ３とを要するので、チップサイズが大きくなる。ま
た、ハイブリッドで組合わせたＢｉＭＯ８素子の中では
その外形は一番大きい。

また、第３図〜第６図に用いられるＭＯＳＦＥＴの共通
の問題点がある。

第７図は従来用いられているＭＯＳＦＥＴの断面構造を
示す図である。以下、第７図を参照してその構造、動作
および問題点について説明する。

ｎ−型半導体基板２２の一方表面に、互いに分離された
ｐ全島領域２３が形成される。ｐ全島領域２３に互いに
分離されてソース領域となるｎ＋型型数散層２４形成さ
れる。隣接するｐ型島晴域２３の閣の領域（島分離領域
と記す）上には、ｎ＋＋域２４にまで延びるようなゲー
ト電極２７が絶縁膜、たとえば二酸化シリコン１１１２
６を介して形成される。ゲート電極２７はたとえばポリ
シリコンで形成され、絶縁膜２６で覆われる。さらに、
ソース電極ｊ１３０が全表面を覆うように形成される。

ソース電極層３０上には、図示していないが、たとえば
リンガラスからなる保ｆｓＩＩ！が形成される。

基板２２の他方表面にはｎ＋層２１．導電膜２０が形成
されてドレイン電極を形成する。ｐ全島領域２３の中央
部は、周辺部よりも深く形成される。

これはｎ”１１２４−Ｅｌ型島領域２３−ｎ−ＩＱ域２
２が形成する寄生トランジスタの効果を防ぐためである
。ｐ全島領域２３がブレーナ型ＭＯ８Ｆ−ＥＴの基板に
相当し、ｎ−領域２２がドレイン領域となる。次に動作
について説明する。

ゲート電極２７へ正電圧を与えると、ゲート電極２７下
のｐ型ｆ＃域にチャネルが形成されん１０ＳＦＥＴがオ
ン状態となる。電流はソース電極３〇−ｎ＋型領領域２
４チャネル部分−〇−型領領域２２経路を流れる。この
とき、ｐ型島領域２３の中央部はその周辺部より深く形
成されており、この結果ｐ型動領域周辺部には電流が流
れず、図の斜線部分で示されるＷ４域を電流が流れる。

したがって、電流の流れない無駄な部分がかなりあるこ
とにより、ＭＯＳＦＥＴのオン状態時のソース−ドレイ
ン間の抵抗Ｒｏｓも理想値よりも高くなる。

以上のように従来のスイッチング素子および回路構成に
おいては種々の問題点があった。

それゆえ、この発明の目的は上述の欠点を除去し、１０
０ｋＨｚ以上の高周波動作が可能なインバータ装置やチ
ョッパ装置を実現することのできる半導体装置を提供す
ることである。

［問題点を解決するための手段］大電力用拡散型ＭＯ８ＦＥＴにおいて、第２導電型島領
域内に形成された複数個の第１導電型拡散導電領域の形
状を、互いに近接する部分がゲート電極に近い部分より
も深くなるようにし、さらにこれらの第１導電型拡散領
域の間の領域上に第２電極層を設け、第２電極層を第１
電極層、典型的にはソース電極層と絶縁膜により分離す
る。

特定的には、ゲート電極と第２電極とをダイオードを介
して電気的に接続する。好ましくは、ダイオードは定電
圧ダイオードと高速スイッチングダイオードとを含むク
ランプ用ダイオードである。

［作用］第２電極層を第２導電型島領域に接続し、かつ第１導電
型拡散領域の一部を深く形成し、第１導電型拡散領域と
第１導電型半導体基板との距離を小さくしているので、
第１導電型拡散領域−第２導電型島領域−第１導電型半
導体基板とでバイポーラトランジスタが形成されること
になり、ＭＯＳＦＥＴとバイポーラトランジスタとを内
蔵する半導体装置が得られる。

また、外部回路としてゲート電極と第２電極層。

典型的にはベース電極層とをダイオード、好ましくはク
ランプ用ダイオードを用いて電気的に接続しているので
以下の作用が可能となる。

（１）　　ＭＯＳＦＥＴとバイポーラトランジスタとが
並列に接続され、かつモノリシックに構成されるので、
同じ電流電圧クラスの半導体装置とチップサイズが変わ
らず、かつ大電流高電圧素子として使用可能となる。

（２）　　ＭＯＳＦＥＴのゲート電極と第２Ｎ極層との
間にクランプ用ダイオードを設けているので、１個の小
さな駆動回路で駆動可能となる。

（３）　ゲート電極−第２１１極磨間に用いられるクラ
ンプダイオードによってバイポーラトランジスタが順飽
和あるいは活性領域で動作するので、蓄積電荷が少なく
なり、バイポーラトランジスタの逆バイアスペース電流
が非常に少なくなり、逆バイアス安全動作領域が広くな
る。

（４）　　ＭＯＳＦＥＴとバイポーラトランジスタとを
並列に接続し、かつバイポーラトランジスタを準飽和ま
たは活性領域で動作させているので、８３１１スイッチ
ング動作が可能となる。

［発明の実施例］以下、この発明の一実施例について第１図および第２図
を参照して説明する。

第１図はこの発明の一実施例であるモノリシックに構成
されたＭＯＳＦＥＴとバイポーラトランジスタとからな
る半導体装置の断面構造図と外部回路の接続とを示した
図である。ここで、半導体装置はソースアイランドの周
辺に沿って切断されている。まず、半導体装置の構造に
ついて説明する。ｎ＋層２１とｎ＋層２１上に形成され
るｎ一層２２とで構成されるドレイン層と、ｎ一層２２
に形成されるｐ゛型型鋼領域２３がまず設けられる。

この製造方法は従来の方法を用いて行なわれる。

また、ｐ型島領域２３の中央部はその周辺部より深く形
成されている。次に、ｐ型動領域２３内にソース領域と
なるｎ＋型型数散層複数個（図においては２個）が設け
られる。この発明の特徴として０１層２４が互いに近接
する部分はその反対側より深く形成される。ｐ型動領域
間のｎ一層（分離領域）上に絶縁膜２６を介してたとえ
ばポリシリコンからなるゲート電極２７が設けられる。

このゲート電極２７はｎ＋層２４上にまで達するように
設けられる。また、ｎ中層２４の間のｐ型動領域＠離領
域）上にベース電極となる電極８２８が設けられる。ベ
ース電１ｍ２Ｂとゲート電極２７とは各々絶縁膜２６で
覆われる。この次に、露出した全表面をソース電極３０
で覆う。さらに、ソースｆｆｉ極１１３０上には、たと
えばリンガラスからなる保ｌｌ躾が設けられる。ｒｌ”
１１２１の他方表面にはドレイン電極８２０が形成され
ろ。上述の構造ｋｍ（！５　イＴ、ｎ−１１１１２２と
ｒｌ”１１２１とがＭＯＳ　ＦＥＴのドレイン１１￥域
とバイポーラトランジスタのコレクタ領域とになる。ｐ
型島領域２３はバイボーラトランスタのベースＷ４域と
ＭＯＳＦＥＴの基板に相当する領域となる。ｎ”Ｈ２４
はＭＯＳ　ＦＥＴのソースとバイポーラトランジスタの
エミッタ領域とになる′。

さらに、この半導体ＩＩＩをスイッチング素子として用
いるために外部回路として、コレクタ／ドレイン電極２
０とエミッタ／ソース電極３０との間には、コレクタ／
ドレイン電極２０からみて電気的に逆方向にフリーホイ
ールダイオード５が設けられる。また、ベース電極２８
とゲート電極端子２９との間には、ベース電極２８から
みて電気的に逆方向に高速スイッチングダイオード１１
と電気的に順方向に定電圧ダイオード（ツェナーダイオ
ード）１０とが直列に接続され、かつダイオード１０．
１１と並列に高速ダイオード１２がベース電極２８から
みて電気的に順方向に接続される。

第２図は第１図の半導体装置および外部回路の等価回路
を示す図である。第２図において、ＭＯ８ＦＥＴ４０と
バイポーラトランジスタ５０とが並列に接続され、駆動
回路１からの駆動パルスはゲート電極端子２９とエミッ
タ／ソース電極３０との間に与えられる。ここで、Ｃ／
Ｄ端子はＭＯＳＦＥＴのドレインとバイポーラトランジ
スタのコレクタとの接続点を示し、Ｅ／Ｓ端子はＭＯ３
ＦＥＴ４０のソースとバイポーラトランジスタ５０のエ
ミッタとの接続端子を示す。以下、第１図および第２図
を参照してこの半導体装置および回路の動作について説
明する。

駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ４０のゲ
ート電極端子２９とエミッタ／ソース電極３０との間に
与えられる。このパルス電圧のレベルがＭＯ８ＦＥＴ４
０のしきい値電圧レベルを越えると、ＭＯ８ＦＥＴ４０
のゲート２７下のｐ型鋼域が反転して０層となってＭＯ
８ＦＥ丁４０のチャネルが形成され、ＭＯ３ＦＥＴ４０
がターンオンする。Ｃ／Ｄ端子とＥ／Ｓ端子との闇の電
圧降下はＭＯ３ＦＥＴ４０のオン抵抗とドレイン電流と
で決定される。次に、駆動回路１からの入力パルス電圧
のレベルがツェナーダイオード１０のツェナー降伏電圧
と高速スイッチングダイオード１１の順電圧降下とバイ
ポーラトランジスタ５０のベース−エミッタ間の順電圧
降下との和（以下、ゲート−ベース間電圧降下ＶａＢと
記す）を越えると、駆動回路１からの入力パルス電圧が
ツェナーダイオード１０と高速スイッチングダイオード
１１を介してベースｍ＊となってバイポーラトランジス
タ５０のベース２８に与えられる。バイポーラトランジ
スタ５０の内部では、ベース電流はほとんどＰベース層
（ｐ型島領域）２３とｎ４型工ミツタ層２４との間に流
れ、ベース−エミッタ間が飽和してバイポーラトランジ
スタ５０がバイポーラ動作でターンオンする。このとき
、既にＭ　ＯＳ　Ｆ　Ｅ　Ｔ　４０はターンオンしてい
るので、Ｃ／Ｄ端子−Ｅ／Ｓ端子間の電圧は低く、バイ
ポーラトランジスタのベース−コレクタ間に流れるベー
スＩ！流は通常の場合よりかなり少ないか場合によって
全く流れない。したがって、バイポーラトランジスタ５
０は準飽和または活性領域でスイッチング動作し、高速
スイッチング動作が可能となる。このとき、流れる電流
は第１図の斜線で示される部分であり、ｎ一層２２の大
部分を流れることによりその抵抗値Ｒｏｔ（ソース−ド
レイン間抵抗）も小さくなる。このようにすることによ
り、バイポーラトランジスタ４０の蓄積時間を数１０ナ
ノ秒以下にすることが十分可能である。ここで、上述の
ターンオンメカニズムに要求される条件として、ゲート
−ベース間電圧降下ＶＧＩＩはＭＯ３ＦＥＴ４０のゲー
ト−ソース間のしきい値電圧より高くなければならない
。すなわち、ＭＯＳＦＥＴ４０をバイポーラトランジス
タ５０より先にターンオンさせる必要ある。

次に、ターンオフさせるためには、駆動回路１からＧ／
Ｂ端子（ＭＯＳＦＥＴ４０のゲートとバイポーラトラン
ジスタ５０のベースとの接続点）とＥ／Ｓ端子との間に
負電圧パルスを印加すれば、ＭＯＳＦＥＴ４０およびバ
イポーラトランジスタ５０は共にターンオフする。この
とき、バイポーラトランジスタは準飽和あるいは活性領
域で動作しているので、蓄積時間は非常に短く、ターン
オフ時に通常の場合流れる逆バイアスベース電流はほと
んど流れない。したがって、逆バイアス安全動作領域も
通常のバイポーラトランジスタのそれよりも広くなる。

上記実施例においては、バイポーラトランシタをｎｐｎ
型とし、ＭＯＳＦＥＴをｎチャネルＭ　Ｏ５ＦＥＴとし
ているが、その導電型はこれに限定されないことは言う
までもない。

さらに、外部回路のダイオードの接続は上記実施例と同
様の効果を有するものであれば、他の接続構成であって
もよいことは言うまでもない。

なおさらに、上記実施例においてはｐ型島領域内に２個
のｎ＋型領領域形成されており、ｎ＋型領領域互いに近
接する部分をその周辺部分よりも深く形成している。し
かし、この発明はＭＯＳ　ＦＥＴの寄生トランジスタを
積極的に利用するものであり、その配置および構成は、
寄生トランジスタを積極的に利用するものであればこの
上記実施例の配置に限定されないことは言うまでもない
。

［発明の効果］以上のように、この発明によれば、ＭＯＳＦＥＴの寄生
トランジスタを積極的に利用して、ＭＯＳＦＥＴとバイ
ポーラトランジスタとを内蔵する半導体装置をモノリシ
ックに構成することができる。また、一実施例としてＭ
ＯＳＦＥＴとバイポーラトランジスタとを並列に接続し
、ＭＯＳ　Ｆ　ＥＴのゲートとバイポーラトランジスタ
のベースとをダイオードを介して接続しているので、小
形でかつ高速動作が可能なスイッチング素子が得られる
。したがって、たとえば１００Ａ、１００ＯＶクラスの
スイッチング素子としてインバータ装置やチョッパ装置
に適用した場合、１００ｋＨｚ以上で高周波動作が可能
なインバータ装置またはチョッパ装置を得ることが可能
となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体装置の断面構
造図および外部接続回路を示す図である。第２図は第１図に示される半導体装置の等価回路図であ
る。第３図は従来のダーリントンＢｉＭＯ８素子を用い
たスイッチング素子の回路図である。第４図は従来のカスコード接続されたＢｉ　ＭＯ３素子
を用いたスイッチング素子の回路図である。第５図は従来の４端子並列Ｂｉ　ＭＯＳスイッチング素
子の回路図である。第６図は従来の合成り１Ｍ０Ｓスイ
ツチング素子の回路図である。第７図は従来のＭＯＳＦ
ＥＴの断面構造を示す図である。図において、１は駆動回路、５はフリーホイールダイオ
ード、１０はツェナーダイオード、１１゜１２は高速ス
イッチングダイオード、２０はコレクタ、／ドレイン電
極層、２１はｎ＋層、２２はｎ一層、２３はｐ型島領域
、２４はｎ＋＋領域、２６は酸化膜、２７はゲート電極
層、２８はベース電極、２９はゲート電極端子、３０は
ソース／エミッタ電極、１００はモノリシックで構成さ
れたＭＯＳＦＥＴ−とバイポーラトランジスタからなる
半導体装置。なお、図中、同符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板の一方表面が、互いに分
離して形成される複数個の第２導電型の第１の島領域と
、各々の前記第１の島領域内に互いに分離して形成され
る複数個の第１導電型の第２の島領域と、前記第１の島
領域の分離領域上に第１の絶縁膜を介して少なくとも前
記第１島領域上にまで延びるように形成される制御電極
層と、前記制御電極層と第２の絶縁膜を介して分離され
かつ少なくとも前記第２島領域上に形成される第１電極
層とを備え、他方表面が第２電極層を備える半導体装置
であつて、前記第２島領域の互いに近接する部分を前記制御電極層
に近い部分よりも深く形成し、かつ前記第２島領域の分
離領域上に前記第１電極層と第３の絶縁膜により分離さ
れる第３の電極層を形成し、それによって、金属酸化膜電界効果型トランジスタとバ
イポーラトランジスタとを内蔵するようにした半導体装
置。
（２）前記第２島領域はソース領域であり、前記第３電
極層はベース電極である、特許請求の範囲第１項記載の
半導体装置。
（３）前記制御電極層と前記第３電極層とは電気的に接
続される、特許請求の範囲第１項または第２項記載の半
導体装置。
（４）前記電気的な接続はダイオードを介して行なわれ
る、特許請求の範囲第３項記載の半導体装置。
（５）前記ダイオード接続は、前記制御電極層からみて
電気的に逆方向に少なくとも１個の定電圧ダイオードと
、順方向に高速スイッチングダイオードとを直列に接続
し、この直列体に並列に前記制御電極層からみて電気的
に逆方向に高速スイッチングダイオードを接続して行な
われる、特許請求の範囲第４項記載の半導体装置。
（６）前記第１電極層と前記第２電極層との間に前記第
１電極層からみて電気的に順方向に少なくとも１個のフ
リーホィールダイオードがさらに接続される、特許請求
の範囲第５項記載の半導体装置。