JPH0760993B2 - 比較器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号の電圧があらかじめ設定された基準
電圧より高いか低いかを判別するための比較器に関し、
特に正帰還のかかったトランジスタ差動増幅回路を備え
た比較器に関するものである。

［従来の技術］ 第３図は従来この種の比較器を示すものである。

図面において、1,2は入力信号端子、3,4はクロック信号
入力端子、5,6は出力信号端子、７は電源端子である。
また、10,13は差動増幅回路を構成するトランジスタ
（以下、比較トランジスタという）、11,12は正帰還の
かかった差動増幅回路を構成するトランジスタ（以下、
ラッチトランジスタという）である。14,15のトランジ
スタは、クロック信号入力端子3,4からのクロック信号
にもとづき、比較トランジスタ10,13あるいはラッチト
ランジスタ11,12のいずれか一方に定電流源30からの電
流を切り替えて流す差動増幅回路を構成している。

トランジスタ14,15は、クロック信号入力端子3,4にかか
るクロック信号の電圧の極性により、次のような２つの
モードの切替えを行なう。

端子３にかかるクロック信号の電圧が端子４のそれより
高い場合には、電流がトランジスタ14に流れて比較トラ
ンジスタ10,13の差動増幅回路が動作し、一方のラッチ
トランジスタ11,12の差動増幅回路は動作しない。した
がって、このとき負荷抵抗40,41の両端には、入力信号
端子1,2に加えられる入力信号の電圧に応じた電圧が得
られる（比較モード）。

次に、端子３にかかるクロック信号の電圧が端子４のそ
れより低くなると、電流がトランジスタ15に流れてラッ
チトランジスタ11,12の差動増幅回路が動作し、比較ト
ランジスタ10,13の差動増幅回路は動作しない（ラッチ
モード）。

ラッチモードに切り替えられた瞬間には、負荷抵抗40,4
1の両端の電圧が、各トランジスタ10〜13のコレクタ容
量に貯えられた状態にあるので、前の比較モードで決定
された極性における最大振幅の電圧が出力信号端子5,6
に得られる。

［解決すべき問題点］ 上述した従来の比較器では、数十MHzの高速クロック信
号を加えたまま、入力信号端子1,2間の電圧を少しづつ
変化していくと、出力信号端子5,6間の出力電圧の変化
にヒステリシスが生じ、高精度の電圧比較ができないと
いう問題点があった。

この問題点に関し、第４図のヒステリシス特性図にもと
づきさらに詳細に説明する。

図面においてＧ点を基準電圧とし、本来、このＧ点の電
圧値より入力電圧が低いときは出力電圧はロー、高いと
きは出力電圧はハイとなるべきである。しかしながら、
一度Ｃの領域に達した後に、Ｂの領域へと入力電圧を変
化させた場合、Ｇ点をこえてもＦ点に至るまで出力電圧
はローのままで維持され、Ｄの領域にてはじめてハイと
なる。また、Ｄ領域からＡ領域へと入力電圧を変化させ
ていった場合、今度はＧ点をこえてもＥ点に至るまで出
力電圧はハイのままで維持される。このヒステリシスの
幅Ｅ〜Ｆは、クロック信号の周波数が早くなればなるほ
ど広がる。その結果、高速クロック信号では高精度の電
圧比較ができないこととなる。

本発明は上述した問題点にかんがみてなされたもので、
高速動作時にも高精度な比較動作を行ない得る比較器の
提供を目的とする。

［問題点の解決手段］ 上記目的を達成するために本発明は、第一のトランジス
タ差動増幅回路と、それぞれのトランジスタのコレクタ
から対のトランジスタのベースへ独立したエミッタフロ
アを経由して正帰還をかけた第二のトランジスタ差動増
幅回路と、クロック信号にもとづき第一，第二のトラン
ジスタ差動増幅回路のいずれか一方に定電流源からの電
流を切り替えて流す第三のトランジスタ差動増幅回路と
を備え、上記第一，第二のトランジスタ差動増幅回路に
おける対の関係にあるコレクタを共通の負荷抵抗にそれ
ぞれ接続して比較回路を形成し、この比較回路を複数段
従続して接続し、入力側一段目の各比較回路における負
荷抵抗を二段目以降の各比較回路における負荷抵抗の2/
3以下の抵抗値とするとともに、入力側一段目の比較回
路の負荷抵抗の共通接続点と電源ラインとの間に、コレ
クタ・ベース間を短絡したトランジスタを接続し、入力
側一段目の比較回路における負荷抵抗に印加する電圧
を、二段目以降の各比較回路における負荷抵抗に印加す
る電圧よりも、追加したトランジスタの電圧降下分だけ
小さな値とし、かつクロック信号の位相を奇数段と偶数
段とで逆相にして構成してある。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図は実施例の一部構成を示す回路図である。なお、
先に示した第３図と同一部分あるいは相当する部分には
同一符号を付し、その部分の詳細な説明は省略する。

図面において、20,23は差動増幅回路を構成するトラン
ジスタ（以下、比較トランジスタという）であり、10,1
3の比較トランジスタに対応するものである。21,22は正
帰還のかかった差動増幅回路を構成するトランジスタ
（以下、ラッチトランジスタという）であり、11,12の
ラッチトランジスタに対応するものである。24,25のト
ランジスタはクロック信号入力端子3,4からのクロック
信号にもとづき比較トランジスタ20,23あるいはラッチ
トランジスタ21,22のいずれか一方に定電流源33からの
電流を切り替えて流す差動増幅回路を構成しており、1
4,15のトランジスタに対応するものである。

すなわち、本実施例の比較器は、比較トランジスタ，ラ
ッチトランジスタ，差動増幅回路切替え用のトランジス
タおよびこれに付随する部材からなる比較回路を２段に
従続して接続した構成である。つまり、第一段目の比較
回路（以下、単に第二段目という）200の比較トランジ
スタ20,23に接続するとともに、トランジスタ24,25のベ
ースをクロック信号入力端子3,4にそれぞれ接続し、か
つ負荷抵抗42,43に別の電源端子８から電圧を加える構
成にしてある。

ここで、第一段目100の負荷抵抗40,41は第二段目200の
負荷抵抗42,43の2/3以下の小さな抵抗値に設定されてお
り、逆に第二段目200の負荷抵抗42,43は、標準の電圧振
幅が得られるような大きな抵抗値に設定されている。ま
た、第一段目100の負荷抵抗40,41に加える電圧は、第二
段目200の負荷抵抗42,43に加える電圧より小さい値に設
定される。さらにまた、トランジスタ14,15とトランジ
スタ24,25とでは、加えられたクロック信号が逆相とな
るように接続がなされている。

上述した構成の比較器は、第一段目100と第二段目200と
に加えられるクロック信号が逆相になっているので、端
子３に加えられるクロック信号の電圧が端子４のそれよ
り高い場合には、第一段目100が比較モード、第二段目
がラッチモードとなる。また、逆に低い場合には、第一
段目100がラッチモード、第二段目200が比較モードとな
る。

このような比較器では、第一段目100がラッチモードの
とき、小さな値の負荷抵抗40,41の両端に得られる電圧
振幅は小となるが、第二段目200の負荷抵抗42,43を標準
の電圧振幅が得られる程度の大きな値としておけば、比
較モードとなっている第二段目200の出力信号端子5,6に
得られる電圧を十分大きくすることができる。

また、第一段目100の負荷抵抗40,41を小さな値とした結
果、これらの抵抗値と、比較トランジスタ10,13および
ラッチトランジスタ11,12のコレクタ容量とで決まる時
定数が小さくなり、したがって、ヒステリシスの幅を狭
くすることができる。このことについて、第５図にもと
づきさらに詳細に説明する。

第５図は、第３図に示した従来の比較器を、入力信号端
子1,2に加える電圧を十分に小さくして作動させた場合
の、出力波形とクロック信号波形との関係を示すもの
で、同図（ａ）はクロック信号の周波数が低いとき、同
図（ｂ）はクロック信号の周波数が高いときを示すもの
である。

図面において、クロック信号Ｐがローのときは比較モー
ド、ハイのときはラッチモードとして動作する。

そして、クロック信号の周波数が低い場合（第５図
（ａ））、図示Ｈに示すような定常的な区間が存在す
る。この区間では負荷抵抗40,41の抵抗値と比較トラン
ジスタ10,13およびラッチトランジスタ11,12のコレクタ
容量とで決まる時定数による放電区間を十分過ぎてお
り、したがって、入力信号端子1,2に加えられた電圧に
比例した電圧の出力信号Ｏを出力する。

しかしながら、クロック信号Ｐの周波数が高い場合（第
５図（ｂ））、図示Ｉで示す区間ではまだ十分に放電が
行なわれておらず、したがって出力信号Ｏの電圧は入力
電圧に比例せず、ラッチ動作時にどちらの極性の電圧に
なっていたかに左右されてしまう。

つまり、小さな入力電圧に対しては、負荷抵抗40,41の
抵抗値と比較トランジスタ10,13およびラッチトランジ
スタ11,12のコレクタ容量とで決まる時定数による放電
区間を十分に過ぎなければ、入力電圧に正確に比例した
電圧が出力信号端子5,6に得られない。ところが、クロ
ック信号Ｐの周波数が高い場合は、放電区間を過ぎる前
にクロック信号Ｐのレベルが変わってしまうため、結
局、安定した出力信号を得られないこととなる。

そこで、上述した本実施例では、負荷抵抗40,41の抵抗
値を小さくすることにより時定数を下げ、その結果、放
電区間すなわちヒステリシスの幅を狭くして、高い周波
数のクロック信号であっても正確な出力信号を得ること
を可能とした。

第２図は本発明の実施例に係る比較器を示す回路図であ
る。

本実施例は、第１図に示した比較器の入力側に、トラン
ジスタ51〜54で構成されたプレアンプ101を付加すると
ともに、各段の比較回路100,200に、トランジスタ16,1
7,26,27と、定電流源31,32あるいは34,35からなるエミ
ッタフロアとを付加した構成にしたものである。

上記トランジスタ51〜54で構成されたプレアンプ101
は、入力信号端子1,2に加えられた電圧を増幅して第一
段目100に出力する。したがって、入力点で評価した場
合のヒステリシスの幅は、このプレアンプ101の利得分
だけ小さなものとなる。また、トランジスタ16,17,26,2
7と、定電流源31,32あるいは34,35からなるエミッタフ
ロアとを付加したことから、ラッチトランジスタ11,12
あるいは21,22のコレクタ・ベース間電圧が大となり、
その結果、コレクタ容量が小となって前記時定数が一層
低下し、高速クロック信号動作時のヒステリシスの幅を
小さくすることができる。

さらにまた、本実施例では、電源端子が符号７で示す１
個のみの構成にしてあり、負荷抵抗40,41の共通接続点
へは、トランジスタ50で電圧を降下させて加えるように
なっている。

なお、第一段目100と第二段目200とでは、クロック信号
を逆相で加えること、および負荷抵抗40,41が負荷抵抗4
2,43の2/3以下の抵抗値であること等の構成は第１図に
示した場合と同じである。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記第二段目の比較回路と同様な構成の比
較回路をさらに一段あるいは複数段従続して接続しても
よい。

［発明の効果］ 以上説明したように本発明は、比較回路を複数段従続し
て接続し、入力側一段目の比較回路における負荷抵抗
を、二段目以降の各比較回路における負荷抵抗の2/3以
下の抵抗値として、入力側の比較回路における時定数を
小さくすることにより、ラッチモードから比較モードへ
切り替えた時の放電を急速に行なわせ、入力電圧に比例
した正確な電圧をすみやかに出力し得るようにしたの
で、高速動作時にも高精度な比較動作を行なうことがで
きるという効果がある。

また、二段目以降の比較回路における負荷抵抗を大きな
値にしてあるので、最終出力の論理振幅を一般的なレベ
ルにまで増加することができるので、パラレル型のA/D
コンバータのような比較器の論理出力を論理処理する装
置に適用しても、外部雑音等に対して十分に強いシステ
ムが構成できるという効果を得ることが可能である。

【図面の簡単な説明】

第１図は本発明の実施例の一部構成を示す回路図、第２
図は本発明の実施例に係る比較器を示す回路図、第３図
は従来の比較器を示す回路図、第４図は比較器のヒステ
リシス特性図、第５図（ａ）はクロック信号の周波数が
低いときの電圧波形図、第５図（ｂ）はクロック信号の
周波数が高いときの電圧波形図である。 1,2:入力信号端子 3,4:クロック入力端子 5,6:出力信号端子、7,8:電源端子 10,13:比較トランジスタ 11,12:ラッチトランジスタ 14,15:トランジスタ 16,17:トランジスタ 20,23:比較トランジスタ 21,22:ラッチトランジスタ 24,25:トランジスタ 26,27:トランジスタ 30〜38:定電流源、40〜43:負荷抵抗 50〜54:トランジスタ 100:第一段目の比較回路 200:第二段目の比較回路 101:プレアンプ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一のトランジスタ差動増幅回路と、それ
   ぞれのトランジスタのコレクタから対のトランジスタの
   ベースへ独立したエミッタフロアを経由して正帰還をか
   けた第二のトランジスタ差動増幅回路と、クロック信号
   にもとづき第一，第二のトランジスタ差動増幅回路のい
   ずれか一方に定電流源からの電流を切り替えて流す第三
   のトランジスタ差動増幅回路とを備え、上記第一，第二
   のトランジスタ差動増幅回路における対の関係にあるコ
   レクタを共通の負荷抵抗にそれぞれ接続して比較回路を
   形成し、この比較回路を複数段従続して接続し、入力側
   一段目の各比較回路における負荷抵抗を二段目以降の各
   比較回路における負荷抵抗の2/3以下の抵抗値とすると
   ともに、入力側一段目の比較回路の負荷抵抗の共通接続
   点と電源ラインとの間に、コレクタ・ベース間を短絡し
   たトランジスタを接続し、入力側一段目の比較回路にお
   ける負荷抵抗に印加する電圧を、二段目以降の各比較回
   路における負荷抵抗に印加する電圧よりも、追加したト
   ランジスタの電圧降下分だけ小さな値とし、かつクロッ
   ク信号の位相を奇数段と偶数段とで逆相にして構成した
   ことを特徴とする比較器。