JPH0761012B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PLL回路に関するものであり、特に回転ヘッ
ドを用いてデジタル信号を記録／再生する場合のデジタ
ル信号の基準クロックと、記録フレームの基準位置を示
すドラム・フリップ・フロップ（DFF）信号との位相
を、同期させるようにしたPLL回路に関する。

〔従来の技術〕

ビデオ信号、或いはオーディオ信号をデジタル記録／再
生する場合には、デジタル信号高周波の基準クロック
と、比較的低周波の前記DFF信号との位相を同期させる
ことが多い。

このために、従来のこの種のPLL回路においてはデジタ
ル信号の基準クロックと、DFF信号とをPLLを用いて位相
同期させるよう成されている。

第10図は従来の同期回路部分の一例をブロック図で示し
たものであり、また第11図は、第10図における各部の出
力波形を示したものである。

第10図において、１はDFF信号の入力端子であり、このD
FF信号は、ドラムの回転位相の変化に応じて状態が変化
する信号であって、第11図（Ａ）に示すように映像信号
の垂直同期信号の1/2の周波数で、そのデューティー比
はほぼ50％である。

前記入力端子１に印加されたDFF信号は、位相比較器２
に印加される。この位相比較器２には、パルス発生器３
より第11図（Ｂ）に示す位相比較用パルスが印加されて
おり、その両者の比較出力は第11図（Ｃ）のようにな
る。すなわち、位相比較器２は位相比較用パルスが“H"
の時にDFF信号と位相比較用パルスを乗算し、位相比較
用パルスが“L"の時に位相比較器２の出力がオープンと
なるよう作用する。

位相比較器２からの出力は、ローパスフィルター４に印
加され、ローパスフィルター４はその積分作用により、
第11図（Ｄ）に示すエラー信号を出力する。

前記エラー信号は電圧制御発振器（以下VCOと称する）
５に印加され、このVCO5は前記エラー信号の直流レベル
に応じた周波数を発振する。

このVCO5からの出力はｎ進カウンタ６に印加され、この
カウンタ６は、VCO5からの出力がｎ個到来したときにト
リガー信号を前記パルス発生器３に出力する。

従って、パルス発生器３はｎ進カウンタ６からのトリガ
ー信号の発生タイミングで第11図（Ｂ）に示す位相比較
用パルスを発生し、位相同期ループが形成される。

なお前記VCO5からの出力は、入力ビデオ信号、或いはオ
ーディオ信号を処理する信号処理回路７に対して基準ク
ロックとして利用され、信号処理回路７によってデジタ
ル処理されたビデオ或いはオーディオ信号はヘッド８に
出力される。

以上は、PLLがロックレンジの中央にロックされている
状態について説明したが、例えばVCO5の発振周波数が低
下した場合には、第11図（Ｅ）に示すように位相比較用
パルスの位相が遅れるようになる。この結果、ローパス
フィルター４からのエラー信号出力は、第11図（Ｆ）示
すようになり、エラー信号の直流レベルは順次上昇す
る。この結果、VCO5の発振周波数は上昇し、パルス発生
器３における位相比較用パルスの発生タイミングを進め
るよう作用し、PLLのロックレンジの中央にロックされ
る状態に近づく。

また逆に、VCO5の発振周波数が下降した場合には、第11
図（Ｇ）に示すように位相比較用パルスの位相が進むよ
うになる。この結果、ローパスフィルター４からのエラ
ー信号出力は、第10図（Ｈ）示すようになり、エラー信
号の直流レベルは順次下降する。この結果、VCO5の発振
周波数も下降し、パルス発生器３における位相比較用パ
ルスの発生タイミングが遅らされ、PLLのロックレンジ
の中央にロックされる状態に近づく。

ところで、電源投入時等における前記PLLの動作開始時
点では、パルス発生器３からの位相比較用パルスの位置
がDFF信号に対してどこに来るかは、全く偶然に決ま
る。この位相比較用パルスがDFF信号の立ち下がり部分
付近に来た場合、立上がりのロック状態になるまで、VC
O5の発振周波数が変化し、位相比較用パルスの位置が序
々に移動する。

DFF信号は、NTSC方式の場合、約30Hzで一周期は、約33.
33mSecであり、VCO5の発振周波数の変化範囲に限界もあ
り、またローパスフィルター５に時定数もあるため、必
然的にロックインタイムが長くなる。

これを短くするには、位相比較用のパルスの幅を広げれ
ばよい。

例えば、第11図（Ｉ）に示したように位相比較用のパル
スの幅を広げれば、ロックレンジに入り込めるロックイ
ンタイムが少なくなるもののローパスフィルター４の出
力には、第11図（Ｊ）に示すように大きなリップル成分
Ｒを持ってしまう。

入力信号であるDFF信号よりもVCO5の発振周波数が比較
的高周波であるために、このリップル成分Ｒ、VCO5の発
振周波数にジッターを与え、信号処理回路７に与えるク
ロックに変調を加えることとなる。従って信号処理回路
における信号処理作用に悪影響を与えるという結果にな
る。

〔発明が解決しようとする課題〕

前記した従来のPLL回路によると、信号処理回路に与え
るクロックに対してジッター等の悪影響を与えないため
には、位相比較用パルスの幅をできるだけ狭くせざるを
得ない。

しかしながら、位相比較用パルスの幅を狭くするとPLL
のロックインタイムが益々長くなるという相反する問題
点が発生することになる。

本発明は、前記した従来のものの相反する問題点を除去
するために成されたものであり、PLLのロックインタイ
ムが短く、且つ信号処理回路に与えるクロックに対して
無用な変調を加えることのないPLL回路を提供すること
を目的とするものである。

〔課題を解決するための手段〕

課題を達成するために成された本発明の第１のPLL回路
は、入力信号とパルス発生器から得られる位相比較用パ
ルスとの位相差を検出し、位相差に応じた出力信号を発
生する位相比較器と、位相比較器より得られる位相差に
応じた出力信号に基づいて発振出力をもたらすVCOと、V
COから得られる発振出力をｎ分周してその分周出力をパ
ルス発生器に供給すると共に、少なくとも２つの発生タ
イミングの異なった第１および第２出力を発生するｎ進
カウンタと、第１出力の発生タイミングにおける入力信
号の位相と、第２出力の発生タイミングにおける入力信
号の位相の変化に基づいてｎ進カウンタのカウントの開
始をセットする位置検出器とを備える。

また本発明の第２のPLL回路は、入力信号とパルス発生
器から得られる位相比較用パルスとの位相差を検出し、
位相差に応じた出力信号を発生する位相比較器と、位相
比較器より得られる位相差に応じた出力信号に基づいて
発振出力をもたらすVCOと、VCOから得られる発振出力を
ｎ分周して少なくとも２つの発生タイミングの異なった
第１および第２出力を発生するｎ進カウンタと、第１お
よび第２出力と入力信号との位相差に応じてパルス発生
器より出力される位相比較用パルスのパルス幅を変化さ
せるパルス幅調整回路とを備える。

〔作用〕

請求項１に記載のPLL回路においては、ｎ進カウンタよ
り少なくとも２つの発生タイミングの異なった第１およ
び第２出力が発生され、異なったタイミングで前記入力
信号の位相状態を検出する。そして入力信号の位相が立
ち上がるタイミングに合わせる形で、ｎ進カウンタから
パルス発生器にトリガー信号が送出されるため、きわめ
て迅速にPLL回路がロックインされる。

また請求項２に記載のPLL回路においては、ｎ進カウン
タより少なくとも２つの発生タイミングの異なった第１
および第２出力が発生され、入力信号の位相が立ち上が
るタイミングをカバーするようにパルス発生器より出力
されるパルス信号のパルス幅を変化させる。従って同様
にPLL回路のロックインがきわめて迅速に成される。

〔実施例〕

以下、本発明の実施例を図を参照しつつ説明する。

第１図は、本発明における第１の実施例のブロック図で
示したものである。なお第１図においてした第10図と同
一符号は同一部分を示しており、従ってその説明は省略
する。

この実施例におけるｎ進カウンタ６は、VCO5からの出力
を反復的に０〜ｎまでカウントすると共に、さらにカウ
ント値が０、およびカウント値が1/4・ｎの２つの時点
で出力を発生する機能を備えている。カウント値が０時
点において発生する第１出力は、第１のDFF状態検出器
９に印加される。またカウント値が1/4・ｎ時点におい
て発生する第２出力は、第２のDFF状態検出器10に印加
される。

第１と第２のDFF状態検出器９、10には、それぞれDFF信
号が印加されており、カウント値が０の状態におけるDF
F信号の状態（“H"または“L"）が第１のDFF状態検出器
９によって検出され、カウント値が1/4・ｎの状態にお
けるDFF信号の状態（“H"または“L"）が第２のDFF状態
検出器10によって検出される。

従って第１と第２のDFF状態検出器９、10によって得ら
れる状態検出の組み合わせは、 （“L" “H"）…第１状態 （“L" “L"）…第２状態 （“H" “L"）…第３状態 （“H" “H"）…第４状態 の４とおりとなる。

この検出出力は、DFF位置検出器11に印加され、DFF信号
の位相状態が識別され、識別結果に基づく出力がｎ進カ
ウンタ６のカウンタセット端子に入力される。

そしてｎ進カウンタ６内において第１乃至第４の状態に
よってカウント値を０、1/4・ｎ、2/4・ｎ・3/4・ｎの
いずれかにセットする。

第２図はその動作を示したタイミングチャートである。
なおこの第２図においては（Ａ）〜（Ｃ）、（Ｄ）〜
（Ｆ）、（Ｇ）〜（Ｉ）、（Ｊ）〜（Ｌ）の４つのブロ
ックに別けてそれぞれの動作タイミングを示しており、
それぞれのブロックにおける上段がｎ進カウンタ６の動
作を示し、中段がDFF信号の出力タイミングを示し、下
段がパルス発生器３からの位相比較用パルスの発生タイ
ミングを示している。

先ず第２図（Ａ）〜（Ｃ）においては、ｎ進カウンタ６
より出力される第１の信号を、第２の信号をで表わ
すと、動作を開始した時点におけるDFF信号のおよび
におけるタイミングは“L"“H"、すなわちした第１状
態である。この状態においてはDFF信号の立ち上がりエ
ッジと、ｎ進カウンタ６のカウント値が所定値になった
ときパルス発生器３より出力される位相比較用パルスの
位相差は０゜と90゜の範囲内であり、その後DFF信号の
立ち上がりエッジと位相比較用パルスの位置が同じにな
るようにロックし、以後このままの状態で位相比較が行
われる。

次に、第２図（Ｄ）〜（Ｅ）においては、DFF信号の
およびにおけるタイミングは、“L"“L"、すなわちし
た第２状態である。この状態においてはDFF信号の立ち
上がりエッジは、カウンタをそのまま進めた場合の1/4
・ｎと2/4・ｎの間にあるので、カウンタの1/4・ｎを０
にセットすることでDFF信号の立ち上がりエッジと、位
相比較用パルスの位相差は90゜以内になる。

新しい０、1/4・ｎでDFF信号は“L"“H"となり、以後は
した第１状態と同一の動作となり、ロックする。

さらに第２図（Ｇ）〜（Ｉ）においては、DFF信号の
およびにおけるタイミングは、“H"“L"、すなわちし
た第３状態である。この状態においてはDFF信号の立ち
上がりエッジは、カウンタをそのまま進めた場合の2/4
・ｎと3/4・ｎの間にあるので、カウンタの1/4・ｎを3/
4・ｎにセットすることで、DFF信号の立ち上がりエッジ
と、位相比較用パルスの位相差が90゜以内となる。

新しい０、1/4・ｎでDFF信号は、“L"“H"となり、以後
はした第１状態と同一の動作となり、ロックする。

最後に第２図（Ｊ）〜（Ｌ）においては、DFF信号の
およびにおけるタイミングは“H"“H"、すなわちした
第４状態である。この状態においては、DFF信号の立ち
上がりエッジは、カウンタをそのまま進めた場合の3/4
・ｎと０の間にあるので、カウンタの1/4・ｎを2/4・ｎ
にセットすることで、DFF信号の立ち上がりエッジと、
位相比較用パルスの位相差が90゜以内となる。

新しい０、1/4・ｎでDFF信号は“L"“H"となり、以後は
した第１状態と同一の動作となり、ロックする。

以上のように前記した実施例によると、位相比較用パル
スと、DFF信号の立ち上がりの位置がDFF信号の１周期以
降は常に位相差が90゜以内となるため、従来よりも、位
相比較用パルスが動く最大の時間が1/4になり、位相比
較用パルスの幅が同一であるとすれば、PLLのロックイ
ンタイムも1/4になる。

第３図は、本発明における第２の実施例をブロック図で
示したものである。なお第３図においてした第１図と同
一符号は同一部分を示しており、従ってその説明は省略
する。

この実施例におけるｎ進カウンタ６は、VCO5からの出力
を反復的に０〜ｎまでカウントすると共に、さらにカウ
ント値が０、およびカウント値が（l/m）ｎの２つの時
点（ただしｌ＜ｍ）で出力を発生する機能を備えている
点のみが第１図に示した実施例と異なっている。

そしてカウント値が０時点において発生する第１出力
は、第１のDFF状態検出器９に印加され、またカウント
値が（l/m）ｎ時点において発生する第２出力は、第２
のDFF状態検出器10に印加される。

第４図はその動作を示したタイミングチャートである。
（Ａ）はｎ進カウンタ６の動作を示し、（Ｂ）はDFF信
号の出力タイミングを示し、（Ｃ）はパルス発生器３か
らの位相比較用パルスの発生タイミングを示している。

ｎ進カウンタ６の動作開始点の状態と、その時のDFF信
号の位置は偶然に決まることは前述したとおりである。

第４図の状態においては、ｎ進カウンタ６が０の状態と
（l/m）ｎの時点でのDFF信号の状態が（“H"“H"）
（“H"“L"）（“L"“L"）の３つのいずれかの状態にあ
る時、ｎ進カウンタを０にセット（カウンタをリセッ
ト）する。

すなわち、（“L"“H"）の状態にあるときは、DFF信号
の立ち上がりエッジと位相比較用パルスの位置が（l/
m）ｎの範囲にあるので、ｎ進カウンタ６をリセットせ
ずに、そのままｎまでカウントし、以後これを繰り返
す。

この実施例においては、DFF信号の位置検出をDFF信号の
１周期のl/mの期間で行っているので、位相比較用のパ
ルスの幅が従来と同一であるとすれば、PLLのロックイ
ンタイムがl/mに短縮できる。

第５図は、本発明の第３の実施例をブロック図で示した
ものである。なお第５図においてした第１図と同一符号
は同一部分を示しており、従ってその説明は省略する。

この第５図に示す実施例においては、ｎ進カウンタ６よ
り、互いに特定の関係を備えた第１と第２の出力が発生
する。

第６図において、第１の出力は（Ｂ）として示され、第
２の出力は（Ｃ）として示されている。ここで、（Ａ）
はDFF信号であり、第１の出力における“H"の時間は、D
FF信号の“H"の時間より短く設定されている。また第２
の出力は、従来における位相比較用パルスの幅、すなわ
ち第10図（Ｂ）に示したパルスの幅に相当する時間、第
１の出力に対して遅延されて出力される。そして第１と
第２の出力は、同じタイミングで“L"に成される。

第５図にもどり、第１の出力は、OR回路12に一方の入力
端に印加される。また第２の出力は、AND回路13の一方
の入力端に印加される。

OR回路12およびAND回路13の他方の入力端には、DFF信号
がそれぞれ印加されている。

そしてOR回路12の出力は、第１のＤ型フリップフロップ
14のクロック入力端子に、またAND回路13の出力は、第
２のＤ型フリップフロップ15のクロック入力端子に印加
される。

OR回路12より出力される信号は第６図（Ｅ）として示さ
れ、又AND回路13より出力される信号は（Ｆ）として示
される。

第１のフリップフロップ14はそのＤ入力端が“H"に成さ
れており、従ってOR回路12よりもたらされる信号（Ｅ）
の立ち上りによってＱ出力が“H"に成される。

次に第２のフリップフロップ15にはAND回路13よりもた
らされる信号（Ｅ）が印加される。この時、第２のフリ
ップフロップ15のＤ入力端は“H"に成されているため、
信号（Ｆ）の立ち上りによってそのＱ出力は“H"とな
り、この“H"出力は第１のフリップフロップ14のＲ端子
に印加されるため、第１のフリップフロップ14のＱ出力
は“L"となる。

この結果、位相比較器２には第６図（Ｄ）に示す位相比
較用パルスが印加されることになる。

第６図に示した動作は、PLLが位相ロックしている状態
を示す。

次に第７図は、VCO5の出力の位相が進んでいる場合を示
す。この第７図において（Ａ）〜（Ｆ）は第６図に示し
たそれと同一のものである。

この第７図の場合においては、OR回路12より得られる信
号（Ｅ）の立ち上りでフリップフロップ14のＱ出力が
“H"に成される。そしてAND回路13より得られる信号
（Ｆ）の立ち上りによってフリップフロップ15のＱ出力
が“H"となり、その“H"出力がフリップフロップ14をリ
セットするため、フリップフロップ14のＱ出力は“L"に
成される。

従って位相比較器２には第７図（Ｄ）で示すように、DF
F信号（Ａ）の立ち上りエッジを後縁に含むような幅の
広い位相比較用パルス（Ｄ）が発生することになる。こ
のため、PLLは即座にロックインされる。

このようにしてPLLがロックインすると、ローパスフィ
ルター４より出力される直流のエラー信号により、第６
図に示した状態の位相関係に収束され、位相比較用パル
ス（Ｄ）の幅は縮少される。

さらに第８図は、VCO5の出力の位相が遅れている場合を
示す。この第８図において（Ａ）〜（Ｆ）は第６図に示
したそれと同一のものである。

この第８図の場合においては、OR回路12より得られる信
号（Ｅ）の立ち上りでフリップフロップ14のＱ出力が
“H"に成される。そしてAND回路13より得られる信号
（Ｆ）の立ち上りによってフリップフロップ15のＱ出力
が“H"となり、その“H"出力がフリップフロップ14をリ
セットする。このためフリップフロップ14のＱ出力は
“L"になる。

従って位相比較器２には、第８図（Ｄ）で示すように、
DFF信号（Ａ）の立ち上りエッジを前縁に含むような幅
の広い位相比較用パルス（Ｄ）が発生し、PLLはこのパ
ルス（Ｄ）によってロックインする。

なお、PLLがロックインした場合には第６図に示すよう
な位相関係に収束されることは第７図の場合と同一であ
る。

以上のようにした本発明の第３の実施例によると、位相
ロック動作にあたって位相比較用パルスの幅がDFF信号
の立ち上り部分を含むように連続的に拡大されるので、
PLLは短時間でロックインされる。

又PLLがロックインされると、位相比較用パルスの幅は
狭く成されるので、VCOの発振周波数に変調が加えられ
るという不都合は生じない。この第３の実施例は、第１
又は第２の実施例と組み合わせることが可能であり、ロ
ックインタイムをさらに短縮することができる。

第９図は、第１の実施例と第３の実施例を組み合わせた
第４の実施例の構成を表わしている。

この実施例においては、第１の実施例の場合と同様に、
ｎ進カウンタ６のカウント値が０及び1/4・ｎであると
きのDFF信号のレベルが検出され、その状態に対応して
ｎ進カウンタ６がリセットされる。

また、第３の実施例の場合と同様に、ｎ進カウンタ６よ
り出力される所定の位相関係の２つの信号と、DFF信号
とから、所定の幅に調整された位相比較用パルスが位相
比較器２に供給される。

この第４の実施例により、例えば、入力信号とパルス発
生器から得られる位相比較用パルスとの位相差を検出
し、位相差に応じた出力信号を発生する位相比較器と、
位相比較器より得られる位相差に応じた出力信号に基づ
いて発振出力をもたらすVCOと、VCOから得られる発振出
力をｎ分周して、少なくとも２つの発生タイミングが異
なる第１および第２の出力と、少なくとも２つの発生タ
イミングが異なる第３及び第４の出力とを発生するｎ進
カウンタと、第１及び第２の出力の発生タイミングにお
ける入力信号の位相の変化に対応して、ｎ進カウンタの
カウント動作を制御する位置検出器と、第３および第４
の出力と入力信号との位相差に応じてパルス発生器より
出力される位相比較用パルスのパルス幅を変化させるパ
ルス幅調整回路とを備えるPLL回路を構成することがで
きる。

〔発明の効果〕

以上の説明で明らかなとおり、請求項１に記載のPLL回
路によると、電源投入時、信号入力開始時又はドラム回
転開始時等の初期状態において、DFF信号の位相が立ち
上がるタイミングに合わせる形で、ｎ進カウンタからパ
ルス発生器にトリガー信号が送出されるようカウンタを
セットするようにしたので、きわめて迅速にPLLがロッ
クインされる。

しかも従来のように、位相比較用パルスの幅を広げる必
要もないので、入力信号に対してVCOの発振周波数が高
い場合であっても、クロックに有害な変調を与えるとい
う不都合の発生も防止できる。

また請求項２に記載のPLL回路によると、DFF信号の位相
が立ち上がるタイミングをカバーするようにパルス発生
器より出力されるパルス信号のパルス幅を変化させるよ
うにしたので、従って請求項１の場合と同様に、PLLの
ロックインタイムを短縮させることが可能となる。

またPLLがロックした場合には、位相比較用のパルス幅
が自動的に狭くなるよう制御されるので、入力信号に対
してVCOの発振周波数が高い場合であっても、クロック
に有害な変調を与えるという不都合の発生も防止でき
る。

【図面の簡単な説明】

第１図は本発明のPLL回路の第１の実施例を示したブロ
ック図、第２図は第１図のものの動作を説明するための
タイミングチャート図、第３図は本発明のPLL回路の第
２の実施例を示したブロック図、第４図は第３図のもの
の動作を説明するためのタイミングチャート図、第５図
は本発明のPLL回路の第３の実施例を示したブロック
図、第６図乃至第８図は第５図のものの動作を説明する
ためのタイミングチャート図、第９図は本発明のPLL回
路の第４の実施例の構成を示したブロック図、第10図は
従来の一例を示したブロック図、第11図は従来のものの
動作を説明するためのタイミングチャートである。 １……入力端子、２……位相比較器、３……パルス発生
器、４……ローパスフィルター、５……VCO、６……ｎ
進カウンタ、７……信号処理回路、８……ヘッド、９、
10……DFF状態検出器、11……DFF位置検出器。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｃ

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力信号とパルス発生器から得られる位相
   比較用パルスとの位相差を検出し、前記位相差に応じた
   出力信号を発生する位相比較器と、前記位相比較器より
   得られる位相差に応じた出力信号に基づいて発振出力を
   もたらすVCOと、前記VCOから得られる発振出力をｎ分周
   してその分周出力を前記パルス発生器に供給すると共
   に、少なくとも２つの発生タイミングの異なった第１お
   よび第２出力を発生するｎ進カウンタと、前記第１出力
   の発生タイミングにおける前記入力信号の位相と、前記
   第２出力の発生タイミングにおける前記入力信号の位相
   の変化に基づいて前記ｎ進カウンタのカウントの開始を
   セットする位置検出器とを備えることを特徴とするPLL
   回路。
2. 【請求項２】入力信号とパルス発生器から得られる位相
   比較用パルスとの位相差を検出し、前記位相差に応じた
   出力信号を発生する位相比較器と、前記位相比較器より
   得られる位相差に応じた出力信号に基づいて発振出力を
   もたらすVCOと、前記VCOから得られる発振出力をｎ分周
   して少なくとも２つの発生タイミングの異なった第１お
   よび第２出力を発生するｎ進カウンタと、前記第１およ
   び第２出力と前記入力信号との位相差に応じて前記パル
   ス発生器より出力される位相比較用パルスのパルス幅を
   変化させるパルス幅調整回路とを備えることを特徴とす
   るPLL回路。