JPH088650B2 - 周波数制御回路 - Google Patents
周波数制御回路Info
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- JPH088650B2 JPH088650B2 JP60276309A JP27630985A JPH088650B2 JP H088650 B2 JPH088650 B2 JP H088650B2 JP 60276309 A JP60276309 A JP 60276309A JP 27630985 A JP27630985 A JP 27630985A JP H088650 B2 JPH088650 B2 JP H088650B2
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- 239000013078 crystal Substances 0.000 claims description 3
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- 238000005070 sampling Methods 0.000 description 5
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- 101100296075 Arabidopsis thaliana PLL4 gene Proteins 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、同期信号が15kHz〜40kHzの広範囲に変化す
る種々の信号源の信号を表示するディスプレイ装置の水
平同期回路に用いることのできる周波数制御回路に関す
る。
る種々の信号源の信号を表示するディスプレイ装置の水
平同期回路に用いることのできる周波数制御回路に関す
る。
従来の技術 従来のCRTディスプレイ装置において水平発振/AFC回
路系を入力信号の水平周波数に合わせるように15〜40kH
zの範囲で動作させる場合には、発振回路のCR又はLCの
時定数を切替えるか、又はAFC回路の低域フィルタの時
定数を切替るようにした方式のものが多い。これらの方
式では、例えば第１の時定数の組合せで15〜20kHzを、
第２の時定数の組合せで22〜27kHzを、第３の時定数の
組合せで28〜33kHzを、第４の時定数の組合せで40〜43k
Hzをそれぞれ発振させる等して、必要な周波数の範囲を
カバーするようにしている。
路系を入力信号の水平周波数に合わせるように15〜40kH
zの範囲で動作させる場合には、発振回路のCR又はLCの
時定数を切替えるか、又はAFC回路の低域フィルタの時
定数を切替るようにした方式のものが多い。これらの方
式では、例えば第１の時定数の組合せで15〜20kHzを、
第２の時定数の組合せで22〜27kHzを、第３の時定数の
組合せで28〜33kHzを、第４の時定数の組合せで40〜43k
Hzをそれぞれ発振させる等して、必要な周波数の範囲を
カバーするようにしている。
発明が解決しようとする問題点 ところが、従来の回路構成においては、15〜40kHzの
範囲をカバーして発振させるには上述の如く３〜４種類
の時定数の回路の切替えが必要であり、時定数の組合せ
の種類を少なくするとその周波数の境界部分で発振停止
したり、不安定になったりする。
範囲をカバーして発振させるには上述の如く３〜４種類
の時定数の回路の切替えが必要であり、時定数の組合せ
の種類を少なくするとその周波数の境界部分で発振停止
したり、不安定になったりする。
本発明は、このような問題点を解決して、広範囲の周
波数において安定に発振をし、発振の不連続性もない周
波数制御回路を提供することを目的とするものである。
波数において安定に発振をし、発振の不連続性もない周
波数制御回路を提供することを目的とするものである。
問題点を解決するための手段 本発明において、原発振を水晶発振回路により行って
安定化し、PLLループを形成して外部入力同期信号に同
期させるようにリセットすることにより、広範囲にわた
り安定に発振させるように構成している。
安定化し、PLLループを形成して外部入力同期信号に同
期させるようにリセットすることにより、広範囲にわた
り安定に発振させるように構成している。
作用 本発明によれば原発振の分周比を外部入力同期信号の
周波数に合わせて自動的に切替えて外部入力同期信号に
位相同期した発振出力を得ることができ、その発振出力
に基いて偏向用の鋸歯状波電圧を発生することにより、
安定した偏向をすることができる。
周波数に合わせて自動的に切替えて外部入力同期信号に
位相同期した発振出力を得ることができ、その発振出力
に基いて偏向用の鋸歯状波電圧を発生することにより、
安定した偏向をすることができる。
実施例 本発明の一実施例について、第１図，第２図とを参照
して説明する。第１図において、１は水晶発振回路によ
る原発振器で、例えば14kHzで発振しており、分周器と
して作用するカウンタ２でその発振出力を分周する。そ
の分周出力と外部入力同期信号との位相をフリップフロ
ップ（FF）５で比較する。発振器１、カウンタ２、反転
器８、フリップフロップ５、LPF6、バッファアンプ７と
からPLLループを形成する。カウンタ２の分周比は、ラ
ッチメモリ４に後述の手段で外部入力同期信号の周波数
に対応した分周比として書込むことにより、外部入力同
期信号の周波数が変化してもその変化に追随するように
する。比較器３の出力は外部入力同期信号に同期してお
り、そのパルス出力でCRT偏向用の鋸歯状波発生回路を
駆動する。
して説明する。第１図において、１は水晶発振回路によ
る原発振器で、例えば14kHzで発振しており、分周器と
して作用するカウンタ２でその発振出力を分周する。そ
の分周出力と外部入力同期信号との位相をフリップフロ
ップ（FF）５で比較する。発振器１、カウンタ２、反転
器８、フリップフロップ５、LPF6、バッファアンプ７と
からPLLループを形成する。カウンタ２の分周比は、ラ
ッチメモリ４に後述の手段で外部入力同期信号の周波数
に対応した分周比として書込むことにより、外部入力同
期信号の周波数が変化してもその変化に追随するように
する。比較器３の出力は外部入力同期信号に同期してお
り、そのパルス出力でCRT偏向用の鋸歯状波発生回路を
駆動する。
以下第１図と共に、詳しく動作を述べる。
原発振器１は例えば14.31818MHzで発振させておく。分
周器は、12ビットのカウンタ２で1/4096まで分周でき、
1/4096に分周した時約3495.6Hzとなる。1/4095の時は34
96.5Hzとなり、約1.0Hzの刻みになる。15.75kHz付近で
考えると、1/910の分周比で15.734kHz,1/909分周で15.7
52kHzとなり、約18Hzの刻みとなる。また、1/320で44.7
44kHz,1/319で44.885kHzとなり、この部分では約140Hz
の刻みとなる。仮に、この回路で15kHz〜45kHzの範囲を
カバーするものとすれば、外部入力同期信号に対して最
大150Hz以下の差となる。150Hzの差は14MHzの原発振で
考えると48kHzの差になる。即ち、14.31818MHzに対し、
48KHzずらせば、44.885KHzと44.744KHzの差を同一分周
比で吸収してPLLループを安定に動作させ得る。実際に
は、14.31818MHzに対し、±24KHzで変化すればよく、本
発明の原理説明上発振器１の周波数は±24KHzで安定に
変化するものとして説明する。第１図のフリップフロッ
プ５はカウンタ２の出力（1/910分周出力）の前線パル
スでセットされ、φ１でリセットされる。このフリップ
フロップ５のＱ出力をLPF6で積分し、得られた直流電圧
を適当なDCレベルにバッファアンプ７で増幅し、発振器
１を構成する電圧依存型インピーダンス素子（例えばバ
リキャップ）を制御して発振周波数を変化させることに
よりPLLループを形成する。
周器は、12ビットのカウンタ２で1/4096まで分周でき、
1/4096に分周した時約3495.6Hzとなる。1/4095の時は34
96.5Hzとなり、約1.0Hzの刻みになる。15.75kHz付近で
考えると、1/910の分周比で15.734kHz,1/909分周で15.7
52kHzとなり、約18Hzの刻みとなる。また、1/320で44.7
44kHz,1/319で44.885kHzとなり、この部分では約140Hz
の刻みとなる。仮に、この回路で15kHz〜45kHzの範囲を
カバーするものとすれば、外部入力同期信号に対して最
大150Hz以下の差となる。150Hzの差は14MHzの原発振で
考えると48kHzの差になる。即ち、14.31818MHzに対し、
48KHzずらせば、44.885KHzと44.744KHzの差を同一分周
比で吸収してPLLループを安定に動作させ得る。実際に
は、14.31818MHzに対し、±24KHzで変化すればよく、本
発明の原理説明上発振器１の周波数は±24KHzで安定に
変化するものとして説明する。第１図のフリップフロッ
プ５はカウンタ２の出力（1/910分周出力）の前線パル
スでセットされ、φ１でリセットされる。このフリップ
フロップ５のＱ出力をLPF6で積分し、得られた直流電圧
を適当なDCレベルにバッファアンプ７で増幅し、発振器
１を構成する電圧依存型インピーダンス素子（例えばバ
リキャップ）を制御して発振周波数を変化させることに
よりPLLループを形成する。
さて、実際の動作を２つに分けて考える。先ず、φ1
の位相（周波数）が比較器３の出力と一致していない時
には、抜取ゲート13の出力φ2とφ1は第２図中のt10〜t
21の如くなる。ここではφ2の繰り返しがφ1よりも高い
周波数とする。比較器３の出力はφ2の中央の部分で発
生し、抜取ゲート13を構成するFFには、カウンタ２の
「0,又は１」出力パルスと適当な時間，例えば「32」カ
ウント目または「64」カウント目のパルスが加えられ
て、セット，リセットされ、比較器３の一致出力発生が
「16」又は「32」クロック分遅れて発生する。この目的
の為に、カウンタ２の出力を例えば「32」カウンタ分だ
け減じてラッチメモリ４へメモリする。このようにすれ
ば、同期状態では第２図T10に示すφ1と同じ位相で比較
器３の出力が得られる。こうすることによりカウンタ２
をリセットする点が変化しても抜取ゲートパルスは常に
比較器３の出力を中央にはさんだ64ビット巾（又は32ビ
ット巾）になる。
の位相（周波数）が比較器３の出力と一致していない時
には、抜取ゲート13の出力φ2とφ1は第２図中のt10〜t
21の如くなる。ここではφ2の繰り返しがφ1よりも高い
周波数とする。比較器３の出力はφ2の中央の部分で発
生し、抜取ゲート13を構成するFFには、カウンタ２の
「0,又は１」出力パルスと適当な時間，例えば「32」カ
ウント目または「64」カウント目のパルスが加えられ
て、セット，リセットされ、比較器３の一致出力発生が
「16」又は「32」クロック分遅れて発生する。この目的
の為に、カウンタ２の出力を例えば「32」カウンタ分だ
け減じてラッチメモリ４へメモリする。このようにすれ
ば、同期状態では第２図T10に示すφ1と同じ位相で比較
器３の出力が得られる。こうすることによりカウンタ２
をリセットする点が変化しても抜取ゲートパルスは常に
比較器３の出力を中央にはさんだ64ビット巾（又は32ビ
ット巾）になる。
さて、同期していない時は、φ2とφ1の関係は第２図
t10〜t21の如くであり、殆どすべてのφ1がANDゲート12
を通る。φ2の低レベルの期間内にφ1が含まれてもすぐ
（例えば１秒以内）にφ1はφ2の低レベル期間から外れ
るので、カウンタ11はφ1を56カウントする。φ1が64個
来る迄にカウンタ11でφ1を56個数えると、カウンタ11
の出力φ3はT01で高レベルとなる。即ちカウンタ11はφ
1の前縁を数えるものとすると、第２図T01の如くφ1の
前縁を除く部分はφ3が高レベルの為にANDゲート10を通
過してφ4となり、ORゲート９を通り、カウンタ２をク
リアする。φ4はφ1と殆ど同位相（後縁はゲートの遅れ
を無視すれば同じ）であり、カウンタ２はここからφ1
に同期して分周を開始する。一方、T01以前では第２図
の如く、カウンタ２の分周に対応して比較器３の出力が
得られ、これにより鋸歯状波発生回路19でφ8の如き偏
向用の鋸歯状波を発生している。T01からの動作につい
ては鋸歯状波発生回路19の構成によって種々考えられる
が、ここでは第２図T11付近に示す如くT0y〜T10分だけ
鋸歯状波の最大点が続くものとする。φ4の後縁で（１
＋Δ）Ｈ巾（Ｈは水平走査期間、このＨの値はφ1によ
り変わる）のパルス発生回路17をトリガーする。従っ
て、次のφ1（T10）でANDゲート15の出力にφ6が現わ
れ、φ6によりラッチメモリ４にその時のカウンタ２の
値をロードする。φ6の巾は原発振器１の発振の１周期
より短かくすることが望ましい。又、この時、ラッチメ
モリ４へはカウンタ２の値を例えば「32」カウント分だ
け減じてロードする。T10から鋸歯状波発生回路19の出
力の鋸歯状波もφ1に同期した波形となる。
t10〜t21の如くであり、殆どすべてのφ1がANDゲート12
を通る。φ2の低レベルの期間内にφ1が含まれてもすぐ
（例えば１秒以内）にφ1はφ2の低レベル期間から外れ
るので、カウンタ11はφ1を56カウントする。φ1が64個
来る迄にカウンタ11でφ1を56個数えると、カウンタ11
の出力φ3はT01で高レベルとなる。即ちカウンタ11はφ
1の前縁を数えるものとすると、第２図T01の如くφ1の
前縁を除く部分はφ3が高レベルの為にANDゲート10を通
過してφ4となり、ORゲート９を通り、カウンタ２をク
リアする。φ4はφ1と殆ど同位相（後縁はゲートの遅れ
を無視すれば同じ）であり、カウンタ２はここからφ1
に同期して分周を開始する。一方、T01以前では第２図
の如く、カウンタ２の分周に対応して比較器３の出力が
得られ、これにより鋸歯状波発生回路19でφ8の如き偏
向用の鋸歯状波を発生している。T01からの動作につい
ては鋸歯状波発生回路19の構成によって種々考えられる
が、ここでは第２図T11付近に示す如くT0y〜T10分だけ
鋸歯状波の最大点が続くものとする。φ4の後縁で（１
＋Δ）Ｈ巾（Ｈは水平走査期間、このＨの値はφ1によ
り変わる）のパルス発生回路17をトリガーする。従っ
て、次のφ1（T10）でANDゲート15の出力にφ6が現わ
れ、φ6によりラッチメモリ４にその時のカウンタ２の
値をロードする。φ6の巾は原発振器１の発振の１周期
より短かくすることが望ましい。又、この時、ラッチメ
モリ４へはカウンタ２の値を例えば「32」カウント分だ
け減じてロードする。T10から鋸歯状波発生回路19の出
力の鋸歯状波もφ1に同期した波形となる。
一度同期がT10でかかると、後はφ1と同一周期の鋸歯
状波となる。
状波となる。
さて、T11，T10について詳しく述べると、T01でカウ
ンタ２をφ４によりリセットするとカウンタ２の出力は
全部０（低レベル）になる。このとき同時にラッチメモ
リ４をクリアするが、クリアしたときラッチメモリ４の
出力が全部１（高レベル）になるようにラッチメモリ４
を構成することにより、T10で比較器３の一致出力が現
われることを防止できる。従ってT10では比較器３の出
力は現われず、カウンタ２はφ6でクリアされる。カウ
ンタ２のクリアがφ4，φ6でクリアされる。カウンタ２
のクリアがφ4，φ6の後縁で行われるものとすると、φ
6の高レベルの期間（例えば50nsec〜100nsec）に、前述
の減算（カウンタ２の出力から「32」カウントを減ら
す）を終了すればよく、これはハードロジックでは可能
である。従って、T10でのφ6によりラッチメモリ４へカ
ウンタ２のデータが減算されて書込まれた後、その次の
T21からは第２図T11の位置から抜取りゲートφ2が形成
され、ANDゲート12の入力を阻止する。カウンタ11はT01
から最大８パルス（φ1８個分）の間高レベルとなる
が、カウンタ14の64パルス目の出力でクリアされると、
以降カウンタ11は同期が正常な限りANDゲート12の出力
が無いのでカウントせず、カウンタ11の出力φ3は低レ
ベルである。仮にT01の次から垂直帰線期間（VBL）にな
ったとすると、カウンタ２がφ1の1/2周期のパルスでク
リアされるが、いずれ正常な状態に戻る。
ンタ２をφ４によりリセットするとカウンタ２の出力は
全部０（低レベル）になる。このとき同時にラッチメモ
リ４をクリアするが、クリアしたときラッチメモリ４の
出力が全部１（高レベル）になるようにラッチメモリ４
を構成することにより、T10で比較器３の一致出力が現
われることを防止できる。従ってT10では比較器３の出
力は現われず、カウンタ２はφ6でクリアされる。カウ
ンタ２のクリアがφ4，φ6でクリアされる。カウンタ２
のクリアがφ4，φ6の後縁で行われるものとすると、φ
6の高レベルの期間（例えば50nsec〜100nsec）に、前述
の減算（カウンタ２の出力から「32」カウントを減ら
す）を終了すればよく、これはハードロジックでは可能
である。従って、T10でのφ6によりラッチメモリ４へカ
ウンタ２のデータが減算されて書込まれた後、その次の
T21からは第２図T11の位置から抜取りゲートφ2が形成
され、ANDゲート12の入力を阻止する。カウンタ11はT01
から最大８パルス（φ1８個分）の間高レベルとなる
が、カウンタ14の64パルス目の出力でクリアされると、
以降カウンタ11は同期が正常な限りANDゲート12の出力
が無いのでカウントせず、カウンタ11の出力φ3は低レ
ベルである。仮にT01の次から垂直帰線期間（VBL）にな
ったとすると、カウンタ２がφ1の1/2周期のパルスでク
リアされるが、いずれ正常な状態に戻る。
又、前記の最大８個のパルスφ1は、φ4，φ6及び比
較器３の出力と同一位相であるから、ORゲート９の出力
としてはφ4，φ6或は比較器３の出力が僅かに広がった
程度であり、影響は無い。
較器３の出力と同一位相であるから、ORゲート９の出力
としてはφ4，φ6或は比較器３の出力が僅かに広がった
程度であり、影響は無い。
以上述べた如く構成すれば、15〜45kHzの間の任意の
周波数に同期した安定なパルスが得られる。
周波数に同期した安定なパルスが得られる。
なお、同期引込までは第２図t10〜ty2の如き関係が続
くが、通常、CRTディスプレイのフィールド周波数は60H
z程度であるから１〜２秒以内にT01になって引込まれ
る。
くが、通常、CRTディスプレイのフィールド周波数は60H
z程度であるから１〜２秒以内にT01になって引込まれ
る。
第３図にφ1を基準にした時の、T01以降のタイミング
をまとめて示す。P2がT01である。φ1のパルス巾を50ns
ecとし、原発振器１の発振周波数を14.31818MHzとする
と、原発振器１の出力の１パルス間隔の巾は約70nsecで
あるので、第３図の場合はP2〜P11が75nsecとなるが、
これで動作が不適当ならばP2〜P7（即ちφ1の巾）を40n
secとすれば、P2〜P11は65nsecとなる。P1〜P5は5nsec
刻み、P5〜P6は30nsec,P6〜P10は5nsec刻み，P10〜P11
は10nsec間隔である。前述の如く、カウンタ２の出力は
φ4（或はφ6）の後縁P10でクリアされ、P11で出力は
「０」となり、一方ラッチメモリ４はP5からカウンタ２
のデータを減算し、例えばP10で、その減算結果がメモ
リされる。P9はもっとP5に近くても支障は無い。比較器
３の出力はφ1に対して相対的に±5nsecぐらいジッタが
ある。実際はφ1がジッタしている事が多い。
をまとめて示す。P2がT01である。φ1のパルス巾を50ns
ecとし、原発振器１の発振周波数を14.31818MHzとする
と、原発振器１の出力の１パルス間隔の巾は約70nsecで
あるので、第３図の場合はP2〜P11が75nsecとなるが、
これで動作が不適当ならばP2〜P7（即ちφ1の巾）を40n
secとすれば、P2〜P11は65nsecとなる。P1〜P5は5nsec
刻み、P5〜P6は30nsec,P6〜P10は5nsec刻み，P10〜P11
は10nsec間隔である。前述の如く、カウンタ２の出力は
φ4（或はφ6）の後縁P10でクリアされ、P11で出力は
「０」となり、一方ラッチメモリ４はP5からカウンタ２
のデータを減算し、例えばP10で、その減算結果がメモ
リされる。P9はもっとP5に近くても支障は無い。比較器
３の出力はφ1に対して相対的に±5nsecぐらいジッタが
ある。実際はφ1がジッタしている事が多い。
次に、（１＋Δ）Ｈ幅パルス発生回路17の構成につい
て補足する。回路17を例えば第４図の如く構成し、φ4
の後縁でFF17Fをセットし、そのＱ出力をORゲート17Gへ
加え、次のφ1で単安定マルチバイブレータ17Mをトリガ
ーする。時刻T01ではFF17FのＱが低レベルの為、φ1で
はトリガーされずT10でトリガーされる。単安定マルチ
バイブレータ（MM）17MのＱ出力をバッファ回路17Rで遅
延させ、NANDゲート17AでMM17MのＱ出力の後縁で細い負
パルスを得る。ここでFF17Fをリセットすれば、ORゲー
ト17Gの出力は（１＋Δ）Ｈのパルス巾となり、Δは単
安定マルチバイブレータ17Mのパルス巾で決まる。
て補足する。回路17を例えば第４図の如く構成し、φ4
の後縁でFF17Fをセットし、そのＱ出力をORゲート17Gへ
加え、次のφ1で単安定マルチバイブレータ17Mをトリガ
ーする。時刻T01ではFF17FのＱが低レベルの為、φ1で
はトリガーされずT10でトリガーされる。単安定マルチ
バイブレータ（MM）17MのＱ出力をバッファ回路17Rで遅
延させ、NANDゲート17AでMM17MのＱ出力の後縁で細い負
パルスを得る。ここでFF17Fをリセットすれば、ORゲー
ト17Gの出力は（１＋Δ）Ｈのパルス巾となり、Δは単
安定マルチバイブレータ17Mのパルス巾で決まる。
次に比較器３とラッチメモリ４について、第５図によ
り補足する。カウンタ出力はハードロジックの減算回路
4Cで常に減算（「32」カウント分減ずる）されており、
その出力をラッチメモリ4Mにφ6の後縁でロードする。
比較器3Cの出力は正しい分周比より32クロック分少ない
所で高レベルの出力となり、これを32ビットシフトレジ
スタ3Sで遅延させるので、シフトレジスタ3Sの出力は正
規の分周比の時に出力される。
り補足する。カウンタ出力はハードロジックの減算回路
4Cで常に減算（「32」カウント分減ずる）されており、
その出力をラッチメモリ4Mにφ6の後縁でロードする。
比較器3Cの出力は正しい分周比より32クロック分少ない
所で高レベルの出力となり、これを32ビットシフトレジ
スタ3Sで遅延させるので、シフトレジスタ3Sの出力は正
規の分周比の時に出力される。
一方抜取ゲート発生用FF13へは比較器3Cの比較出力（１
ビット幅）が加えられてその後縁でそのFF13がセットさ
れ、カウンタ２の32ビット目の反転出力（負パルス）で
そのFF13がリセットされてφ2が得られる。
ビット幅）が加えられてその後縁でそのFF13がセットさ
れ、カウンタ２の32ビット目の反転出力（負パルス）で
そのFF13がリセットされてφ2が得られる。
鋸歯状波発生回路19の一例を第６図に示す。
比較器３の出力をインバータ19Rで反転し、PLL4検波器
用のフリップフロップ19Fをリセットする。一方、発振
器19Sの出力をカウンタ19Cで1/256分周し、カウンタ19C
の出力をD/Aコンバータ19Dに加えて、鋸歯状波出力を形
成する。カウンタ19Cの分周出力中、インバータ19Rの出
力と丁度位相が180°ずれる出力（128ビット目の出力）
を細い負パルスとして取り出して、FF19Fをセットす
る。位相ロックするとFF19FのＱ出力のデューティ比が5
0％になり、発振器19Sの周波数が一定値（φ1の256倍）
になる。19Aはバッファアンプ、19Lはローパスフィルタ
（LPF）である。
用のフリップフロップ19Fをリセットする。一方、発振
器19Sの出力をカウンタ19Cで1/256分周し、カウンタ19C
の出力をD/Aコンバータ19Dに加えて、鋸歯状波出力を形
成する。カウンタ19Cの分周出力中、インバータ19Rの出
力と丁度位相が180°ずれる出力（128ビット目の出力）
を細い負パルスとして取り出して、FF19Fをセットす
る。位相ロックするとFF19FのＱ出力のデューティ比が5
0％になり、発振器19Sの周波数が一定値（φ1の256倍）
になる。19Aはバッファアンプ、19Lはローパスフィルタ
（LPF）である。
発明の効果 このように本発明によれば水平周波数が２倍以上もの
大巾に異なる外部入力同期信号に対して連続的にしかも
安定に位相引込して発振出力を得ることができ、時定数
の切換を不要にでき、しかも、外部入力同期信号が一瞬
途絶えても正常に動作し又外部入力同期信号にインパル
スノイズが加わっても無視できて安定した発振出力を得
ることができる。
大巾に異なる外部入力同期信号に対して連続的にしかも
安定に位相引込して発振出力を得ることができ、時定数
の切換を不要にでき、しかも、外部入力同期信号が一瞬
途絶えても正常に動作し又外部入力同期信号にインパル
スノイズが加わっても無視できて安定した発振出力を得
ることができる。
第１図は本発明の一実施例の周波数制御回路のブロック
図、第２図はその動作説明のための波形図、第３図はそ
の波形の部分拡大波形図、第４図，第５図，第６図はそ
の一部の詳細回路図である。 １……原発振器、２……カウンタ、３……比較器、４…
…ラッチメモリ、５……PLL検波用のフリップフロッ
プ、６……ローパスフィルタ（LPF）、７……バッファ
アンプ、８……反転器、９……ORゲート、10……ANDゲ
ート、11……カウンタ、12……ANDゲート、13……抜取
ゲート発生回路、14……カウンタ、15……ANDゲート、1
6……反転器、17……パルス発生器、18……バッファア
ンプ、19……鋸歯状波発生回路。
図、第２図はその動作説明のための波形図、第３図はそ
の波形の部分拡大波形図、第４図，第５図，第６図はそ
の一部の詳細回路図である。 １……原発振器、２……カウンタ、３……比較器、４…
…ラッチメモリ、５……PLL検波用のフリップフロッ
プ、６……ローパスフィルタ（LPF）、７……バッファ
アンプ、８……反転器、９……ORゲート、10……ANDゲ
ート、11……カウンタ、12……ANDゲート、13……抜取
ゲート発生回路、14……カウンタ、15……ANDゲート、1
6……反転器、17……パルス発生器、18……バッファア
ンプ、19……鋸歯状波発生回路。
Claims (2)
- 【請求項１】PLLループを構成する発振回路を水晶発振
回路で構成し、かつ、発振周波数を少なくとも外部入力
同期信号の周波数fsの100倍以上高い周波数とし、該発
振器の出力を分周するカウンタ形式の分周器の分周比を
外部入力同期信号の周波数に対応する値にプリセットす
る回路を設け、外部入力同期信号の位相と、前記発振器
の出力を分周した出力の位相との位相差が一定値以上に
なった時にのみ前記分周器をリセットするとともに新た
にプリセットしなおすように構成したことを特徴とする
周波数制御回路。 - 【請求項２】ラッチメモリに外部入力同期信号に対応し
た分周比を書込む手段とラッチメモリの内容と、分周カ
ウンタの出力を比較する比較回路を設け、前記比較回路
の出力で水平偏向系を駆動する鋸波発生回路を制御する
ことを特徴とする特許請求の範囲第１項記載の周波数制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276309A JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276309A JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136174A JPS62136174A (ja) | 1987-06-19 |
| JPH088650B2 true JPH088650B2 (ja) | 1996-01-29 |
Family
ID=17567657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276309A Expired - Lifetime JPH088650B2 (ja) | 1985-12-09 | 1985-12-09 | 周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088650B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422678A (en) * | 1991-01-29 | 1995-06-06 | Seiko Epson Corp. | Video processor for enlarging and contracting an image in a vertical direction |
| WO1992013332A1 (fr) * | 1991-01-29 | 1992-08-06 | Seiko Epson Corporation | Appareil de traitement d'images video |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930370A (ja) * | 1982-08-12 | 1984-02-17 | Victor Co Of Japan Ltd | 同期信号処理回路 |
| US4498103A (en) * | 1982-09-13 | 1985-02-05 | Rca Corporation | Slow genlock circuit |
| JPS61154072U (ja) * | 1985-03-15 | 1986-09-24 |
-
1985
- 1985-12-09 JP JP60276309A patent/JPH088650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136174A (ja) | 1987-06-19 |
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