JPH076153A - プロセッサを有する集積回路 - Google Patents
プロセッサを有する集積回路Info
- Publication number
- JPH076153A JPH076153A JP6127176A JP12717694A JPH076153A JP H076153 A JPH076153 A JP H076153A JP 6127176 A JP6127176 A JP 6127176A JP 12717694 A JP12717694 A JP 12717694A JP H076153 A JPH076153 A JP H076153A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- integrated circuit
- data
- multiplexed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
- Semiconductor Memories (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 高速動作が可能なようにアドレスのみを伝送
するバスと、アドレスとデータの両方を伝送するバスと
に分けたマイクロプロセッサを有する集積回路を提供す
ることである。 【構成】 外部素子にアドレスとデータを供給するプロ
セッサ１００を有する集積回路において、アドレスのみ
を第１のバス１０１に提供する第１組の端子と、アドレ
スとデータを時間多重化の形態で、第２バス１０２に供
給する第２組の端子とを有することを特徴とする。第２
組の端子の数と第１組の端子の数とは等しいかあるい
は、第２組の端子の数は第１組の端子より多く、前記集
積回路は、パッケージ内に配置され、パッケージの大き
さは、前記集積回路の大きさにより決定され、時間多重
化アドレス／データバスを介して、アドレスのみを提供
する端子を実現するのに必要なパッケージの大きさより
も大きい。
するバスと、アドレスとデータの両方を伝送するバスと
に分けたマイクロプロセッサを有する集積回路を提供す
ることである。 【構成】 外部素子にアドレスとデータを供給するプロ
セッサ１００を有する集積回路において、アドレスのみ
を第１のバス１０１に提供する第１組の端子と、アドレ
スとデータを時間多重化の形態で、第２バス１０２に供
給する第２組の端子とを有することを特徴とする。第２
組の端子の数と第１組の端子の数とは等しいかあるい
は、第２組の端子の数は第１組の端子より多く、前記集
積回路は、パッケージ内に配置され、パッケージの大き
さは、前記集積回路の大きさにより決定され、時間多重
化アドレス／データバスを介して、アドレスのみを提供
する端子を実現するのに必要なパッケージの大きさより
も大きい。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路（ＩＣ）プロ
セッサに関し、特にそれを用いたシステムに関する。
セッサに関し、特にそれを用いたシステムに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサは、多重化さ
れたアドレス／データバスを用いて、アドレスとデータ
は同一のバス導体上に時間多重化されている。例えば、
インテル８０８６のチップは２０本のピンを有し、これ
で２０本の導体バス上にアドレス（Ａ０−Ａ１９）を送
信している。さらに１６のデータビット（Ｄ０−Ｄ１
５）をこられの同一ピンの１６本の上に多重化し、４つ
状態ビット（Ｓ３−Ｓ６）を残りの４本のピンに多重化
している。この設計方法は、バス導体の数を減少し、そ
の結果、バスに接続される集積回路端子（パッケージさ
れたピン）の数を最小にしている。このピンの数は、マ
イクロプロセッサと多重化バスを介して、マイクロプロ
セッサと通信する素子の両方に対し減少している。ピン
の数を減少させているので、バス上のＩＣの少なくとも
一部のパッケージのサイズを個別のアドレス／データバ
スとともに使用されるＩＣに比較して減少させることに
なる。回路基板のスペースが最重要な課題のようなシス
テムにおいては特に利点があり、例えば、ラップトップ
コンピュータ、パソコン、セルラ電話機、あるいは他の
ポータブルな装置にとっては、パッケージのサイズを減
少することは重要である。
れたアドレス／データバスを用いて、アドレスとデータ
は同一のバス導体上に時間多重化されている。例えば、
インテル８０８６のチップは２０本のピンを有し、これ
で２０本の導体バス上にアドレス（Ａ０−Ａ１９）を送
信している。さらに１６のデータビット（Ｄ０−Ｄ１
５）をこられの同一ピンの１６本の上に多重化し、４つ
状態ビット（Ｓ３−Ｓ６）を残りの４本のピンに多重化
している。この設計方法は、バス導体の数を減少し、そ
の結果、バスに接続される集積回路端子（パッケージさ
れたピン）の数を最小にしている。このピンの数は、マ
イクロプロセッサと多重化バスを介して、マイクロプロ
セッサと通信する素子の両方に対し減少している。ピン
の数を減少させているので、バス上のＩＣの少なくとも
一部のパッケージのサイズを個別のアドレス／データバ
スとともに使用されるＩＣに比較して減少させることに
なる。回路基板のスペースが最重要な課題のようなシス
テムにおいては特に利点があり、例えば、ラップトップ
コンピュータ、パソコン、セルラ電話機、あるいは他の
ポータブルな装置にとっては、パッケージのサイズを減
少することは重要である。
【０００３】しかし、多重化バス上の素子は、バス上の
アドレス部分をデータ部分から分離するような何らかの
手段を必要とする。このことを実現するためには、バス
信号のアドレス部分のみを捕獲するために、システムク
ロックでもってクロックされるようなラッチを用いてい
る。ある場合には、このラッチはアドレスされているＩ
Ｃ内に簡単に含めることができる。しかし、他の場合に
は、特にメモリ素子の場合には、ラッチは通常ＩＣ内に
含めることはできず、このラッチを実現するために余分
のＩＣが必要となる。このラッチに必要な余分なスペー
スは多重化バスの使用により得られた空間を節約すると
いう利点をなくしてしまい、そして、このラッチはシス
テムに対し、コストを増加させる。
アドレス部分をデータ部分から分離するような何らかの
手段を必要とする。このことを実現するためには、バス
信号のアドレス部分のみを捕獲するために、システムク
ロックでもってクロックされるようなラッチを用いてい
る。ある場合には、このラッチはアドレスされているＩ
Ｃ内に簡単に含めることができる。しかし、他の場合に
は、特にメモリ素子の場合には、ラッチは通常ＩＣ内に
含めることはできず、このラッチを実現するために余分
のＩＣが必要となる。このラッチに必要な余分なスペー
スは多重化バスの使用により得られた空間を節約すると
いう利点をなくしてしまい、そして、このラッチはシス
テムに対し、コストを増加させる。
【０００４】別の従来のマイクロプロセッサは、個別の
（すなわち、多重化していない）アドレスバスとデータ
バスとを用いて、外部の素子と通信している。このよう
な外部の素子は、メモリチップ、入力／出力素子、他の
論理チップ等を含んでいる。個別のバスを使用すること
により、高速動作が可能なチップを提供できる。この個
別のバスを使用して高速動作が可能となる理由は、アド
レスとデータを同時に送信できるからである。さらに、
どのタイプの情報がこのバス上に存在するかについての
不明瞭さがなく、その情報は論理レベルが有効な時間に
受信素子により用いられるからである。それ故に、アド
レスラッチは一般的には必要ではない。このタイプの設
計の例としては、モトローラ社製の６８０００シリーズ
のマイクロプロセッサがある。別のタイプのマイクロプ
ロセッサは、多重化バス、あるいは非多重化バスの何れ
かでもって実現するようプログラムされている。例え
ば、モトローラ６８０１のチップは拡張多重化モードで
動作し、ピンＰ３０−Ｐ３７は多重化データビットＤ０
−Ｄ７とアドレスビットＡ０−Ａ７を提供し、ピンＰ４
０−４７はアドレスビットＡ８−Ａ１５を提供する。別
法として、このモトローラ社の６８０１は拡張非多重化
モードでも動作でき、ピンＰ３０−Ｐ３７はデータバス
Ｄ０−Ｄ７のみを提供し、ピンＰ４０−Ｐ４７はアドレ
スビットＡ０−Ａ７を提供する。
（すなわち、多重化していない）アドレスバスとデータ
バスとを用いて、外部の素子と通信している。このよう
な外部の素子は、メモリチップ、入力／出力素子、他の
論理チップ等を含んでいる。個別のバスを使用すること
により、高速動作が可能なチップを提供できる。この個
別のバスを使用して高速動作が可能となる理由は、アド
レスとデータを同時に送信できるからである。さらに、
どのタイプの情報がこのバス上に存在するかについての
不明瞭さがなく、その情報は論理レベルが有効な時間に
受信素子により用いられるからである。それ故に、アド
レスラッチは一般的には必要ではない。このタイプの設
計の例としては、モトローラ社製の６８０００シリーズ
のマイクロプロセッサがある。別のタイプのマイクロプ
ロセッサは、多重化バス、あるいは非多重化バスの何れ
かでもって実現するようプログラムされている。例え
ば、モトローラ６８０１のチップは拡張多重化モードで
動作し、ピンＰ３０−Ｐ３７は多重化データビットＤ０
−Ｄ７とアドレスビットＡ０−Ａ７を提供し、ピンＰ４
０−４７はアドレスビットＡ８−Ａ１５を提供する。別
法として、このモトローラ社の６８０１は拡張非多重化
モードでも動作でき、ピンＰ３０−Ｐ３７はデータバス
Ｄ０−Ｄ７のみを提供し、ピンＰ４０−Ｐ４７はアドレ
スビットＡ０−Ａ７を提供する。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、高速動作が可能なようにアドレスのみを伝送するバ
スと、アドレスとデータの両方を伝送するバスとに分け
たマイクロプロセッサを有する集積回路を提供すること
である。
は、高速動作が可能なようにアドレスのみを伝送するバ
スと、アドレスとデータの両方を伝送するバスとに分け
たマイクロプロセッサを有する集積回路を提供すること
である。
【０００６】
【課題を解決するための手段】本発明の集積回路プロセ
ッサは、プロセッサを有し、多重化アドレス／データバ
スに接続される端子と、非多重化アドレスバスに接続さ
れる端子とを有している。このアドレスは少なくとも一
部がバスにオーバーラップし、低次アドレスビットは両
方のバスに表れる。
ッサは、プロセッサを有し、多重化アドレス／データバ
スに接続される端子と、非多重化アドレスバスに接続さ
れる端子とを有している。このアドレスは少なくとも一
部がバスにオーバーラップし、低次アドレスビットは両
方のバスに表れる。
【０００７】
【実施例】本発明の集積回路プロセッサは、多重化アド
レスバスと非多重化アドレスバスの両方を用いる。この
明細書において使用されるマイクロプロセッサは、マイ
クロコントローラ、デジタル信号プロセッサ、アドレス
とデータバスの機能を含む論理素子の何れでも良い。本
発明は、特にＩＣプロセッサのチップの大きさが多重化
アドレス／データバスのみを実現するのに必要なＩＣプ
ロセッサよりも大きなパッケージサイズを必要とすると
きに利用できる。すなわち、ＩＣプロセッサパッケージ
が多重化アドレス／データバスのみを実現するときに、
「ピン制限」（pin limited）されない場合、さらに追
加のピンを提供し、パッケージのサイズを増加させるこ
となく、それを使用することができる。本発明において
は、アドレスピンは個別の非多重化アドレスバスを実現
する際に用いると良い。しかし、本発明はＩＣプロセッ
サがチップレベルでパッケージされていなくても用いる
ことができる。例えば、ハンダバンプ、あるいは他の形
態の接続を用いて、ＩＣプロセッサチップを外部バス導
体に接続し、それはあたかもマルチチップモジュール
（ multi-chip module:MCM ）の場合のように行うこと
ができる。このバスは導電性導体、あるいは光導体（光
ファイバ）の何れを含んでもよい。
レスバスと非多重化アドレスバスの両方を用いる。この
明細書において使用されるマイクロプロセッサは、マイ
クロコントローラ、デジタル信号プロセッサ、アドレス
とデータバスの機能を含む論理素子の何れでも良い。本
発明は、特にＩＣプロセッサのチップの大きさが多重化
アドレス／データバスのみを実現するのに必要なＩＣプ
ロセッサよりも大きなパッケージサイズを必要とすると
きに利用できる。すなわち、ＩＣプロセッサパッケージ
が多重化アドレス／データバスのみを実現するときに、
「ピン制限」（pin limited）されない場合、さらに追
加のピンを提供し、パッケージのサイズを増加させるこ
となく、それを使用することができる。本発明において
は、アドレスピンは個別の非多重化アドレスバスを実現
する際に用いると良い。しかし、本発明はＩＣプロセッ
サがチップレベルでパッケージされていなくても用いる
ことができる。例えば、ハンダバンプ、あるいは他の形
態の接続を用いて、ＩＣプロセッサチップを外部バス導
体に接続し、それはあたかもマルチチップモジュール
（ multi-chip module:MCM ）の場合のように行うこと
ができる。このバスは導電性導体、あるいは光導体（光
ファイバ）の何れを含んでもよい。
【０００８】図１の実施例においては、マイクロプロセ
ッサ１００はアドレスバス１０１と多重化アドレス／デ
ータバス１０２に接続される端子を有する。このアドレ
スバス１０１は様々なメモリ素子、例えば、フラッシュ
ＥＥＰＲＯＭ１０３、ＲＯＭ１０４、ＳＲＡＭ１０７に
接続される。本発明によれば、これらのメモリ素子は、
アドレス情報を得るためには、入力ラッチを必要としな
い。その理由は、アドレス情報のみがアドレスバス１０
１に表れるからである。これにより、集積回路のコスト
及び大きさを縮小できる。この多重化アドレス／データ
バス１０２は論理素子１０５に接続され、この論理素子
１０５はシリアルポートコントローラとＰＣＭＣＩＡコ
ントローラとメインメモリコントローラとを有する。こ
の多重化アドレス／データバス１０２はディスプレイコ
ントローラ１０６にも接続されている。本発明によれ
ば、論理素子１０５とディスプレイコントローラ１０６
は別個のアドレスバスとデータバスのみを有するシステ
ムに比較して、多重化アドレス／データバス１０２が利
用できることにより端子の数が減少している。それ故
に、論理素子１０５とディスプレイコントローラ１０６
のパッケージサイズは必要なピンの数が減少したことに
より小さくなっている。このことにより、回路基板の面
積が縮小し、パッケージと回路基板のコストが低下して
いるか、また、さらに余分な機能を所定のサイズの論理
素子１０５とディスプレイコントローラ１０６内に組み
込むことができる。
ッサ１００はアドレスバス１０１と多重化アドレス／デ
ータバス１０２に接続される端子を有する。このアドレ
スバス１０１は様々なメモリ素子、例えば、フラッシュ
ＥＥＰＲＯＭ１０３、ＲＯＭ１０４、ＳＲＡＭ１０７に
接続される。本発明によれば、これらのメモリ素子は、
アドレス情報を得るためには、入力ラッチを必要としな
い。その理由は、アドレス情報のみがアドレスバス１０
１に表れるからである。これにより、集積回路のコスト
及び大きさを縮小できる。この多重化アドレス／データ
バス１０２は論理素子１０５に接続され、この論理素子
１０５はシリアルポートコントローラとＰＣＭＣＩＡコ
ントローラとメインメモリコントローラとを有する。こ
の多重化アドレス／データバス１０２はディスプレイコ
ントローラ１０６にも接続されている。本発明によれ
ば、論理素子１０５とディスプレイコントローラ１０６
は別個のアドレスバスとデータバスのみを有するシステ
ムに比較して、多重化アドレス／データバス１０２が利
用できることにより端子の数が減少している。それ故
に、論理素子１０５とディスプレイコントローラ１０６
のパッケージサイズは必要なピンの数が減少したことに
より小さくなっている。このことにより、回路基板の面
積が縮小し、パッケージと回路基板のコストが低下して
いるか、また、さらに余分な機能を所定のサイズの論理
素子１０５とディスプレイコントローラ１０６内に組み
込むことができる。
【０００９】アドレスバス１０１内の導体の数は、例え
ば、２４本でアドレスビットＡ０−Ａ２３を供給する。
多重化アドレス／データバス１０２内の導体の数は３２
本で、例えば、アドレスビットＡ０−Ａ３１を提供して
いる。２４個のアドレスビットは、アドレスバス１０１
により供給され、多重化アドレス／データバス１０２が
３２個のアドレスビットと３２個のデータビットとを供
給している。例えば、２４個のアドレスビットはアドレ
スバス１０１を介して、フラッシュＥＥＰＲＯＭ１０
３、ＲＯＭ１０４に供給される。あるいは、高速キャッ
シュタイプのＳＲＡＭ１０７は、バス１０１に接続され
る。３２個までのアドレスビットは、多重化アドレス／
データバス１０２を介して、論理素子１０５とディスプ
レイコントローラ１０６に供給される。論理素子１０５
は、例えば、メインメモリ（図示せず）にアクセスする
一部または全ての３２個のアドレスビットを用いるメモ
リコントローラを含むこともできる。このメモリコント
ローラは、情報を３２ビットワイドのデータワードで読
み出したり、メインメモリに３２ビットワイドのデータ
ワードとして読み出したり書き込んだりする。あるい
は、多重化アドレス／データバス１０２から供給するこ
ともできる。このディスプレイコントローラ１０６は多
重化アドレス／データバス１０２から一時に３２個のデ
ータビットを供給される。様々なメモリ（フラッシュＥ
ＥＰＲＯＭ１０３、ＲＯＭ１０４、ＳＲＡＭ１０７）は
３２ビットワイドのデータをマイクロプロセッサ１００
に、多重化アドレス／データバス１０２に、あるいは、
バスセグメント１０８、１０９、１１０を介して送信す
る。
ば、２４本でアドレスビットＡ０−Ａ２３を供給する。
多重化アドレス／データバス１０２内の導体の数は３２
本で、例えば、アドレスビットＡ０−Ａ３１を提供して
いる。２４個のアドレスビットは、アドレスバス１０１
により供給され、多重化アドレス／データバス１０２が
３２個のアドレスビットと３２個のデータビットとを供
給している。例えば、２４個のアドレスビットはアドレ
スバス１０１を介して、フラッシュＥＥＰＲＯＭ１０
３、ＲＯＭ１０４に供給される。あるいは、高速キャッ
シュタイプのＳＲＡＭ１０７は、バス１０１に接続され
る。３２個までのアドレスビットは、多重化アドレス／
データバス１０２を介して、論理素子１０５とディスプ
レイコントローラ１０６に供給される。論理素子１０５
は、例えば、メインメモリ（図示せず）にアクセスする
一部または全ての３２個のアドレスビットを用いるメモ
リコントローラを含むこともできる。このメモリコント
ローラは、情報を３２ビットワイドのデータワードで読
み出したり、メインメモリに３２ビットワイドのデータ
ワードとして読み出したり書き込んだりする。あるい
は、多重化アドレス／データバス１０２から供給するこ
ともできる。このディスプレイコントローラ１０６は多
重化アドレス／データバス１０２から一時に３２個のデ
ータビットを供給される。様々なメモリ（フラッシュＥ
ＥＰＲＯＭ１０３、ＲＯＭ１０４、ＳＲＡＭ１０７）は
３２ビットワイドのデータをマイクロプロセッサ１００
に、多重化アドレス／データバス１０２に、あるいは、
バスセグメント１０８、１０９、１１０を介して送信す
る。
【００１０】バスの大きさ、あるいは、別の数の導体も
この実施例で用いることができる。しかし、多重化アド
レス／データバス内の導体の数は、少なくとも非多重化
アドレスバス内の導体の数に等しい。多くの場合、低次
アドレスビット（例、Ａ０−Ａ２３）は両方のバスに表
れるために、オーバーラップしている。しかし、この多
重化バスは別の高次のビット（Ａ２４−Ａ３１）を有す
ることもできる。これらの「アッパ」アドレスビット
は、メモリマッピングに使用することができる。例え
ば、これらは様々な形のメモリ、あるいはメインメモリ
の様々なバンク（ＤＲＡＭで実現される）のチップの中
から選択できる。このメモリマッピングを用いて、ＰＣ
ＭＩＡ、あるいはディスプレイコントロールを選択する
ことができる。多重化アドレス／データバス１０２はデ
ータビットとアドレスビットを供給するように実施例で
は図示されているが、他の組み合わせも可能である。例
えば、状態ビットを少なくともバス導体の一部の上で、
アドレスビットと多重化することもできる。アドレス情
報でないすべての情報は、本明細書においては、「デー
タ」と見なされている。ここに開示したバス以外にも様
々な導体（図示せず）は、パワー供給電圧、様々なタイ
ミング信号、論理信号をＩＣプロセッサに提供し、ま
た、ＩＣプロセッサから様々な他の素子（このシステム
を実現するのに必要な）に供給される。
この実施例で用いることができる。しかし、多重化アド
レス／データバス内の導体の数は、少なくとも非多重化
アドレスバス内の導体の数に等しい。多くの場合、低次
アドレスビット（例、Ａ０−Ａ２３）は両方のバスに表
れるために、オーバーラップしている。しかし、この多
重化バスは別の高次のビット（Ａ２４−Ａ３１）を有す
ることもできる。これらの「アッパ」アドレスビット
は、メモリマッピングに使用することができる。例え
ば、これらは様々な形のメモリ、あるいはメインメモリ
の様々なバンク（ＤＲＡＭで実現される）のチップの中
から選択できる。このメモリマッピングを用いて、ＰＣ
ＭＩＡ、あるいはディスプレイコントロールを選択する
ことができる。多重化アドレス／データバス１０２はデ
ータビットとアドレスビットを供給するように実施例で
は図示されているが、他の組み合わせも可能である。例
えば、状態ビットを少なくともバス導体の一部の上で、
アドレスビットと多重化することもできる。アドレス情
報でないすべての情報は、本明細書においては、「デー
タ」と見なされている。ここに開示したバス以外にも様
々な導体（図示せず）は、パワー供給電圧、様々なタイ
ミング信号、論理信号をＩＣプロセッサに提供し、ま
た、ＩＣプロセッサから様々な他の素子（このシステム
を実現するのに必要な）に供給される。
【００１１】
【発明の効果】以上に述べたように、本発明の集積回路
プロセッサは、アドレスのみを提供する端子を有するの
で、高速動作が可能となる。
プロセッサは、アドレスのみを提供する端子を有するの
で、高速動作が可能となる。
【図１】本発明の一実施例を表すブロック図。
１００ マイクロプロセッサ １０１ アドレスバス １０２ 多重化アドレス／データバス １０３ フラッシュＥＥＰＲＯＭ １０４ ＲＯＭ １０５ 論理素子 １０６ ディスプレイコントローラ １０７ ＳＲＡＭ １０８、１０９、１１０ バスセグメント
Claims (4)
- 【請求項１】 外部素子にアドレスとデータを供給する
プロセッサ（１００）を有する集積回路において、 アドレスのみを第１のバス（１０１）に提供する第１組
の端子と、 アドレスとデータを時間多重化の形態で、第２バス（１
０２）に供給する第２組の端子とを有することを特徴と
するプロセッサを有する集積回路。 - 【請求項２】 前記第２組の端子の数と前記第１組の端
子の数とは等しいことを特徴とする請求項１の集積回
路。 - 【請求項３】 前記第２組の端子の数は前記第１組の端
子より多いことを特徴とする請求項１の集積回路。 - 【請求項４】 前記集積回路は、パッケージ内に配置さ
れ、 前記パッケージの大きさは、前記集積回路の大きさによ
り決定され、時間多重化アドレス／データバスを介し
て、アドレスのみを提供する端子を実現するのに必要な
パッケージの大きさよりも大きいことを特徴とする請求
項１の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7014893A | 1993-05-28 | 1993-05-28 | |
| US070148 | 1993-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076153A true JPH076153A (ja) | 1995-01-10 |
Family
ID=22093444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6127176A Pending JPH076153A (ja) | 1993-05-28 | 1994-05-18 | プロセッサを有する集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0628916A1 (ja) |
| JP (1) | JPH076153A (ja) |
| TW (1) | TW229288B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9707364D0 (en) * | 1997-04-11 | 1997-05-28 | Eidos Technologies Limited | A method and a system for processing digital information |
| US6895456B2 (en) * | 1998-12-01 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | System supporting multicast master cycles between different busses in a computer system |
| CN103246625B (zh) * | 2013-05-24 | 2016-03-30 | 北京大学 | 一种数据与地址共用引脚自适应调整访存粒度的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518488A1 (en) * | 1991-06-12 | 1992-12-16 | Advanced Micro Devices, Inc. | Bus interface and processing system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086407A (en) * | 1989-06-05 | 1992-02-04 | Mcgarity Ralph C | Data processor integrated circuit with selectable multiplexed/non-multiplexed address and data modes of operation |
| DE69034165T2 (de) * | 1990-07-20 | 2005-09-22 | Infineon Technologies Ag | Mikroprozessor mit einer Vielzahl von Buskonfigurationen |
-
1993
- 1993-12-18 TW TW82110767A patent/TW229288B/zh active
-
1994
- 1994-05-18 EP EP94303540A patent/EP0628916A1/en not_active Withdrawn
- 1994-05-18 JP JP6127176A patent/JPH076153A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518488A1 (en) * | 1991-06-12 | 1992-12-16 | Advanced Micro Devices, Inc. | Bus interface and processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0628916A1 (en) | 1994-12-14 |
| TW229288B (en) | 1994-09-01 |
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