JPS6337885A - メモリカ−ド - Google Patents
メモリカ−ドInfo
- Publication number
- JPS6337885A JPS6337885A JP61179106A JP17910686A JPS6337885A JP S6337885 A JPS6337885 A JP S6337885A JP 61179106 A JP61179106 A JP 61179106A JP 17910686 A JP17910686 A JP 17910686A JP S6337885 A JPS6337885 A JP S6337885A
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- memory chip
- data
- selection data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はメモリチップを内蔵したメモリカードに関する
。
。
（従来の技術）
従来、カートリッジ状に実装し、本体装置からの取り外
しに便利な構造とした、いわゆるメモリカートリッジあ
るいはカード状に薄型化したメモリカードにおいて、小
型化のために一般的にはメモリチップのみ搭載するのが
現状である。
しに便利な構造とした、いわゆるメモリカートリッジあ
るいはカード状に薄型化したメモリカードにおいて、小
型化のために一般的にはメモリチップのみ搭載するのが
現状である。
第２図はカード状に形成したメモリカードの概略構成図
であり、メモリチップ１１とコネクタ１２とが、データ
バス１３、アドレスバス１４、コントロールバス１５に
よって直接に接続され、ケース１６に収納されている。
であり、メモリチップ１１とコネクタ１２とが、データ
バス１３、アドレスバス１４、コントロールバス１５に
よって直接に接続され、ケース１６に収納されている。
このようにして形成されたメモリカードにあっては、本
体側（図示せず）から見た場合に、メモリが直接接続さ
れているため、メモリ自身の持っているアクセス時間で
制御することができ、処理速度の高速化を実現すること
ができる。
体側（図示せず）から見た場合に、メモリが直接接続さ
れているため、メモリ自身の持っているアクセス時間で
制御することができ、処理速度の高速化を実現すること
ができる。
しかしながら、上記構成のメモリカードにおいて、メモ
リが大容量となった場合には、第３図に示すようにＷａ
Ｓのメモリチップ１１ａ、１１ｂ・・・を搭載しなけれ
ばならない。この場合、轡数男のメモリチップ１１ａ、
１１ｂ・・・を選択制御するための拡張用のアドレス信
号１ｉ１２１およびデコーダ２２が必要となる。
リが大容量となった場合には、第３図に示すようにＷａ
Ｓのメモリチップ１１ａ、１１ｂ・・・を搭載しなけれ
ばならない。この場合、轡数男のメモリチップ１１ａ、
１１ｂ・・・を選択制御するための拡張用のアドレス信
号１ｉ１２１およびデコーダ２２が必要となる。
ここで、上記拡張用アドレス信号Ｉ！２１は、必要な容
量（メモリチップ数）に応じてその数を増やさなければ
ならないものである。
量（メモリチップ数）に応じてその数を増やさなければ
ならないものである。
すなわち、例えばメモリチップが２つ内蔵されている場
合には、１本の拡張用アドレス信号線２１だけで済むが
、メモリチップがそれ以上多くなる場合には、拡張用ア
ドレス信号線２１をメモリチップの増加に合せて多くし
なければならなくなる。
合には、１本の拡張用アドレス信号線２１だけで済むが
、メモリチップがそれ以上多くなる場合には、拡張用ア
ドレス信号線２１をメモリチップの増加に合せて多くし
なければならなくなる。
したがって、第３図のように複数のメモリチップ１１ａ
、１１ｂ・・・を搭載したメモリカードにあっては、コ
ネクタ１２も上記拡張用アドレス信号線２１の増加に合
せて用意しなければならず、カード全体が大型化してし
まう問題がある。
、１１ｂ・・・を搭載したメモリカードにあっては、コ
ネクタ１２も上記拡張用アドレス信号線２１の増加に合
せて用意しなければならず、カード全体が大型化してし
まう問題がある。
なお、上記のような問題を解決するために、小容量のメ
モリカードとの互換性を保とうとすると、最大容量を考
慮したハードウェアとしておこなければならず、コスト
がアップする問題が起きる。
モリカードとの互換性を保とうとすると、最大容量を考
慮したハードウェアとしておこなければならず、コスト
がアップする問題が起きる。
さらに、制御回路を内蔵した場合には、本体側とのデー
タの受信に時間を要したり、小型化のため制御回路をカ
スタムＩＣ化しなければならず、ますますコストアップ
する問題が起きてくる。
タの受信に時間を要したり、小型化のため制御回路をカ
スタムＩＣ化しなければならず、ますますコストアップ
する問題が起きてくる。
（発明が解決しようとする問題点）
上記した如く、従来のメモリカードにあっては、メモリ
容１の増大に伴うメモリチップの増加に対しては、コネ
クタの端子数が多くなりカードの小型化に限界があった
。
容１の増大に伴うメモリチップの増加に対しては、コネ
クタの端子数が多くなりカードの小型化に限界があった
。
さらに、このコネクタの端子数を減らすために、最大容
■を考慮したハードウェアを構築したり、ＩＩＩ １１
１回路を内蔵した場合には、コツトアップする欠点があ
った。
■を考慮したハードウェアを構築したり、ＩＩＩ １１
１回路を内蔵した場合には、コツトアップする欠点があ
った。
本発明は上記のような点に鑑みなされたもので、メモリ
容量の増大に対して、コネクタの端子数を増加させるこ
となく、しかも、低コストで転送速度も低下させること
なく複数個のメモリチップの搭載を可能としたメモリカ
ードを提供することを目的とする。
容量の増大に対して、コネクタの端子数を増加させるこ
となく、しかも、低コストで転送速度も低下させること
なく複数個のメモリチップの搭載を可能としたメモリカ
ードを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
すなわち、本発明のメモリカードにあっては、例えば、
複数個のメモリチップのアドレスバスあるいはデータバ
スに接続し、同アドレスバスあるいは同データバスに上
記メモリチップを選択するためのメモリチップ選択デー
タが外部から転送さ杭た際に、このメモリチップ選択デ
ータをラッチするレジスタを備え、このレジスタにラッ
チされたメモリチップ選択データに基づいて上記複数個
のメモリチップのいずれかを選択するように構成するも
のである。
複数個のメモリチップのアドレスバスあるいはデータバ
スに接続し、同アドレスバスあるいは同データバスに上
記メモリチップを選択するためのメモリチップ選択デー
タが外部から転送さ杭た際に、このメモリチップ選択デ
ータをラッチするレジスタを備え、このレジスタにラッ
チされたメモリチップ選択データに基づいて上記複数個
のメモリチップのいずれかを選択するように構成するも
のである。
（作用）
上記のようにして構成されるメモリカードにあっては、
外部からのメモリチップ選択データがデータバスあるい
はアドレスバスに転送されるようになり、このメモリチ
ップ選択データが上記レジスタにラッチされ、このラッ
チされたメモリチップ選択データに基づいて複数個のメ
モリチップのいずれがが選択されるようになる。
外部からのメモリチップ選択データがデータバスあるい
はアドレスバスに転送されるようになり、このメモリチ
ップ選択データが上記レジスタにラッチされ、このラッ
チされたメモリチップ選択データに基づいて複数個のメ
モリチップのいずれがが選択されるようになる。
したがって、コネクタにおける端子数の増加を上記レジ
スタを制御するための信号線のみで済ますごとができ、
低コストで転送速度も低下させることなく複数個のメモ
リチップの搭載を可能としたメモリカードを実現するこ
とができる。
スタを制御するための信号線のみで済ますごとができ、
低コストで転送速度も低下させることなく複数個のメモ
リチップの搭載を可能としたメモリカードを実現するこ
とができる。
（実施例）
以下、図面を参照して本発明の一実施例に係わるメモリ
カードを説明する。第１図は本発明のメモリカードの回
路構成を示すブロック図であり、第３図と同様にｌｌａ
、 ｌｌｂ、 １１ｃはメモリチップ、１２は外部（図
示せず）との電気的接続を行なうコネクタ、１３．１４
．１５ハ、メモリチップ１１ａ、１１ｂ・・・とコネク
タ１２を接続するデータバス、アドレスバス、コントロ
ールバスである。
カードを説明する。第１図は本発明のメモリカードの回
路構成を示すブロック図であり、第３図と同様にｌｌａ
、 ｌｌｂ、 １１ｃはメモリチップ、１２は外部（図
示せず）との電気的接続を行なうコネクタ、１３．１４
．１５ハ、メモリチップ１１ａ、１１ｂ・・・とコネク
タ１２を接続するデータバス、アドレスバス、コントロ
ールバスである。
また、２２はメモリチップ１１ａ、１１ｂ・・・を選択
するためのデコーダ、１６は全体をまとめるためのケー
スである。
するためのデコーダ、１６は全体をまとめるためのケー
スである。
すなわち、第１図において、３１はメモリ拡張のための
レジスタであり、このレジスタ３１はデータバス１３に
転送されてくるメモリチップ選択データをラッチし、こ
のラッチしたメモリチップ選択データをデコーダ２２に
出力する機能を有している。
レジスタであり、このレジスタ３１はデータバス１３に
転送されてくるメモリチップ選択データをラッチし、こ
のラッチしたメモリチップ選択データをデコーダ２２に
出力する機能を有している。
また、３２はレジスタ制御信号線であり、このレジスタ
制御信号ｌ１３２はコネクタ１２とレジスタ３１を接続
し、外部からのラッチ信号をレジスタに供給するもので
ある。
制御信号ｌ１３２はコネクタ１２とレジスタ３１を接続
し、外部からのラッチ信号をレジスタに供給するもので
ある。
以下、上記構成のメモリカードにおける動作を説明する
。すなわち、まず、外部からメモリチップ選択データが
出力されると、このメモリチップ選択データはコネクタ
１２を介してデータバス１３に供給される。ここで、外
部からは、このメモリチップ選択データの出力と同時に
ラッチ信号が出力されており、このラッチ信号は、レジ
スタ制御信号線３２を介してレジスタ３１に供給される
。
。すなわち、まず、外部からメモリチップ選択データが
出力されると、このメモリチップ選択データはコネクタ
１２を介してデータバス１３に供給される。ここで、外
部からは、このメモリチップ選択データの出力と同時に
ラッチ信号が出力されており、このラッチ信号は、レジ
スタ制御信号線３２を介してレジスタ３１に供給される
。
したがって、レジスタ３１は、このラッチ信号の入力に
より、データバス１３に転送されてきたメモリチップ選
択データをラッチし、ラッチしたメモリチップ選択デー
タをデコーダ２２に出力する。
より、データバス１３に転送されてきたメモリチップ選
択データをラッチし、ラッチしたメモリチップ選択デー
タをデコーダ２２に出力する。
デコーダ２２は、レジスタ３１からのメモリチップ選択
データに基づいて複数個のメモリチップ１１ａ、１１ｂ
・・・を選択するものであるが、この場合、デコーダ２
２は、外部よりコントロールバス１５を介して転送され
てくるメモリチップ１１ａ、Ｉｌｂ・・・に対するライ
ト信号あるいはリード信号に同期されてデコード出力を
行なう。
データに基づいて複数個のメモリチップ１１ａ、１１ｂ
・・・を選択するものであるが、この場合、デコーダ２
２は、外部よりコントロールバス１５を介して転送され
てくるメモリチップ１１ａ、Ｉｌｂ・・・に対するライ
ト信号あるいはリード信号に同期されてデコード出力を
行なう。
このようにして、メモリチップ１１ａ、１１ｂ・・・の
いずれかが選択されると、選択されたメモリチップにコ
ントロールバス１５を介してライト信号あるいはリード
信号が入力される。そして、例えば、コントロールバス
１５からライト信号が出力されているならば、アドレス
バス１４によって指定されたアドレスに対して、データ
バス１３から転送されてくるデータの書込みを行なうも
のである。
いずれかが選択されると、選択されたメモリチップにコ
ントロールバス１５を介してライト信号あるいはリード
信号が入力される。そして、例えば、コントロールバス
１５からライト信号が出力されているならば、アドレス
バス１４によって指定されたアドレスに対して、データ
バス１３から転送されてくるデータの書込みを行なうも
のである。
このように、上記構成のメモリカードでは、複数個のメ
モリチップ１１ａ、１１ｂ・・・の搭載に対して、レジ
スタ３１を内蔵し、このレジスタ３１のラッチ信号のみ
を外部から入力するようになっている。このため、拡張
のための信号°線の増加は、レジスタｉｌｌ ＩＥ信号
線３２の１本だけである。
モリチップ１１ａ、１１ｂ・・・の搭載に対して、レジ
スタ３１を内蔵し、このレジスタ３１のラッチ信号のみ
を外部から入力するようになっている。このため、拡張
のための信号°線の増加は、レジスタｉｌｌ ＩＥ信号
線３２の１本だけである。
したがって、例えば８ビツトのデータ線数であれば、２
５６通りのメモリ選択が可能であり、言替えれば、コネ
クタ１２の端子数を増加させずにアドレス信号数に相当
するメモリ容量の２５６倍のメモリ容量まで制御できる
ことになる。
５６通りのメモリ選択が可能であり、言替えれば、コネ
クタ１２の端子数を増加させずにアドレス信号数に相当
するメモリ容量の２５６倍のメモリ容量まで制御できる
ことになる。
なお、外部側のＣＰＵ （中央処理装置）よりダイレク
トにアクセスする範囲をアドレス線とし、拡張用として
、いわゆるページセレクトを行なうレジスタに利用する
ことも可能である。具体例として、ＪＩＳ漢字文字パタ
ーンを登録したＲＯＭをカードに実装しく合計、６メガ
ビツト）、８ビツトのＣＰＵバスに接続して使用し、ダ
イレクトにアクセスできるアドレス範囲を例えば１６キ
ロバイトとすれば、ページレジスタは６ビツトで構成で
きる。したがって、第１図において、レジスタ３１をペ
ージセレクトレジスタとしてアドレスバス１４に接続さ
せ、メモリチップの選択を行なうようにしても可能であ
る。
トにアクセスする範囲をアドレス線とし、拡張用として
、いわゆるページセレクトを行なうレジスタに利用する
ことも可能である。具体例として、ＪＩＳ漢字文字パタ
ーンを登録したＲＯＭをカードに実装しく合計、６メガ
ビツト）、８ビツトのＣＰＵバスに接続して使用し、ダ
イレクトにアクセスできるアドレス範囲を例えば１６キ
ロバイトとすれば、ページレジスタは６ビツトで構成で
きる。したがって、第１図において、レジスタ３１をペ
ージセレクトレジスタとしてアドレスバス１４に接続さ
せ、メモリチップの選択を行なうようにしても可能であ
る。
このように、本発明によれば、メモリ容量の増大によっ
て、複数個のメモリチップを搭載した場合でも、その１
能のためのハードウェアはレジスタとデコーダだけであ
り、汎用のＩＣにて低価格で構成でき、しかも、転送速
度を低下させることなくメモリチップの選択を行なうこ
とが可能である。
て、複数個のメモリチップを搭載した場合でも、その１
能のためのハードウェアはレジスタとデコーダだけであ
り、汎用のＩＣにて低価格で構成でき、しかも、転送速
度を低下させることなくメモリチップの選択を行なうこ
とが可能である。
［発明の効果］
以上のように本発明によれば、複数個のメモリチップの
アドレスバスあるいはデータバスに接続し、上記アドレ
スバスあるいは上記データバスに上記メモリチップを選
択するためのメモリチップ選択データが外部から転送さ
れた際に、上記メモリチップ選択データをラッチするレ
ジスタを備え、このレジスタにラッチされたメモリチッ
プ選択データに基づいて上記複数個のメモリチップのい
ずれかを選択するように構成したことにより、コネクタ
の端子数を増加させることなく、しかも、低コストで転
送速度も低下させることなく複数個のメモリチップの搭
載を可能としたメモリカードを実現することができる。
アドレスバスあるいはデータバスに接続し、上記アドレ
スバスあるいは上記データバスに上記メモリチップを選
択するためのメモリチップ選択データが外部から転送さ
れた際に、上記メモリチップ選択データをラッチするレ
ジスタを備え、このレジスタにラッチされたメモリチッ
プ選択データに基づいて上記複数個のメモリチップのい
ずれかを選択するように構成したことにより、コネクタ
の端子数を増加させることなく、しかも、低コストで転
送速度も低下させることなく複数個のメモリチップの搭
載を可能としたメモリカードを実現することができる。
第１図は本発明の一実施例に係わるメモリカードの回路
構成を示すブロック図、第２図はカード状に形成したメ
モリカードの概略構成を示すブロック図、第３図は従来
のメモリカードの回路構成を示すブロック図である。 ＋１ａ、１１ｂ１１１ｃ・・・メモリチップ、１２・・
・コネクタ、１３・・・データバス、１４・・・アドレ
スバス、１５・・・コントロールバス、２２・・・デコ
ーダ、３１・・・レジスタ、３２・・・レジスタ制罪信
号線。 出願人代理人 弁理士 鈴江武彦 第２図 第３図
構成を示すブロック図、第２図はカード状に形成したメ
モリカードの概略構成を示すブロック図、第３図は従来
のメモリカードの回路構成を示すブロック図である。 ＋１ａ、１１ｂ１１１ｃ・・・メモリチップ、１２・・
・コネクタ、１３・・・データバス、１４・・・アドレ
スバス、１５・・・コントロールバス、２２・・・デコ
ーダ、３１・・・レジスタ、３２・・・レジスタ制罪信
号線。 出願人代理人 弁理士 鈴江武彦 第２図 第３図
Claims (1)
- 【特許請求の範囲】 外部との電気的接続を行なうコネクタと、 このコネクタによって外部と接続される複数個のメモリ
チップと、 上記コネクタを介して外部から転送される上記メモリチ
ップを選択するためのメモリチップ選択データをラッチ
するレジスタと、 このレジスタにラッチされたメモリチップ選択データに
基づいて上記複数個のメモリチップのいずれかを選択す
るデコーダとを具備したことを特徴とするメモリカード
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179106A JPS6337885A (ja) | 1986-07-30 | 1986-07-30 | メモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179106A JPS6337885A (ja) | 1986-07-30 | 1986-07-30 | メモリカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337885A true JPS6337885A (ja) | 1988-02-18 |
Family
ID=16060126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179106A Pending JPS6337885A (ja) | 1986-07-30 | 1986-07-30 | メモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337885A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642871U (ja) * | 1979-09-08 | 1981-04-18 | ||
| JPS5740790A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | Storage control system |
| JPS6124900B2 (ja) * | 1975-11-13 | 1986-06-13 | Tokyo Denryoku Kk |
-
1986
- 1986-07-30 JP JP61179106A patent/JPS6337885A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124900B2 (ja) * | 1975-11-13 | 1986-06-13 | Tokyo Denryoku Kk | |
| JPS5642871U (ja) * | 1979-09-08 | 1981-04-18 | ||
| JPS5740790A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | Storage control system |
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