JPH0762822B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH0762822B2 JPH0762822B2 JP61065749A JP6574986A JPH0762822B2 JP H0762822 B2 JPH0762822 B2 JP H0762822B2 JP 61065749 A JP61065749 A JP 61065749A JP 6574986 A JP6574986 A JP 6574986A JP H0762822 B2 JPH0762822 B2 JP H0762822B2
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- screen
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、表示制御技術さらにはCRT表示装置のよう
な表示装置に対する制御方式に適用して特に有効な技術
に関し、例えばパーソナル・コンピュータのようなグラ
フィック表示システムに使用されるCRTコントローラに
おける表示制御方式に利用して有効な技術に関する。
な表示装置に対する制御方式に適用して特に有効な技術
に関し、例えばパーソナル・コンピュータのようなグラ
フィック表示システムに使用されるCRTコントローラに
おける表示制御方式に利用して有効な技術に関する。
［従来の技術］ CRT表示装置を備えたグラフィック表示システムは、例
えば第９図に示すように、CPU（マイクロプロセッサ）
１と、メインメモリ２およびCPU1からの指令に基づいて
表示データを形成し、それをフレームバッファと呼ばれ
る画像メモリ３に描画したり、画像メモリ３内から表示
データを読み出してCRT表示装置４の画面上に表示させ
る機能を有するようにされたCRTコントローラ５等によ
り構成されている。この場合、フレームバッファ３は、
第10図に示すようにCRT表示装置４の表示画面よりも大
きな画像記憶領域を有するようにされることが多い。そ
して、CRTコントローラ内部に設けられた表示開始位置
を示すスタートアドレスレジスタに設定されたアドレス
に基づいてフレームバッファ内の所望の一画面分のデー
タを読み出して表示させるようになっている。6,7はバ
ス、また８は、画像メモリ３から読み出されるパラレル
データをシリアルデータに変換し、それをCRTコントロ
ーラ５からの同期信号SYNCに同期してCRT表示装置４に
供給する並直列変換回路である。
えば第９図に示すように、CPU（マイクロプロセッサ）
１と、メインメモリ２およびCPU1からの指令に基づいて
表示データを形成し、それをフレームバッファと呼ばれ
る画像メモリ３に描画したり、画像メモリ３内から表示
データを読み出してCRT表示装置４の画面上に表示させ
る機能を有するようにされたCRTコントローラ５等によ
り構成されている。この場合、フレームバッファ３は、
第10図に示すようにCRT表示装置４の表示画面よりも大
きな画像記憶領域を有するようにされることが多い。そ
して、CRTコントローラ内部に設けられた表示開始位置
を示すスタートアドレスレジスタに設定されたアドレス
に基づいてフレームバッファ内の所望の一画面分のデー
タを読み出して表示させるようになっている。6,7はバ
ス、また８は、画像メモリ３から読み出されるパラレル
データをシリアルデータに変換し、それをCRTコントロ
ーラ５からの同期信号SYNCに同期してCRT表示装置４に
供給する並直列変換回路である。
上記のようなCRTコントローラとして、例えば［株］日
立製作所製HD63484のようなLSIがある。
立製作所製HD63484のようなLSIがある。
［発明が解決しようとする問題点］ 従来のCRTコントローラにおいては、表示開始位置を示
すスタートアドレスレジスタに対するスタートアドレス
の設定は、CPUが直接スタートアドレスレジスタに書込
みを行なう方式とされている（［株］日立製作所、昭和
59年６月発行、「HD63484ACRTC（Advanced CRT Control
ler）ユーザーズマニュアル」参照）。
すスタートアドレスレジスタに対するスタートアドレス
の設定は、CPUが直接スタートアドレスレジスタに書込
みを行なう方式とされている（［株］日立製作所、昭和
59年６月発行、「HD63484ACRTC（Advanced CRT Control
ler）ユーザーズマニュアル」参照）。
そのため、複数の画面データを描画しつつそれらを交互
に切り換えて表示することにより、例えばアニメーショ
ンやフライトシミュレーションのような動画の表示を行
なう場合、CRTコントローラ内での描画処理終了後にCPU
によるスタートアドレスレジスタの書換えを行なう必要
があった。その結果、画面切換え制御にいちいちCPUが
関与しなければならない。この場合は、また一画面の描
画がいつ終了したかCPUが知るのが難しいため、CPUのオ
ーバーヘッドが大きいと共に、画面の切り換えが遅くな
るという不都合があった。
に切り換えて表示することにより、例えばアニメーショ
ンやフライトシミュレーションのような動画の表示を行
なう場合、CRTコントローラ内での描画処理終了後にCPU
によるスタートアドレスレジスタの書換えを行なう必要
があった。その結果、画面切換え制御にいちいちCPUが
関与しなければならない。この場合は、また一画面の描
画がいつ終了したかCPUが知るのが難しいため、CPUのオ
ーバーヘッドが大きいと共に、画面の切り換えが遅くな
るという不都合があった。
この発明の目的は、複数の画面を描画しつつ切り換え表
示する場合におけるCPUのオーバーヘッドを低減し、か
つ表示画面の切換え速度の向上を図ることにある。
示する場合におけるCPUのオーバーヘッドを低減し、か
つ表示画面の切換え速度の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、表示開始位置を指定するスタートアドレスレ
ジスタによるアドレスの切換えのためのコマンドを用意
し、かつCRTコントローラには、このコマンドを解読し
てパラメータの形でCPUから与えられる表示開始アドレ
スを描画終了後に速やかにスタートアドレスレジスタに
書き込んでスタートアドレスを変更し、画面切換えを行
なう機能を持たせるものである。
ジスタによるアドレスの切換えのためのコマンドを用意
し、かつCRTコントローラには、このコマンドを解読し
てパラメータの形でCPUから与えられる表示開始アドレ
スを描画終了後に速やかにスタートアドレスレジスタに
書き込んでスタートアドレスを変更し、画面切換えを行
なう機能を持たせるものである。
［作用］ 上記手段によれば、予め描画コマンドと描画コマンドと
の間に、表示画面切換え用のコマンドを入れ、それをCP
UからCRTコントローラに渡しておくことによって、ある
画面の描画が終了するとCPUが関与することなく自動的
にスタートアドレスレジスタの変更が行なわれるという
作用により、複数の画面を描画しつつ切り換え表示する
場合におけるCPUのオーバーヘッドを低減し、かつ表示
画面の切換え速度の向上を図るという上記目的を達成す
ることができる。
の間に、表示画面切換え用のコマンドを入れ、それをCP
UからCRTコントローラに渡しておくことによって、ある
画面の描画が終了するとCPUが関与することなく自動的
にスタートアドレスレジスタの変更が行なわれるという
作用により、複数の画面を描画しつつ切り換え表示する
場合におけるCPUのオーバーヘッドを低減し、かつ表示
画面の切換え速度の向上を図るという上記目的を達成す
ることができる。
［実施例］ 第１図に本発明が適用されるCRTコントローラLSIの全体
構成の一実施例のブロック図が示されている。
構成の一実施例のブロック図が示されている。
特に制限されないが、図中一点鎖線Ｃで囲まれた各回路
ブロックは単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。
ブロックは単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。
この実施例のCRTコントローラLSIは、大きく分けると、
描画機能及びLSI全体の制御機能を有するプロセッサ部1
0と、画像メモリからの表示データの読出し機能を有す
る表示制御部20と、LSI内部のタイミング信号及びCRT表
示装置に対する同期信号を形成するタイミング制御回路
30とにより構成されている。
描画機能及びLSI全体の制御機能を有するプロセッサ部1
0と、画像メモリからの表示データの読出し機能を有す
る表示制御部20と、LSI内部のタイミング信号及びCRT表
示装置に対する同期信号を形成するタイミング制御回路
30とにより構成されている。
このCRTコントローラは、システム・データ・バス６に
よって第９図のようなCPU（中央処理装置）と接続さ
れ、CPUから供給されるコマンドやパラメータなどは、
システム・データ・バス６よりFIFO（ファースト・イン
・ファースト・アウト）バッファ40を介してプロセッサ
部10に供給されるようになっている。またCRTコントロ
ーラには、フレーム・アドレス／データ・バス７を介し
て第９図のようなフレームバッファが接続される。
よって第９図のようなCPU（中央処理装置）と接続さ
れ、CPUから供給されるコマンドやパラメータなどは、
システム・データ・バス６よりFIFO（ファースト・イン
・ファースト・アウト）バッファ40を介してプロセッサ
部10に供給されるようになっている。またCRTコントロ
ーラには、フレーム・アドレス／データ・バス７を介し
て第９図のようなフレームバッファが接続される。
プロセッサ部10は、FIFO40を介してCPUからのコマンド
が入るコマンドレジスタ11と、コマンドレジスタ11に取
り込まれたコマンドをデコードするデコーダ12と、CPU
からのコマンドに対応した処理を実行するための種々の
制御信号を形成するマイクロプログラムが格納されたマ
イクロROM（リード・オン・メモリ）13およびALU（演算
論理ユニット）や各種レジスタ等からなる実行ユニット
14とにより構成されている。
が入るコマンドレジスタ11と、コマンドレジスタ11に取
り込まれたコマンドをデコードするデコーダ12と、CPU
からのコマンドに対応した処理を実行するための種々の
制御信号を形成するマイクロプログラムが格納されたマ
イクロROM（リード・オン・メモリ）13およびALU（演算
論理ユニット）や各種レジスタ等からなる実行ユニット
14とにより構成されている。
プロセッサ部10では、CPUからのコマンドをデコーダ12
によってデコードしてマイクロROM13のマイクロアドレ
スを発生する。これによって対応する一連のマイクロ命
令群が読みだされる。読み出されたマイクロ命令群によ
って実行ユニット14がシーケンシャルに制御され、その
結果として形成される外部のフレームバッファに対する
描画データ及び描画アドレスが、フレームバッファへ供
給される。
によってデコードしてマイクロROM13のマイクロアドレ
スを発生する。これによって対応する一連のマイクロ命
令群が読みだされる。読み出されたマイクロ命令群によ
って実行ユニット14がシーケンシャルに制御され、その
結果として形成される外部のフレームバッファに対する
描画データ及び描画アドレスが、フレームバッファへ供
給される。
また、この実施例のCRTコントローラでは、プロセッサ
部10は、マイクロROM13から読み出されたマイクロ命令
によって、表示制御回路20やタイミング制御回路30に対
する制御信号をも形成する。つまり、フレームバッファ
に対する描画機能の他にコントローラ全体の制御をも行
なうようにされている。
部10は、マイクロROM13から読み出されたマイクロ命令
によって、表示制御回路20やタイミング制御回路30に対
する制御信号をも形成する。つまり、フレームバッファ
に対する描画機能の他にコントローラ全体の制御をも行
なうようにされている。
さらに、この実施例のCRTコントローラは、CRT表示装置
における表示画面の切り換えを、CPUから前もって与え
られるコマンドによって行なうように構成される。
における表示画面の切り換えを、CPUから前もって与え
られるコマンドによって行なうように構成される。
そのようなコマンドによる画面の切換えを可能にする表
示制御回路20の第１の実施例が、第２図に示されてい
る。
示制御回路20の第１の実施例が、第２図に示されてい
る。
第２図の表示制御回路20は、表示開始アドレスが設定さ
れるスタートアドレスレジスタ21と、フレームバッファ
のメモリ幅を規定するデータMWが設定されるメモリ幅レ
ジスタ22を有している。フレームバッファに保持される
表示データは、特に制限されないが、１表示画素に対し
複数ビットとされる。表示画面の各表示ラスタに対応さ
れる表示データは、フレームバッファの連続的な記憶番
地に格納される。メモリ幅データMWは、例えばフレーム
バッファ上の１表示ラスタに相当する表示データが格納
される記憶番地の間隔と一致される。このレジスタ22へ
のメモリ幅MWの設定はCPUによって直接あるいは専用の
コマンドを設定し、かかる専用コマンドの実行によって
行なうことができる。このメモリ幅レジスタ22に設定さ
れたメモリ幅MWは直接加算器23に、供給される。スター
トアドレスレジスタ21には、フレームバッファの表示開
始されるべきアドレスデータがセットされる。このスタ
ートアドレスレジスタ21に設定される表示開始アドレス
SAはセレクタ24を介して加算器23に供給される。加算器
23での加算結果は、一旦テンポラリレジスタ25に保持さ
れてからセレクタ26を介してアドレスインクリメンタ27
に供給される。アドレスインクリメンタ27には、最初の
表示ラスタの表示が可能となるように、言い替えると、
メモリ幅データMWが加算されないアドレスデータがそれ
にセットできるように、スタートアドレスレジスタ21内
の表示開始アドレスSAがセレクタ26を介して直接供給可
能にされている。
れるスタートアドレスレジスタ21と、フレームバッファ
のメモリ幅を規定するデータMWが設定されるメモリ幅レ
ジスタ22を有している。フレームバッファに保持される
表示データは、特に制限されないが、１表示画素に対し
複数ビットとされる。表示画面の各表示ラスタに対応さ
れる表示データは、フレームバッファの連続的な記憶番
地に格納される。メモリ幅データMWは、例えばフレーム
バッファ上の１表示ラスタに相当する表示データが格納
される記憶番地の間隔と一致される。このレジスタ22へ
のメモリ幅MWの設定はCPUによって直接あるいは専用の
コマンドを設定し、かかる専用コマンドの実行によって
行なうことができる。このメモリ幅レジスタ22に設定さ
れたメモリ幅MWは直接加算器23に、供給される。スター
トアドレスレジスタ21には、フレームバッファの表示開
始されるべきアドレスデータがセットされる。このスタ
ートアドレスレジスタ21に設定される表示開始アドレス
SAはセレクタ24を介して加算器23に供給される。加算器
23での加算結果は、一旦テンポラリレジスタ25に保持さ
れてからセレクタ26を介してアドレスインクリメンタ27
に供給される。アドレスインクリメンタ27には、最初の
表示ラスタの表示が可能となるように、言い替えると、
メモリ幅データMWが加算されないアドレスデータがそれ
にセットできるように、スタートアドレスレジスタ21内
の表示開始アドレスSAがセレクタ26を介して直接供給可
能にされている。
また、テンポラリレジスタ25に保持される先頭アドレス
データは、２番目以後の表示ラスタに対応するスタート
アドレスデータの形成が可能となるようにセレクタ24を
介して再び加算器23に供給可能にされている。
データは、２番目以後の表示ラスタに対応するスタート
アドレスデータの形成が可能となるようにセレクタ24を
介して再び加算器23に供給可能にされている。
上記のように構成された表示制御回路20においては、コ
マンドレジスタ11に画面切換えコマンドがロードされる
と、このコマンドをデコードするデコーダ22の出力（も
しくはこれによってマイクロROM23から読み出されるマ
イクロ命令）によって、画面切換えコマンドのパラメー
タとしてコマンドと共にFIFOバッファ40に取り込まれて
いた表示開始アドレスデータSAがスタートアドレスレジ
タ21に取り込まれる。
マンドレジスタ11に画面切換えコマンドがロードされる
と、このコマンドをデコードするデコーダ22の出力（も
しくはこれによってマイクロROM23から読み出されるマ
イクロ命令）によって、画面切換えコマンドのパラメー
タとしてコマンドと共にFIFOバッファ40に取り込まれて
いた表示開始アドレスデータSAがスタートアドレスレジ
タ21に取り込まれる。
スタートアドレスレジスタ21に取り込まれた表示開始ア
ドレスデータSAは、先ず最初はアドレスインクリメンタ
27に直接供給される。アドレスインクリメンタ24のアド
レスデータは、次々とインクリメントとされ、表示アド
レスとして出力される。画面１ラスタ分のアドレスデー
タの出力が終了すると、スタートアドレスレジスタ21内
のアドレスデータSAはメモリ幅レジスタ22内のメモリ幅
データMWとともに、加算器23に供給される。これによっ
て、表示画面の２行目のラスタの先頭アドレスが得られ
る。このアドレスはテンポラリレジスタ25に保持される
と共に、アドレスインクリメンタ27に供給される。アド
レスインクリメンタ27の上記と同様な動作によって、２
行目のラスタの表示アドレスが次々と発生されて出力さ
れる。表示画面の２行目の表示が終了すると、セレクタ
24が切り換えられてテンポラリレジスタ25に保持されて
いたアドレス（２行目の先頭アドレス）が加算器23に供
給される。そして、ここでメモリ幅データが再び加算さ
れることにより３行目のラスタの先頭アドレスが得られ
る。
ドレスデータSAは、先ず最初はアドレスインクリメンタ
27に直接供給される。アドレスインクリメンタ24のアド
レスデータは、次々とインクリメントとされ、表示アド
レスとして出力される。画面１ラスタ分のアドレスデー
タの出力が終了すると、スタートアドレスレジスタ21内
のアドレスデータSAはメモリ幅レジスタ22内のメモリ幅
データMWとともに、加算器23に供給される。これによっ
て、表示画面の２行目のラスタの先頭アドレスが得られ
る。このアドレスはテンポラリレジスタ25に保持される
と共に、アドレスインクリメンタ27に供給される。アド
レスインクリメンタ27の上記と同様な動作によって、２
行目のラスタの表示アドレスが次々と発生されて出力さ
れる。表示画面の２行目の表示が終了すると、セレクタ
24が切り換えられてテンポラリレジスタ25に保持されて
いたアドレス（２行目の先頭アドレス）が加算器23に供
給される。そして、ここでメモリ幅データが再び加算さ
れることにより３行目のラスタの先頭アドレスが得られ
る。
上記動作を繰り返すことにより、１画面分の表示アドレ
スが発生される。
スが発生される。
なお、上記実施例の表示制御装置20内の加算器23やアド
レスインクリメンタ27等は、タイミング制御回路30から
イネーブル信号Ｅが供給されている間だけ動作される。
レスインクリメンタ27等は、タイミング制御回路30から
イネーブル信号Ｅが供給されている間だけ動作される。
また、セレクタ24及び26の切換えは、表示制御回路20に
よって行なわれるようにされている。
よって行なわれるようにされている。
第３図に、上記イネーブル信号Ｅを形成するタイミング
制御回路30内の対応する部分が示されている。
制御回路30内の対応する部分が示されている。
タイミング制御回路30内には、外部から供給されるシス
テム・クロックCLKを計数する水平同期用カウンタ31
と、このカウンタ31のキャリー信号を計数する垂直同期
用カウンタ32とが設けられている。これらのカウンタ31
と32は、プログラマブルなカウンタとされている。これ
らカウンタのカウント数は、CPUによって任意の値に設
定することができるようにされている。これによって、
例えばカウンタ31と32の計数値を各々ｍとｎとすると、
第４図に示すようなｍ×ｎのタイミング空間が形成され
る。表示画面Ａはこのタイミング空間において呼び出さ
れる。そのため、第３図のタイミング制御回路30内に
は、水平方向の表示開始タイミングを設定するレジスタ
33sと、水平方向の表示終了タイミングを設定するレジ
スタ33eおよび水平方向の表示開始タイミングと終了タ
イミングをそれぞれ設定するレジスタ34sと34eが設けら
れている。
テム・クロックCLKを計数する水平同期用カウンタ31
と、このカウンタ31のキャリー信号を計数する垂直同期
用カウンタ32とが設けられている。これらのカウンタ31
と32は、プログラマブルなカウンタとされている。これ
らカウンタのカウント数は、CPUによって任意の値に設
定することができるようにされている。これによって、
例えばカウンタ31と32の計数値を各々ｍとｎとすると、
第４図に示すようなｍ×ｎのタイミング空間が形成され
る。表示画面Ａはこのタイミング空間において呼び出さ
れる。そのため、第３図のタイミング制御回路30内に
は、水平方向の表示開始タイミングを設定するレジスタ
33sと、水平方向の表示終了タイミングを設定するレジ
スタ33eおよび水平方向の表示開始タイミングと終了タ
イミングをそれぞれ設定するレジスタ34sと34eが設けら
れている。
さらに、上記水平同期用カウンタ31の計数値とレジスタ
33sの値を比較するコンパレータ35aが設けられている。
カウンタ31の計数値が水平表示開始タイミングに一致す
るとフリップフロップ36がセットされる。また、カウン
タ31の計数値とレジスタ33eの値を比較するコンパレー
タ35bが設けられている。カウンタ31の計数値が水平表
示終了タイミングに一致すると、上記フリップフロップ
36がリセットされる。このフリップフロップ36の出力Ｑ
は水平表示タイミング信号HDISPとして出力され、CRT表
示装置等に供給される。
33sの値を比較するコンパレータ35aが設けられている。
カウンタ31の計数値が水平表示開始タイミングに一致す
るとフリップフロップ36がセットされる。また、カウン
タ31の計数値とレジスタ33eの値を比較するコンパレー
タ35bが設けられている。カウンタ31の計数値が水平表
示終了タイミングに一致すると、上記フリップフロップ
36がリセットされる。このフリップフロップ36の出力Ｑ
は水平表示タイミング信号HDISPとして出力され、CRT表
示装置等に供給される。
また、上記垂直同期用カウンタ32の計数値とレジスタ34
sの値を比較するコンパレータ37aが設けられており、か
かるカウンタ32の計数値が垂直表示開始タイミングに一
致するとフリップフロップ38がセットされる。一方、カ
ウンタ32の計数値とレジスタ34eの値を比較するコンパ
レータ37bが設けられており、カウンタ32の計数値が垂
直表示開始タイミングに一致すると、上記フリップフロ
ップ38がリセットされる。このフリップフロップ38の出
力Ｑは垂直表示タイミング信号VDISPとして出力され、C
RT表示装置等に供給される。
sの値を比較するコンパレータ37aが設けられており、か
かるカウンタ32の計数値が垂直表示開始タイミングに一
致するとフリップフロップ38がセットされる。一方、カ
ウンタ32の計数値とレジスタ34eの値を比較するコンパ
レータ37bが設けられており、カウンタ32の計数値が垂
直表示開始タイミングに一致すると、上記フリップフロ
ップ38がリセットされる。このフリップフロップ38の出
力Ｑは垂直表示タイミング信号VDISPとして出力され、C
RT表示装置等に供給される。
さらに、この実施例では上記水平表示タイミングHDISP
と垂直表示タイミングVDISPとの論理積をとるANDゲート
39が設けられており、このANDゲート39の出力は上記イ
ネーブル信号Ｅとして表示制御回路20に供給される。こ
れによって、第４図のタイミング空間において画面Ａを
表示するタイミングのときだけ第５図に示すようなイネ
ーブル信号Ｅが表示制御回路20に供給され、画面Ａに関
する画像データを読み出す表示アドレスが次々と発生さ
れるようになる。
と垂直表示タイミングVDISPとの論理積をとるANDゲート
39が設けられており、このANDゲート39の出力は上記イ
ネーブル信号Ｅとして表示制御回路20に供給される。こ
れによって、第４図のタイミング空間において画面Ａを
表示するタイミングのときだけ第５図に示すようなイネ
ーブル信号Ｅが表示制御回路20に供給され、画面Ａに関
する画像データを読み出す表示アドレスが次々と発生さ
れるようになる。
また、上記垂直同期用カウンタ32のキャリー信号CRTは
プロセッサ内部10にも供給される。プロセッサ部10はこ
の信号によって一画面の走査が終了したことを知り、次
のコマンドをFIFOバッファ40から取り込むなどの処理を
行なうことができる。
プロセッサ内部10にも供給される。プロセッサ部10はこ
の信号によって一画面の走査が終了したことを知り、次
のコマンドをFIFOバッファ40から取り込むなどの処理を
行なうことができる。
上記実施例においては、第６図に示すように、一連の描
画コマンド群CMa1，CMb1，CMa2，‥‥の間に、表示スタ
ートアドレスSAa,SAbをパラメータとして有する画面切
換えコマンドCMc1，CMc2，‥‥を入れたコマンド群が、
予めCPUからFIFOバッファ40に供給される。このように
すれば一画面の描画が終了すると直ちに画面切換えコマ
ンドがロードされてその画面切り換えコマンドに従う制
御が実行される。これにより、第６図のようなコマンド
群のセットに従うと、画面Ｂの表示中に画面Ａの描画が
終了すると速やかに画面ＢからＡへの表示の切換えが行
なわれ、画面の高速切換えが可能になると共に、CPUの
オーバーヘッドが大幅に低減されるようになる。
画コマンド群CMa1，CMb1，CMa2，‥‥の間に、表示スタ
ートアドレスSAa,SAbをパラメータとして有する画面切
換えコマンドCMc1，CMc2，‥‥を入れたコマンド群が、
予めCPUからFIFOバッファ40に供給される。このように
すれば一画面の描画が終了すると直ちに画面切換えコマ
ンドがロードされてその画面切り換えコマンドに従う制
御が実行される。これにより、第６図のようなコマンド
群のセットに従うと、画面Ｂの表示中に画面Ａの描画が
終了すると速やかに画面ＢからＡへの表示の切換えが行
なわれ、画面の高速切換えが可能になると共に、CPUの
オーバーヘッドが大幅に低減されるようになる。
上記実施例においては、描画処理中の画面の描画がかな
り短い時間で終了し、かかる描画終了後に画面切換えコ
マンドが実行されることになるので、それまでの表示画
面が非常に短い時間しか表示されなくなる。
り短い時間で終了し、かかる描画終了後に画面切換えコ
マンドが実行されることになるので、それまでの表示画
面が非常に短い時間しか表示されなくなる。
そこで、次の実施例では、第７図に示すように、表示制
御装置20内の表示されるべき画面の繰返し数を設定する
ことによりフレームの間隔を指定するフレーム・インタ
ーバル・レジスタ51と、前記垂直同期用カウンタ32から
のキャリー信号CRYを計数するフレームカウンタ52およ
びこのフレームカウンタ52の計数値と上記フレームイン
ターバル・レジスタ51の設定値とを比較するコンパレー
タ53が設けられている。また、特に制限されないが、前
述した画面切換えコマンドをデコードすることにより形
成されるスタートアドレスレジスタ21への表示開始アド
レスのロード信号LD2によってセットされるフリップフ
ロップ54が設けられている。このフリップフロップ54が
セットされている間、第２図に符号LD1で示されるロー
ド信号によるコマンドレジスタ11への次のコマンドの取
込みを待たせるウェイト信号WAITを発生するようになっ
ている。
御装置20内の表示されるべき画面の繰返し数を設定する
ことによりフレームの間隔を指定するフレーム・インタ
ーバル・レジスタ51と、前記垂直同期用カウンタ32から
のキャリー信号CRYを計数するフレームカウンタ52およ
びこのフレームカウンタ52の計数値と上記フレームイン
ターバル・レジスタ51の設定値とを比較するコンパレー
タ53が設けられている。また、特に制限されないが、前
述した画面切換えコマンドをデコードすることにより形
成されるスタートアドレスレジスタ21への表示開始アド
レスのロード信号LD2によってセットされるフリップフ
ロップ54が設けられている。このフリップフロップ54が
セットされている間、第２図に符号LD1で示されるロー
ド信号によるコマンドレジスタ11への次のコマンドの取
込みを待たせるウェイト信号WAITを発生するようになっ
ている。
フリップフロップ54は上記コンパレータ53から出力され
る一致検出信号によってリセットされる。これによっ
て、ウェイト信号WAITが消滅し、次のコマンドの取込み
が実行されるようになっている。つまり、垂直同期用カ
ウンタ32から１フレームの終了ごとに出力されるキャリ
ー信号CRYを計数するフレームカウンタ52はフリップフ
ロップ54の出力Ｑすなわちウェイト信号WAITがハイレベ
ルに変化されると計数を開始し、その計数値がフレーム
インターバル・レジスタ51の設定値と一致すると、コン
パレータ53からの出力信号によってフリップフロップ54
がリセットされ、ウェイト信号WAITがロウレベルに変化
されるようになっている。
る一致検出信号によってリセットされる。これによっ
て、ウェイト信号WAITが消滅し、次のコマンドの取込み
が実行されるようになっている。つまり、垂直同期用カ
ウンタ32から１フレームの終了ごとに出力されるキャリ
ー信号CRYを計数するフレームカウンタ52はフリップフ
ロップ54の出力Ｑすなわちウェイト信号WAITがハイレベ
ルに変化されると計数を開始し、その計数値がフレーム
インターバル・レジスタ51の設定値と一致すると、コン
パレータ53からの出力信号によってフリップフロップ54
がリセットされ、ウェイト信号WAITがロウレベルに変化
されるようになっている。
その結果、この実施例では画面切換え後に開始された次
の描画コマンドによる描画が非常に短い時間で終わって
も、次の画面切換えコマンドの取り込みが所定のインタ
ーバルの間だけ待たされるので、ある画面の表示期間が
極めて短くなってしまうようなことがない。
の描画コマンドによる描画が非常に短い時間で終わって
も、次の画面切換えコマンドの取り込みが所定のインタ
ーバルの間だけ待たされるので、ある画面の表示期間が
極めて短くなってしまうようなことがない。
第８図に本発明の他の実施例を示す。
この実施例の表示制御回路20には、表示したい一画面分
の画像データの先頭アドレスを設定する４個のスタート
アドレスレジスタ21a,21b,21c,21dが設けられている。
そして、これらのスタートアドレスレジスタ21a〜21dの
いずれかの表示開始アドレスがマルチプレクサによって
選択されて、セレクタ24を介して加算器23に供給可能に
されている。マルチプレクサ28による表示開始アドレス
の選択は、例えばFIFOバッファ40よりコマンドレジスタ
11にロードされた画面切換えコマンドのコードの一部を
デコードすることにより形成された信号によって行なわ
れるようになっている。
の画像データの先頭アドレスを設定する４個のスタート
アドレスレジスタ21a,21b,21c,21dが設けられている。
そして、これらのスタートアドレスレジスタ21a〜21dの
いずれかの表示開始アドレスがマルチプレクサによって
選択されて、セレクタ24を介して加算器23に供給可能に
されている。マルチプレクサ28による表示開始アドレス
の選択は、例えばFIFOバッファ40よりコマンドレジスタ
11にロードされた画面切換えコマンドのコードの一部を
デコードすることにより形成された信号によって行なわ
れるようになっている。
また、各スタートアドレスレジスタ21a〜21dへの表示開
始アドレスの設定は、CPUがFIFOバッファ40を介して直
接行なえるようにされている。スタートアドレスレジス
タ21a〜21d及びマルチプレクサ28以外の構成は、第２図
の実施例と同様である。
始アドレスの設定は、CPUがFIFOバッファ40を介して直
接行なえるようにされている。スタートアドレスレジス
タ21a〜21d及びマルチプレクサ28以外の構成は、第２図
の実施例と同様である。
このような構成によっても第２図の実施例と同じような
作用・効果が得られる。
作用・効果が得られる。
以上説明したように、上記実施例においては、表示開始
位置を指定するスタートアドレスレジスタによるアドレ
スの切換えを、CRTコントローラのコマンドとして用意
し、かつCRTコントローラには、このコマンドを解読し
てパラメータの形でCPUから与えられる表示開始アドレ
スを、描画終了後に速やかにスタートアドレスレジスタ
に設定してスタートアドレスを変更して表示を行なう機
能を持たせてなるので、予め描画コマンドと描画コマン
ドとの間に、表示画面切換え用のコマンドを入れてCPU
からCRTコントローラに渡しておくことによって、ある
画面の描画が終了するとCPUが関与することなく自動的
にスタートアドレスレジスタの変更が行なわれるという
作用により、複数の画面を描画しつつ切り換え表示する
場合におけるCPUのオーバーヘッドが低減され、かつ表
示画面の切換え速度が向上されるという効果がある。
位置を指定するスタートアドレスレジスタによるアドレ
スの切換えを、CRTコントローラのコマンドとして用意
し、かつCRTコントローラには、このコマンドを解読し
てパラメータの形でCPUから与えられる表示開始アドレ
スを、描画終了後に速やかにスタートアドレスレジスタ
に設定してスタートアドレスを変更して表示を行なう機
能を持たせてなるので、予め描画コマンドと描画コマン
ドとの間に、表示画面切換え用のコマンドを入れてCPU
からCRTコントローラに渡しておくことによって、ある
画面の描画が終了するとCPUが関与することなく自動的
にスタートアドレスレジスタの変更が行なわれるという
作用により、複数の画面を描画しつつ切り換え表示する
場合におけるCPUのオーバーヘッドが低減され、かつ表
示画面の切換え速度が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例の表示
制御回路は、それ自身マイクロプログラムが格納された
マイクロROMと、その制御下にある実行ユニットとを備
え、FIFOバッファより取り込まれた画面切換えコマンド
を表示制御回路内で解読して、上記実施例における表示
開始アドレスの変更及びそれに基づく表示アドレスの発
生と同じような処理を実行ユニットによって行なわせる
ようにすることもできる。従来、［株］日立製作所製HD
63484のようなCRTコントローラでは、表示制御部が上記
のようなマイクロプログラム制御方式のハードウェアで
構成されている。従って、そのようなCRTコントローラ
では、ハードウェアはそのままで表示制御部内のマイク
ロプログラムを前述した画面切換えコマンドを実行でき
るように変更するだけで本発明を実現することができ
る。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例の表示
制御回路は、それ自身マイクロプログラムが格納された
マイクロROMと、その制御下にある実行ユニットとを備
え、FIFOバッファより取り込まれた画面切換えコマンド
を表示制御回路内で解読して、上記実施例における表示
開始アドレスの変更及びそれに基づく表示アドレスの発
生と同じような処理を実行ユニットによって行なわせる
ようにすることもできる。従来、［株］日立製作所製HD
63484のようなCRTコントローラでは、表示制御部が上記
のようなマイクロプログラム制御方式のハードウェアで
構成されている。従って、そのようなCRTコントローラ
では、ハードウェアはそのままで表示制御部内のマイク
ロプログラムを前述した画面切換えコマンドを実行でき
るように変更するだけで本発明を実現することができ
る。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであ
る。
て得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、CPUとCRT表示装置及びCRTコントローラとを
備えたグラフィック表示システムにおいて、描画を行な
いながら次々と表示画面を切り換えるような表示制御を
行なう場合のCPUのオーバーヘッドを低減することがで
きる。これによって、アニメーションやフライトシミュ
レーションのような動画の処理速度の高速化が可能とな
る。
備えたグラフィック表示システムにおいて、描画を行な
いながら次々と表示画面を切り換えるような表示制御を
行なう場合のCPUのオーバーヘッドを低減することがで
きる。これによって、アニメーションやフライトシミュ
レーションのような動画の処理速度の高速化が可能とな
る。
第１図は、本発明を描画機能を有するCRTコントローラ
に適用した場合の一実施例を示すブロック図、 第２図は、その中の表示制御回路の要部の構成例を示す
ブロック図、 第３図は、タイミング制御回路の構成例を示すブロック
図、 第４図は、表示画面と水平方向及び垂直方向の表示タイ
ミングとの関係を示す説明図、 第５図は、タイミング制御回路で形成される制御信号の
タイミングチャート、 第６図は、CRTコントローラで処理されるコマンドの流
れの一例を示すフローチャート、 第７図は本発明の他の実施例を示すブロック図、 第８図は、本発明の更に他の実施例を示すブロック図、 第９図は、グラフィック表示システムに構成例を示すブ
ロック図、 第10図は、フレームバッファ内の表示画面の位置関係を
示すメモリマップである。 １……CPU（中央処理装置）、２……メインメモリ、３
……フレームバッファ（画像メモリ）、４……CRT表示
装置、５……CRTコントローラ、10……プロセッサ部、1
1……コマンドレジスタ、13……マイクロROM、20……表
示制御回路、21……スタートアドレスレジスタ、33s,33
e,34s,34e……表示タイミング設定用レジスタ。
に適用した場合の一実施例を示すブロック図、 第２図は、その中の表示制御回路の要部の構成例を示す
ブロック図、 第３図は、タイミング制御回路の構成例を示すブロック
図、 第４図は、表示画面と水平方向及び垂直方向の表示タイ
ミングとの関係を示す説明図、 第５図は、タイミング制御回路で形成される制御信号の
タイミングチャート、 第６図は、CRTコントローラで処理されるコマンドの流
れの一例を示すフローチャート、 第７図は本発明の他の実施例を示すブロック図、 第８図は、本発明の更に他の実施例を示すブロック図、 第９図は、グラフィック表示システムに構成例を示すブ
ロック図、 第10図は、フレームバッファ内の表示画面の位置関係を
示すメモリマップである。 １……CPU（中央処理装置）、２……メインメモリ、３
……フレームバッファ（画像メモリ）、４……CRT表示
装置、５……CRTコントローラ、10……プロセッサ部、1
1……コマンドレジスタ、13……マイクロROM、20……表
示制御回路、21……スタートアドレスレジスタ、33s,33
e,34s,34e……表示タイミング設定用レジスタ。
Claims (4)
- 【請求項１】一つの半導体チップ上において形成され、 外部のマイクロプロセッサから供給される複数のコマン
ドを前もって取り込んで保持可能なFIFOバッファと、 上記FIFOバッファに取り込まれた描画コマンドに基づい
て表示装置の画面に表示されるべき画像データを形成し
て外部の画像メモリに対して書込みを行なう信号を形成
する描画制御回路と、 上記表示装置の表示画面の大きさに対応して上記画像メ
モリ内の画像データを読み出して出力させる信号を形成
する表示制御回路と、 を有する表示制御装置であって、 上記表示制御回路は、上記画像メモリ内の表示したい画
像データ群の先頭アドレスを指定するレジスタを有し、
このレジスタに対する上記先頭アドレスの設定を、上記
FIFOバッファから読み出された画面切換えコマンドとそ
れに付随するパラメータとにより実行するように構成さ
れているとともに、 上記FIFOバッファに描画コマンドと画面切換えコマンド
および表示先頭アドレスとが取り込まれると、上記描画
制御回路が上記描画コマンドに従った描画処理を実行し
た後、上記表示制御回路が上記表示先頭アドレスに基づ
いて表示画像データ群の読み出しを行なって自動的に表
示画面を切り換えるように構成されていることを特徴と
する表示制御装置。 - 【請求項２】上記画像メモリ内の表示したい画像データ
群の先頭アドレスを指定するレジスタが複数個設けら
れ、これらのレジスタ内のアドレスの選択が上記FIFOバ
ッファから読み出された画面切換えコマンドをデコード
することにより、もしくはそのコマンドのパラメータの
指定によって実行されるように構成されてなることを特
徴とする特許請求の範囲第１項記載の表示制御装置。 - 【請求項３】上記レジスタに設定された先頭アドレスに
よって表示を開始させ一画面の最後に達するまで次のコ
マンドの取込みを実行しないように構成されてなること
を特徴とする特許請求の範囲第１項もしくは第２項記載
の表示制御装置。 - 【請求項４】上記レジスタに設定された先頭アドレスに
よって指示される画面を表示すべき回数を設定する表示
回数レジスタが設けられ、上記画像メモリ内の画像デー
タを読出し回数が上記表示回数レジスタに設定された回
数に達するまで次のコマンドの取込みを実行しないよう
に構成されてなることを特徴とする特許請求の範囲第１
項もしくは第２項記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065749A JPH0762822B2 (ja) | 1986-03-26 | 1986-03-26 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065749A JPH0762822B2 (ja) | 1986-03-26 | 1986-03-26 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224822A JPS62224822A (ja) | 1987-10-02 |
| JPH0762822B2 true JPH0762822B2 (ja) | 1995-07-05 |
Family
ID=13295976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065749A Expired - Fee Related JPH0762822B2 (ja) | 1986-03-26 | 1986-03-26 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762822B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582349A (en) * | 1978-12-19 | 1980-06-21 | Fujitsu Ltd | Display control system |
| JPS58125091A (ja) * | 1982-01-20 | 1983-07-25 | 富士通株式会社 | デイスプレイ装置 |
| JPS5979289A (ja) * | 1982-10-29 | 1984-05-08 | 富士ゼロックス株式会社 | グラフイツクデイスプレイ制御方式 |
-
1986
- 1986-03-26 JP JP61065749A patent/JPH0762822B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224822A (ja) | 1987-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |