JPH0763096B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0763096B2 JPH0763096B2 JP61000806A JP80686A JPH0763096B2 JP H0763096 B2 JPH0763096 B2 JP H0763096B2 JP 61000806 A JP61000806 A JP 61000806A JP 80686 A JP80686 A JP 80686A JP H0763096 B2 JPH0763096 B2 JP H0763096B2
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- JP
- Japan
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- transistor
- base
- collector
- diode
- layer
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はダイオード直列回路を構成する半導体装置に関
する。
する。
従来、集積回路でダイオードをシリーズに数個並べる場
合、半導体基板にそれぞれ独立に島をつくり、PNPある
いはNPNトランジスタをつくり、ダイオード接続して構
成している。しかしこれでは、集積化をねらう上で複数
個のシリーズダイオードを使用する時、面積が多く必要
となってしまう問題があった。
合、半導体基板にそれぞれ独立に島をつくり、PNPある
いはNPNトランジスタをつくり、ダイオード接続して構
成している。しかしこれでは、集積化をねらう上で複数
個のシリーズダイオードを使用する時、面積が多く必要
となってしまう問題があった。
本発明は上記実情に鑑みてなされたもので、シリーズダ
イオードを構成する集積回路の小面積化を達成し、また
ダイオードの逆耐圧を上げ、更にダイオード特性を（特
に大電流を取る時）改善することを目的とする。
イオードを構成する集積回路の小面積化を達成し、また
ダイオードの逆耐圧を上げ、更にダイオード特性を（特
に大電流を取る時）改善することを目的とする。
本発明は、半導体基板の一つの島に、シリーズダイオー
ドの１段目をラテラルPNP、２段目からNPNのトランジス
タ動作で構成する。よって上記ラテラルPNPトランジス
タがあるから逆耐圧がとれる。更に１段目のP,N電極と
最終段のＮ電極のエリアを大きくし、かつ各段のダイオ
ードがトランジスタアクションすることにより、大電流
においてもダイオード特性がよくなるものである。
ドの１段目をラテラルPNP、２段目からNPNのトランジス
タ動作で構成する。よって上記ラテラルPNPトランジス
タがあるから逆耐圧がとれる。更に１段目のP,N電極と
最終段のＮ電極のエリアを大きくし、かつ各段のダイオ
ードがトランジスタアクションすることにより、大電流
においてもダイオード特性がよくなるものである。
以下図面を参照して本発明の一実施例を説明する。第１
図（ａ）は同実施例のパターン平面図、同図（ｂ）は同
図（ａ）のB-B線に沿う断面図、第２図は第１図の等価
回路図、第３図は第２図の等価回路図である。この実施
例は第３図に示される如くシリーズダイオードD1〜D3が
構成され、このダイオードD1〜D3は、第２図に示される
如くトランジスタQ1〜Q3で構成されている。第１図にお
いて１はＰ型基板、２は該基板１に形成されたＮ型島領
域、３はN+埋め込み層、４はアノード配線、５はカソー
ド配線、６はラテラルPNPトランジスタQ1のエミッタ
層、７はトランジスタQ1のベース層（Ｎ型島領域２も同
ベース）、８はトランジスタQ1のコレクタ層、９はNPN
トランジスタQ2のベース層、101はトランジスタQ2のエ
ミッタ層（Q2のコレクタは島領域２が兼ねる）、10はト
ランジスタQ1のベース、コレクタ間をつなぐアルミニウ
ム配線、11はNPNトランジスタQ3のベース層、12はトラ
ンジスタQ3のエミッタ層（Q3のコレクタは島領域２が兼
ねる）、13はトランジスタQ2のエミッタ層とトランジス
タQ3のベース層をつなぐアルミニウム配線、14は第１段
ダイオードD1のＰ電極、15はダイオードD1のＮ電極、16
は第２段ダイオードD2のＰ電極、17はダイオードD2のＮ
電極、18は第３段ダイオードD3のＰ電極、19はダイオー
ドD3のＮ電極である。
図（ａ）は同実施例のパターン平面図、同図（ｂ）は同
図（ａ）のB-B線に沿う断面図、第２図は第１図の等価
回路図、第３図は第２図の等価回路図である。この実施
例は第３図に示される如くシリーズダイオードD1〜D3が
構成され、このダイオードD1〜D3は、第２図に示される
如くトランジスタQ1〜Q3で構成されている。第１図にお
いて１はＰ型基板、２は該基板１に形成されたＮ型島領
域、３はN+埋め込み層、４はアノード配線、５はカソー
ド配線、６はラテラルPNPトランジスタQ1のエミッタ
層、７はトランジスタQ1のベース層（Ｎ型島領域２も同
ベース）、８はトランジスタQ1のコレクタ層、９はNPN
トランジスタQ2のベース層、101はトランジスタQ2のエ
ミッタ層（Q2のコレクタは島領域２が兼ねる）、10はト
ランジスタQ1のベース、コレクタ間をつなぐアルミニウ
ム配線、11はNPNトランジスタQ3のベース層、12はトラ
ンジスタQ3のエミッタ層（Q3のコレクタは島領域２が兼
ねる）、13はトランジスタQ2のエミッタ層とトランジス
タQ3のベース層をつなぐアルミニウム配線、14は第１段
ダイオードD1のＰ電極、15はダイオードD1のＮ電極、16
は第２段ダイオードD2のＰ電極、17はダイオードD2のＮ
電極、18は第３段ダイオードD3のＰ電極、19はダイオー
ドD3のＮ電極である。
即ち上記構成は、Ｐ型基板１にＮ型島領域２を形成し、
この島領域をベースとするラテラルPNPトランジスタQ1
を形成し、このトランジスタのコレクタとベースを配線
10でショートし、前記トランジスタQ1のベース，コレク
タを用いかつこのコレクタ８（トランジスタQ2のベース
層９）上にＮ型層101を設けてNPNトランジスタQ2を形成
し、前記トランジスタQ1のベースをコレクタとしかつト
ランジスタQ1のベースに別にＰ型層11と該層上にＮ型層
12を設けてNPNトランジスタQ3を形成し、トランジスタQ
2のエミッタとトランジスタQ3のベースを配線13でショ
ートしたものである。
この島領域をベースとするラテラルPNPトランジスタQ1
を形成し、このトランジスタのコレクタとベースを配線
10でショートし、前記トランジスタQ1のベース，コレク
タを用いかつこのコレクタ８（トランジスタQ2のベース
層９）上にＮ型層101を設けてNPNトランジスタQ2を形成
し、前記トランジスタQ1のベースをコレクタとしかつト
ランジスタQ1のベースに別にＰ型層11と該層上にＮ型層
12を設けてNPNトランジスタQ3を形成し、トランジスタQ
2のエミッタとトランジスタQ3のベースを配線13でショ
ートしたものである。
上記構成よりなるシリーズダイオードにあっては、１つ
の島２に形成されるから、占有面積が小となる。また３
段ダイオードを考えると、第２図の等価回路においてト
ランジスタQ1はIF／β（Q1），Q2はIF／β（Q2），Q3は
IF／β（Q3）なるベース電流でそれぞれダイオード電圧
が発生する。但しβ（Q1）はQ1のhFE（電流増幅率）、
β（Q2），β（Q3）はそれぞれQ2，Q3のhFEである。即
ち第２図の順方向電流IFに対して1/βの電流が各トラン
ジスタのベースに流れるダイオード特性となり、かつ電
流IFの大部分は各トランジスタアクション（コレクタ‐
エミッタ間）による電流パスを流れるため、IFが大電流
の場合でもPN順方向電圧VFがほとんど変わらず、ダイオ
ード特性を良好に保持できる。またトランジスタQ1にラ
テラルPNP型を用いたため、ダイオードの逆耐圧が上が
る。また全ての素子がトランジスタアクションするた
め、基板への寄生電流がおさえられる。特に下段へのト
ランジスタほどVCE（コレクタ・エミッタ間電圧）が高
くβが高くなり、第１段のラテラルPNPトランジスタQ1
も、アノードのＰ層６のまわりをＮ層7,P層８で囲むた
め、寄生電流がおさえられるものである。
の島２に形成されるから、占有面積が小となる。また３
段ダイオードを考えると、第２図の等価回路においてト
ランジスタQ1はIF／β（Q1），Q2はIF／β（Q2），Q3は
IF／β（Q3）なるベース電流でそれぞれダイオード電圧
が発生する。但しβ（Q1）はQ1のhFE（電流増幅率）、
β（Q2），β（Q3）はそれぞれQ2，Q3のhFEである。即
ち第２図の順方向電流IFに対して1/βの電流が各トラン
ジスタのベースに流れるダイオード特性となり、かつ電
流IFの大部分は各トランジスタアクション（コレクタ‐
エミッタ間）による電流パスを流れるため、IFが大電流
の場合でもPN順方向電圧VFがほとんど変わらず、ダイオ
ード特性を良好に保持できる。またトランジスタQ1にラ
テラルPNP型を用いたため、ダイオードの逆耐圧が上が
る。また全ての素子がトランジスタアクションするた
め、基板への寄生電流がおさえられる。特に下段へのト
ランジスタほどVCE（コレクタ・エミッタ間電圧）が高
くβが高くなり、第１段のラテラルPNPトランジスタQ1
も、アノードのＰ層６のまわりをＮ層7,P層８で囲むた
め、寄生電流がおさえられるものである。
なお本発明は実施例のみに限られず、種々の応用が可能
である。例えば、第１図に示す第３段目のダイオードを
数個直列に並べて使用しても同様である。この場合第３
段目以降のダイオードは、コレクタ共通でベース，エミ
ッタ間のPN接合となる。また本発明によるシリーズダイ
オードは、実施例の第１段目，第２段目のみの構成とし
ても使用できる。
である。例えば、第１図に示す第３段目のダイオードを
数個直列に並べて使用しても同様である。この場合第３
段目以降のダイオードは、コレクタ共通でベース，エミ
ッタ間のPN接合となる。また本発明によるシリーズダイ
オードは、実施例の第１段目，第２段目のみの構成とし
ても使用できる。
以上説明した如く本発明によれば、集積回路の小面積
化、逆耐圧の向上が達成でき、しかも大電流時において
もダイオード特性が改善されるものである。
化、逆耐圧の向上が達成でき、しかも大電流時において
もダイオード特性が改善されるものである。
第１図（ａ）は本発明の一実施例のパターン平面図、同
図（ｂ）は同図（ａ）のB-B線に沿う断面図、第２図は
第１図の等価回路図、第３図は第２図の等価回路図であ
る。 １…Ｐ型基板、２…Ｎ型島領域、６…Q1のエミッタ層、
７…Q1のベース層、８…Q1のコレクタ層、９…Q2のベー
ス層、101…Q2のエミッタ層、10…配線、11…Q3のベー
ス層、12…Q3のエミッタ層、13…配線、Q1…ラテラルPN
Pトランジスタ、Q2，Q3…NPNトランジスタ，D1〜D3…直
列ダイオード。
図（ｂ）は同図（ａ）のB-B線に沿う断面図、第２図は
第１図の等価回路図、第３図は第２図の等価回路図であ
る。 １…Ｐ型基板、２…Ｎ型島領域、６…Q1のエミッタ層、
７…Q1のベース層、８…Q1のコレクタ層、９…Q2のベー
ス層、101…Q2のエミッタ層、10…配線、11…Q3のベー
ス層、12…Q3のエミッタ層、13…配線、Q1…ラテラルPN
Pトランジスタ、Q2，Q3…NPNトランジスタ，D1〜D3…直
列ダイオード。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭58−106954（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】Ｐ型半導体基体にＮ型島領域を形成し、こ
の島領域をベースとするラテラルPNPトランジスタを形
成し、このトランジスタのコレクタとベースを配線でシ
ョートし、前記ラテラルPNPトランジスタのベース、コ
レクタを用いかつこのコレクタ上にＮ型層を設けてNPN
トランジスタを形成し、前記ラテラルPNPトランジスタ
のエミッタを一方の電極とし前記NPNトランジスタのエ
ミッタを他方の電極とする直列接続された２個のダイオ
ードを構成するようにしたことを特徴とする半導体装
置。 - 【請求項２】Ｐ型半導体基体にＮ型島領域を形成し、こ
の島領域をベースとするラテラルPNPトランジスタを形
成し、このトランジスタのコレクタとベースを配線でシ
ョートし、前記ラテラルPNPトランジスタのベース、コ
レクタを用いかつこのコレクタ上にＮ型層を設けて第１
のNPNトランジスタを形成し、前記ラテラルPNPトランジ
スタのベースをコレクタとしかつ前記ラテラルPNPトラ
ンジスタのベースに別にＰ型層と該層上にＮ型層を設け
て第２のNPNトランジスタを形成し、前記第１のNPNトラ
ンジスタのエミッタと第２のNPNトランジスタのベース
を配線でショートし、前記ラテラルPNPトランジスタの
エミッタを一方の電極とし、前記第２のNPNトランジス
タのエミッタを他方の電極とする直列接続された３個の
ダイオードを構成するようにしたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000806A JPH0763096B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000806A JPH0763096B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159457A JPS62159457A (ja) | 1987-07-15 |
| JPH0763096B2 true JPH0763096B2 (ja) | 1995-07-05 |
Family
ID=11483923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000806A Expired - Fee Related JPH0763096B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763096B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4025023B2 (ja) * | 2001-01-18 | 2007-12-19 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106954U (ja) * | 1982-01-18 | 1983-07-21 | 三洋電機株式会社 | ダイオ−ド |
-
1986
- 1986-01-08 JP JP61000806A patent/JPH0763096B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159457A (ja) | 1987-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |