JPS61107773A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61107773A JPS61107773A JP59230623A JP23062384A JPS61107773A JP S61107773 A JPS61107773 A JP S61107773A JP 59230623 A JP59230623 A JP 59230623A JP 23062384 A JP23062384 A JP 23062384A JP S61107773 A JPS61107773 A JP S61107773A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- base
- diode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に、ダイオードとトランジス
タが複合化された半導体装置の構造の改良に関する。
タが複合化された半導体装置の構造の改良に関する。
［従来の技術］
第３図は、従来のフライホイールダイオード複合のパワ
ートランジスタの断面構造を示す図である。第３図にお
いて、トランジスタは、Ｎ＋＋域１およびＮ＋＋域１上
に形成されるＮ−型領域２よりなるコレクタと、Ｎ−型
頭Ｔ４２上に形成されるＰ型領域３からなるベースと、
ＰＰ！：！ｆＪ域３内に形成されるＮ＋＋域４かうなる
エミッタとから構成される。ダイオードは、Ｎ＋型領領
域１よびＮ−型領域２からなるカソード領域と、Ｎ−型
領域２上にＰ型領域３から分離して形成されるＰ型領域
５からなるアノード領域とで構成される。Ｐ型領域３お
よびＰ型領域５からなる領域の周縁外部には高耐圧化を
図るために、Ｐ型領域６からなるガードリングが設けら
れる。Ｎ＋型領領域１表面はコレクタ電極８が、Ｎ−型
領域２の表面には電極部を除いて表面保護用の絶縁膜７
が形成され、ベース領域、エミッタおよびアノ−、ド頭
域にはそれぞれベース電極９．エミッタおよび７ノード
電極１０が形成される。
ートランジスタの断面構造を示す図である。第３図にお
いて、トランジスタは、Ｎ＋＋域１およびＮ＋＋域１上
に形成されるＮ−型領域２よりなるコレクタと、Ｎ−型
頭Ｔ４２上に形成されるＰ型領域３からなるベースと、
ＰＰ！：！ｆＪ域３内に形成されるＮ＋＋域４かうなる
エミッタとから構成される。ダイオードは、Ｎ＋型領領
域１よびＮ−型領域２からなるカソード領域と、Ｎ−型
領域２上にＰ型領域３から分離して形成されるＰ型領域
５からなるアノード領域とで構成される。Ｐ型領域３お
よびＰ型領域５からなる領域の周縁外部には高耐圧化を
図るために、Ｐ型領域６からなるガードリングが設けら
れる。Ｎ＋型領領域１表面はコレクタ電極８が、Ｎ−型
領域２の表面には電極部を除いて表面保護用の絶縁膜７
が形成され、ベース領域、エミッタおよびアノ−、ド頭
域にはそれぞれベース電極９．エミッタおよび７ノード
電極１０が形成される。
従来の複合化技術においては、フライホイールダイオー
ドとトランジスタの分離は第３図に示されるように、Ｎ
−領域を挾んでベース領域３と７ノード領域５とを距離
ＩＩＭして行なわれる。この距離見に対する制約として
は、ガードリング６が不要であるような低耐圧用の複合
トランジスタの場合は、複合トランジスタが形成される
チップのサイズの許容できる範囲で決定される。また、
高耐圧用の複合トランジスタの場合は、トランジスタの
ベース領域とフライホイールダイオードの７ノードとの
間のＮ−領域において高耐圧印加時に形成される空乏層
が到達し得る範囲にする必要がある。従来の複合トラン
ジスタの場合は上述のような構造によりトランジスタと
ダイオードとを分離していた。
ドとトランジスタの分離は第３図に示されるように、Ｎ
−領域を挾んでベース領域３と７ノード領域５とを距離
ＩＩＭして行なわれる。この距離見に対する制約として
は、ガードリング６が不要であるような低耐圧用の複合
トランジスタの場合は、複合トランジスタが形成される
チップのサイズの許容できる範囲で決定される。また、
高耐圧用の複合トランジスタの場合は、トランジスタの
ベース領域とフライホイールダイオードの７ノードとの
間のＮ−領域において高耐圧印加時に形成される空乏層
が到達し得る範囲にする必要がある。従来の複合トラン
ジスタの場合は上述のような構造によりトランジスタと
ダイオードとを分離していた。
［発明が解決しようとする問題点］
第４図は第３図に示される半導体装置の等価回路図であ
る。第４図に破線で示されるように、ブレナタイプにて
同一チップ内にフライホイールダイオードを複合する従
来の方法においては、トランジスタのベース（第３図の
３）をコレクタとして、ダイオードのアノード（第３図
の５）をエミッタとし、トランジスタのコレクタとダイ
オードのカソードとの共通領域であるＮ−領域（第３図
においで２）をベースとするラテラルＰＮＰ寄生トラ−
ンジスタが形成される。このラテラルＰＮＰ寄生トラン
ジスタによる電流増幅が以下に述べるような問題点を引
き起こす。
る。第４図に破線で示されるように、ブレナタイプにて
同一チップ内にフライホイールダイオードを複合する従
来の方法においては、トランジスタのベース（第３図の
３）をコレクタとして、ダイオードのアノード（第３図
の５）をエミッタとし、トランジスタのコレクタとダイ
オードのカソードとの共通領域であるＮ−領域（第３図
においで２）をベースとするラテラルＰＮＰ寄生トラ−
ンジスタが形成される。このラテラルＰＮＰ寄生トラン
ジスタによる電流増幅が以下に述べるような問題点を引
き起こす。
インダクティプ負荷においてスイッチング素子Ｉ□′
として用いる場合、ターンオフ時にエミッタビーベース
８間に逆バイアスを印加することが多い。
８間に逆バイアスを印加することが多い。
ラテラルＰＮＰ寄生トランジスタの電流壜幅率が大きい
場合においては、エミッタビーベース８間を逆バイアス
したとき、エミッタビーベース８間のインピーダンスが
低くなり、エミッタＥ−ペースＢ間に流れる電流■ε８
が非常に大きくなる。
場合においては、エミッタビーベース８間を逆バイアス
したとき、エミッタビーベース８間のインピーダンスが
低くなり、エミッタＥ−ペースＢ間に流れる電流■ε８
が非常に大きくなる。
具体的な例により少し詳しく説明する。
第５図は、３層インバータ回路の１１ｉ！分に対応する
回路の等価回路図である。第５図において、ＮＰＮＩ−
ランジスタＴｒ１のエミッタとＮＰＮトランジスタＴｒ
２のコレクタとが接続される。トランジスタＴｒ １の
ベース−エミッタ間には逆バイアスが印加される。トラ
ンジスタＴｒ２のベース−エミッタ間にこの回路の駆動
用信号が与えられる。トランジスタＴｒ １．Ｔｒ ２
にはそれぞれフライホイールダイオードＤ、、Ｄ、が接
続される。コイルしかこの回路の負荷である。トランジ
スタＴｒ２に第５図に示すような信号が与えられると信
号レベルに応じてトランジスタＴｒ２がオフ状態になる
。このとき負荷電流Ｉｔが図の破線で示すような方向（
トランジスタＴｒ２のコレクタからエミッタへの方向）
へ流れて電流■。となる。次にトランジスタＴｒ２がオ
フ状態になると、負荷電流■Ｌは図に実線で示されるよ
うにフライホイールダイオードＤ、の順方向に流れる。
回路の等価回路図である。第５図において、ＮＰＮＩ−
ランジスタＴｒ１のエミッタとＮＰＮトランジスタＴｒ
２のコレクタとが接続される。トランジスタＴｒ １の
ベース−エミッタ間には逆バイアスが印加される。トラ
ンジスタＴｒ２のベース−エミッタ間にこの回路の駆動
用信号が与えられる。トランジスタＴｒ １．Ｔｒ ２
にはそれぞれフライホイールダイオードＤ、、Ｄ、が接
続される。コイルしかこの回路の負荷である。トランジ
スタＴｒ２に第５図に示すような信号が与えられると信
号レベルに応じてトランジスタＴｒ２がオフ状態になる
。このとき負荷電流Ｉｔが図の破線で示すような方向（
トランジスタＴｒ２のコレクタからエミッタへの方向）
へ流れて電流■。となる。次にトランジスタＴｒ２がオ
フ状態になると、負荷電流■Ｌは図に実線で示されるよ
うにフライホイールダイオードＤ、の順方向に流れる。
このことは、ラテラルＰＮＰ寄生トランジスタにおいて
、ダイオードＤ、のアノードがエミッタＥＬになり１ま
たダイオードＤ、のカソードがベースＢＬとなるので、
寄生トランジスタのエミッタＥＬからベースＢ、ヘキャ
リアが注入されたことになる。
、ダイオードＤ、のアノードがエミッタＥＬになり１ま
たダイオードＤ、のカソードがベースＢＬとなるので、
寄生トランジスタのエミッタＥＬからベースＢ、ヘキャ
リアが注入されたことになる。
このとき、トランジスタのベースＢがトランジスタのエ
ミッタＥに対して逆バイアス状態であると、寄生トラン
ジスタのコレクタＣＬとエミッタＥＬが順方向にバイア
スされた状態になり、寄生トランジスタが動作する。こ
の結果、上述のトランジスタのエミッタＥからベースＢ
に流れる電流Ｉ＝Ｓが増加し、トランジスタのベースＢ
−エミッタＥ間に与えられる逆バイアスが十分に印加さ
れないようになる。このことにより、トランジスタにお
いてｄ Ｖ／ｄｔ耐量の低下や、耐圧の低下が生じ、ま
た逆バイアス電源の損失の増加をも当然引き起こす。
ミッタＥに対して逆バイアス状態であると、寄生トラン
ジスタのコレクタＣＬとエミッタＥＬが順方向にバイア
スされた状態になり、寄生トランジスタが動作する。こ
の結果、上述のトランジスタのエミッタＥからベースＢ
に流れる電流Ｉ＝Ｓが増加し、トランジスタのベースＢ
−エミッタＥ間に与えられる逆バイアスが十分に印加さ
れないようになる。このことにより、トランジスタにお
いてｄ Ｖ／ｄｔ耐量の低下や、耐圧の低下が生じ、ま
た逆バイアス電源の損失の増加をも当然引き起こす。
それゆえに、この発明の目的は、上述の欠点を除去し、
フライホイールダイオードとトランジスタの複合化によ
って生ずる寄生ラテラルトランジスタの効果を低減した
半導体装置を提供することである。
フライホイールダイオードとトランジスタの複合化によ
って生ずる寄生ラテラルトランジスタの効果を低減した
半導体装置を提供することである。
［問題点を解決するための手段］
奇生トランジスタによる効果を低減させるためには、ラ
テラル寄生トランジスタの電流増幅率を低減させればよ
い。そこで、この発明においては次のような手段を設け
る。すなわち、トランジスタのベース領域とダイオード
の７ノード領域との間に第１伝導型のコレクタ領域に新
たに独立の第２伝導型の＠域を設ける。この独立の第２
伝導型の半導体領域は少なくとも１個でよいが、複数個
設ければ寄生トランジスタのＴＲＦ−増幅率を低減させ
るにはさらに有効な手段となる。
テラル寄生トランジスタの電流増幅率を低減させればよ
い。そこで、この発明においては次のような手段を設け
る。すなわち、トランジスタのベース領域とダイオード
の７ノード領域との間に第１伝導型のコレクタ領域に新
たに独立の第２伝導型の＠域を設ける。この独立の第２
伝導型の半導体領域は少なくとも１個でよいが、複数個
設ければ寄生トランジスタのＴＲＦ−増幅率を低減させ
るにはさらに有効な手段となる。
この独立の第２伝導型の半導体領域を形成する際の条件
として、トランジスタのエミッターコレクタ間またはダ
イオードの７ノ一ドーカソード間に逆バイアスが印加さ
れたとき各接合より延びる空乏層が到達し得る範囲に独
立の第２伝導型半導体領域を配置することが必要である
。この条件により、高耐圧トランジスタ（コレクターベ
ース間にガードリングを必要とする程度の）において、
高耐圧特性を損なうことなく目的とする効果を得ること
が可能となる。
として、トランジスタのエミッターコレクタ間またはダ
イオードの７ノ一ドーカソード間に逆バイアスが印加さ
れたとき各接合より延びる空乏層が到達し得る範囲に独
立の第２伝導型半導体領域を配置することが必要である
。この条件により、高耐圧トランジスタ（コレクターベ
ース間にガードリングを必要とする程度の）において、
高耐圧特性を損なうことなく目的とする効果を得ること
が可能となる。
さらに、この独立の第２伝導型の半導体領域を形成する
ことは、従来の技術で十分可能であり、特に、ガードリ
ング形成時に必要部分に同時に形成すれば工程を追加す
る必要もない。
ことは、従来の技術で十分可能であり、特に、ガードリ
ング形成時に必要部分に同時に形成すれば工程を追加す
る必要もない。
し作用］
ラテラル寄生トランジスタの電流増幅率は、トランジス
タのコレクタを奇生１−ランジスタのベースとしたとき
、ダイオードのアノードである奇生トランジスタのエミ
ッタとトランジスタのベースである寄生トランジスタの
コレクタとに挾まれるラテラル寄生トランジスタのベー
ス幅Ｗしの二乗に大きく依存し、その関係は逆比例の関
係である。 □′したがって、この発明の特徴で
あるトランジスタのベースとダイオードのアノードとに
挾まれた第１伝導型半導体領域内に形成される独立の第
２伝導型半導体層はキャリアの流れを阻止する機能を有
するので、ラテラル寄生トランジスタのベース幅Ｗしを
実質的に長くすることにより寄生トランジスタの電流増
幅率を小さくすることができる。
タのコレクタを奇生１−ランジスタのベースとしたとき
、ダイオードのアノードである奇生トランジスタのエミ
ッタとトランジスタのベースである寄生トランジスタの
コレクタとに挾まれるラテラル寄生トランジスタのベー
ス幅Ｗしの二乗に大きく依存し、その関係は逆比例の関
係である。 □′したがって、この発明の特徴で
あるトランジスタのベースとダイオードのアノードとに
挾まれた第１伝導型半導体領域内に形成される独立の第
２伝導型半導体層はキャリアの流れを阻止する機能を有
するので、ラテラル寄生トランジスタのベース幅Ｗしを
実質的に長くすることにより寄生トランジスタの電流増
幅率を小さくすることができる。
［発明の実施例］
第１図は、この発明の特徴を最もよく示す半導体装置の
断面構造図である。第１図において、第３因の従来の装
置と同一の領域は同一の符号が付されているが、この発
明の特徴として新たに独立のＰ型頭域１１が設けられる
。
断面構造図である。第１図において、第３因の従来の装
置と同一の領域は同一の符号が付されているが、この発
明の特徴として新たに独立のＰ型頭域１１が設けられる
。
第５図は、この発明を高耐圧ダーリントントランジスタ
に適用した場合の半導体装置の断面構造図である。以下
、この発明の具体的効果について具体的な数字を挙げて
説明する。第５図に示されるダーリントントランジスタ
において、Ｎ″領域１は比抵抗４０〜５０Ω・ａｍ、厚
みはプレーナの表面より６０μ、Ｎ＋領域１はコレクタ
電極８に接する表面の１１１度はｆ３ ｘ １Ｑ ”
ａｔｏｎｅｓ ／ｃ１ｍ’以上であり、深さ１５０μの
拡散層、Ｐ領域はベースガードリング領域ともに表面濃
度５Ｘ１０＋♂ａｔｏｍｓ ／ｃ１．深さ２５μの拡散
層、Ｎ”ｆｌｐＩｌ、ハ、不純物濃度１Ｘ １Ｑ ”
ａｔｏＩｌｌｓ ／ｅ１ｍ２以上、深さ１０μの拡散
領域である。この発明によるＰ領域は、トランジスタの
ベースとダイオードのアノードに挾まれるＮ−領域に各
々よりマスク寸法上６０μＩｌ１１ｍｌシて形成される
。従来構造の場合のトランジスタのベースと分離された
ダイオードの７ノードの端までの距離はマスク寸法上６
０μｍである。回路構成を第５図に示される回路として
、負荷電流Ｉ、を１５Ａ流した場合の条件で、従来の半
導体装置と本発明による半導体装置におけるエミッター
ベース間に流れる電流ＩＩ！ａを比較す、る。
に適用した場合の半導体装置の断面構造図である。以下
、この発明の具体的効果について具体的な数字を挙げて
説明する。第５図に示されるダーリントントランジスタ
において、Ｎ″領域１は比抵抗４０〜５０Ω・ａｍ、厚
みはプレーナの表面より６０μ、Ｎ＋領域１はコレクタ
電極８に接する表面の１１１度はｆ３ ｘ １Ｑ ”
ａｔｏｎｅｓ ／ｃ１ｍ’以上であり、深さ１５０μの
拡散層、Ｐ領域はベースガードリング領域ともに表面濃
度５Ｘ１０＋♂ａｔｏｍｓ ／ｃ１．深さ２５μの拡散
層、Ｎ”ｆｌｐＩｌ、ハ、不純物濃度１Ｘ １Ｑ ”
ａｔｏＩｌｌｓ ／ｅ１ｍ２以上、深さ１０μの拡散
領域である。この発明によるＰ領域は、トランジスタの
ベースとダイオードのアノードに挾まれるＮ−領域に各
々よりマスク寸法上６０μＩｌ１１ｍｌシて形成される
。従来構造の場合のトランジスタのベースと分離された
ダイオードの７ノードの端までの距離はマスク寸法上６
０μｍである。回路構成を第５図に示される回路として
、負荷電流Ｉ、を１５Ａ流した場合の条件で、従来の半
導体装置と本発明による半導体装置におけるエミッター
ベース間に流れる電流ＩＩ！ａを比較す、る。
第６Ａ図は従来の半導体装置を用いた場合の電流ＩＣＩ
ＩＥＩＩを示し、第６Ｂ図はこの発明による半導体装置
の電流！。、ＩＥＩＩをそれぞれ示す。
ＩＥＩＩを示し、第６Ｂ図はこの発明による半導体装置
の電流！。、ＩＥＩＩをそれぞれ示す。
第６Ａ図、第６Ｂ図から見られるように従来の半導体装
置に比べてこの発明による半導体装置においてはエミッ
ターベース間電流ＩεＢは大幅に低減されていることが
わかる。
置に比べてこの発明による半導体装置においてはエミッ
ターベース間電流ＩεＢは大幅に低減されていることが
わかる。
［発明の効果］
以上のように、この発明においては、ダイオード複合ト
ランジスタにおいて、トランジスタのベース領域とダイ
オードのアノード領域との間のコレクタ領域にキャリア
阻止用の領域を新たに設けたので、汀生トランジスタの
ベース領域の幅を実質的に長くすることができる。した
がって、寄生トランジスタの電流増幅率を低減すること
ができ、ダイオード複合トランジスタの（Ｉｖ、／ｄｔ
耐吊および耐圧を高めることができる。
ランジスタにおいて、トランジスタのベース領域とダイ
オードのアノード領域との間のコレクタ領域にキャリア
阻止用の領域を新たに設けたので、汀生トランジスタの
ベース領域の幅を実質的に長くすることができる。した
がって、寄生トランジスタの電流増幅率を低減すること
ができ、ダイオード複合トランジスタの（Ｉｖ、／ｄｔ
耐吊および耐圧を高めることができる。
第１図はこの発明の特徴を示す半導体装置の断面ＭＩｔ
造図である。第２図はこの発明の一実ａ例である半導体
装置の構造の断面図である。第３図は従来の半導体装置
の構造を示す断面図である。第４図は、第３図の半導体
装置の等価回路図である。 第５図は半導体装置の適用回路の動作を示すための図で
ある。第６Ａ図は従来の半導体装置の特性を示す図であ
る。第６Ｂ図はこの発明による半導体装置の特性を示す
図である。 図において、１はＮ＋コレクタ領域およびダイオードの
カソード領域、２はＮ−コレクタ＠域およびダイオード
のカソード領域、３，３ａ 、３ｂはＰ型ベース領域、
４．４ａ、４１１．４ｃはＮ−型エミッタ領域、５はＰ
型アノード領域、６は高耐圧化のためのガードリング、
７は表面保護のだめの絶縁膜、８はコレクタおよびカソ
ードの電極、９はベース電極、１ｏはエミッタおよびア
ノードの共通の電極、１１はこの発明の特徴である分離
Ｐ型領域である。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄：で 乃１図 心２図 躬３図 ６４図 心５図 心６Ａ図 ６６８図 手続補正書（自発） １．事件の表示 特願昭５９−２３０６２３号２、
発明の名称 半導体装置 ３、補正をする省 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１） 明細書第４頁第６行ないしＭ７行の「ブレナ」
を「プレーナ」に訂正する。 （２） ｕ書１６頁Ｍ１２行ｒＵ方向Ｊ ’Ｅ：「逆
方向」に訂正する。 （３） 明細書第９頁第１２行の「第５図」を「第２図
」に訂正する。 （４） 明細書第１２頁第４行ないし第５／Ｉテの「Ｎ
−型エミッタ」を「Ｎ＋型エミッタ」に訂正する。 以上 −Ａ凸１
造図である。第２図はこの発明の一実ａ例である半導体
装置の構造の断面図である。第３図は従来の半導体装置
の構造を示す断面図である。第４図は、第３図の半導体
装置の等価回路図である。 第５図は半導体装置の適用回路の動作を示すための図で
ある。第６Ａ図は従来の半導体装置の特性を示す図であ
る。第６Ｂ図はこの発明による半導体装置の特性を示す
図である。 図において、１はＮ＋コレクタ領域およびダイオードの
カソード領域、２はＮ−コレクタ＠域およびダイオード
のカソード領域、３，３ａ 、３ｂはＰ型ベース領域、
４．４ａ、４１１．４ｃはＮ−型エミッタ領域、５はＰ
型アノード領域、６は高耐圧化のためのガードリング、
７は表面保護のだめの絶縁膜、８はコレクタおよびカソ
ードの電極、９はベース電極、１ｏはエミッタおよびア
ノードの共通の電極、１１はこの発明の特徴である分離
Ｐ型領域である。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄：で 乃１図 心２図 躬３図 ６４図 心５図 心６Ａ図 ６６８図 手続補正書（自発） １．事件の表示 特願昭５９−２３０６２３号２、
発明の名称 半導体装置 ３、補正をする省 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１） 明細書第４頁第６行ないしＭ７行の「ブレナ」
を「プレーナ」に訂正する。 （２） ｕ書１６頁Ｍ１２行ｒＵ方向Ｊ ’Ｅ：「逆
方向」に訂正する。 （３） 明細書第９頁第１２行の「第５図」を「第２図
」に訂正する。 （４） 明細書第１２頁第４行ないし第５／Ｉテの「Ｎ
−型エミッタ」を「Ｎ＋型エミッタ」に訂正する。 以上 −Ａ凸１
Claims (2)
- （１）バイポーラトランジスタとダイオードとが同一半
導体基体内に形成され、前記トランジスタのコレクタ領
域と前記ダイオードのカソード領域とが同一の第１伝導
型半導体層を共有し、前記トランジスタのベース領域と
前記ダイオードのアノード領域とが互いに独立した第２
伝導型半導体層で形成され、前記トランジスタの前記ベ
ース領域の表面部の一部に第１伝導型半導体領域からな
るエミッタ領域を有し、前記トランジスタの前記エミッ
タ領域と前記ダイオードのアノード領域とが電気的に接
続される半導体装置であつて、前記トランジスタのベー
ス領域と前記ダイオードのアノード領域とにより挾まれ
た前記トランジスタのコレクタ領域内に前記ベース領域
と前記アノード領域とから分離された第２伝導型半導体
領域が形成された、半導体装置。 - （２）前記第１伝導型はＮ型であり、前記第２伝導型は
Ｐ型である、特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230623A JPS61107773A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230623A JPS61107773A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107773A true JPS61107773A (ja) | 1986-05-26 |
Family
ID=16910673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230623A Pending JPS61107773A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480047U (ja) * | 1990-11-27 | 1992-07-13 | ||
| JP2008004582A (ja) * | 2006-06-20 | 2008-01-10 | Sansha Electric Mfg Co Ltd | 縦型の高速スイッチングデバイス |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227277A (en) * | 1975-08-25 | 1977-03-01 | Origin Electric Co Ltd | Darlington connction type semiconductor unit |
-
1984
- 1984-10-30 JP JP59230623A patent/JPS61107773A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227277A (en) * | 1975-08-25 | 1977-03-01 | Origin Electric Co Ltd | Darlington connction type semiconductor unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480047U (ja) * | 1990-11-27 | 1992-07-13 | ||
| JP2008004582A (ja) * | 2006-06-20 | 2008-01-10 | Sansha Electric Mfg Co Ltd | 縦型の高速スイッチングデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100197912B1 (ko) | 전원 집적회로 | |
| US4027325A (en) | Integrated full wave diode bridge rectifier | |
| JPS6358380B2 (ja) | ||
| JPH04233232A (ja) | 半導体装置 | |
| JP3146579B2 (ja) | プログラマブル過電圧保護回路 | |
| US5148250A (en) | Bipolar transistor as protective element for integrated circuits | |
| JPS60240158A (ja) | 半導体回路 | |
| JPH055383B2 (ja) | ||
| KR20040002654A (ko) | 반도체 집적 회로 장치 | |
| JP3459532B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP3216315B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS6223098Y2 (ja) | ||
| JP2784458B2 (ja) | サージ防護素子 | |
| JPH01106464A (ja) | ラッチアップおよび静電放電保護構造 | |
| EP0037818A4 (en) | POWER SOURCE WITH SATURATION PROTECTION. | |
| JPH0236558A (ja) | 半導体装置 | |
| JPH027191B2 (ja) | ||
| JP3131694B2 (ja) | パワートランジスタデバイス | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JP2751103B2 (ja) | ダイオード | |
| JP2557984B2 (ja) | 半導体装置の入力保護回路 | |
| JP2725359B2 (ja) | 半導体集積回路装置 | |
| JPH0440272Y2 (ja) | ||
| JP2953623B2 (ja) | プレーナ型サイリスタ | |
| JPH03108726A (ja) | 過電流制限型半導体装置 |