JPH0764769A - 乗算器 - Google Patents
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- JPH0764769A JPH0764769A JP5211569A JP21156993A JPH0764769A JP H0764769 A JPH0764769 A JP H0764769A JP 5211569 A JP5211569 A JP 5211569A JP 21156993 A JP21156993 A JP 21156993A JP H0764769 A JPH0764769 A JP H0764769A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】
【目的】 高速かつ高精度の乗算を行うことが可能な乗
算器を提供することである。 【構成】 直並列型の乗算器において、単位演算ブロッ
クに、その単位演算ブロックに入力される乗数ビット
（例えばｋ０）と一の単位期間においてその単位演算ブ
ロックに入力された被乗数ビット（例えばＤ１）との論
理積または、その単位演算ブロックに入力される乗数ビ
ット（例えばｋ０）と上記一の単位期間よりも前の単位
期間においてその単位演算ブロックに入力された被乗数
ビット（例えばＤ１）との論理積を選択的に出力するた
めの選択回路（例えば１４ａ）を設け、この選択回路
（例えば１４ａ）の出力を加算器（例えば１２ａ）に入
力することを特徴とする。
算器を提供することである。 【構成】 直並列型の乗算器において、単位演算ブロッ
クに、その単位演算ブロックに入力される乗数ビット
（例えばｋ０）と一の単位期間においてその単位演算ブ
ロックに入力された被乗数ビット（例えばＤ１）との論
理積または、その単位演算ブロックに入力される乗数ビ
ット（例えばｋ０）と上記一の単位期間よりも前の単位
期間においてその単位演算ブロックに入力された被乗数
ビット（例えばＤ１）との論理積を選択的に出力するた
めの選択回路（例えば１４ａ）を設け、この選択回路
（例えば１４ａ）の出力を加算器（例えば１２ａ）に入
力することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、乗算器に関するもので
あり、特に一般的に直並列乗算器と呼ばれる乗算器に関
する。
あり、特に一般的に直並列乗算器と呼ばれる乗算器に関
する。
【０００２】
【従来の技術】図６は従来の直並列乗算器の構成を示し
た概念図であり、図７は図６の直並列乗算器で行われる
演算動作を示した説明図である。以下の説明では、２の
補数で表現された乗数ｋ０〜ｋ３（ｋ０はＬＳＢ、ｋ３
は符号ビット）と２の補数で表現された被乗数Ｄ０〜Ｄ
４（Ｄ０はＬＳＢ、Ｄ４は符号ビット）との乗算につい
て説明する。
た概念図であり、図７は図６の直並列乗算器で行われる
演算動作を示した説明図である。以下の説明では、２の
補数で表現された乗数ｋ０〜ｋ３（ｋ０はＬＳＢ、ｋ３
は符号ビット）と２の補数で表現された被乗数Ｄ０〜Ｄ
４（Ｄ０はＬＳＢ、Ｄ４は符号ビット）との乗算につい
て説明する。
【０００３】まず、図６に示した直並列乗算器の各構成
要素について説明する。ＡＮＤゲ―ト３１ａ〜３１ｃお
よびＮＡＮＤゲ―ト３１ｄ（以下、必要に応じて、これ
らを論理積回路という。）は、直並列乗算器に対して並
列に入力される乗数ｋ０〜ｋ３と乗算器に対して１クロ
ック期間毎に順次直列に入力される被乗数Ｄ０〜Ｄ４と
の論理積を得るものである。全加算器３２ａ〜３２ｄ
は、論理積回路３１ａ〜３１ｄの出力、前段からの出力
およびキャリ―出力を加算して、その加算出力を後段に
出力するものである。遅延回路３３ａ〜３３ｄは、クロ
ック信号ＢＣＫにより、全加算器３２ａ〜３２ｄからの
キャリ―出力を１クロック期間遅延させるものである。
遅延回路３４ｄ〜３４ｂは、全加算器３２ｄ〜３２ｂの
それぞれの加算出力をそれぞれ１クロック期間遅延させ
て全加算器３２ｃ〜３２ａへ出力するものである。
要素について説明する。ＡＮＤゲ―ト３１ａ〜３１ｃお
よびＮＡＮＤゲ―ト３１ｄ（以下、必要に応じて、これ
らを論理積回路という。）は、直並列乗算器に対して並
列に入力される乗数ｋ０〜ｋ３と乗算器に対して１クロ
ック期間毎に順次直列に入力される被乗数Ｄ０〜Ｄ４と
の論理積を得るものである。全加算器３２ａ〜３２ｄ
は、論理積回路３１ａ〜３１ｄの出力、前段からの出力
およびキャリ―出力を加算して、その加算出力を後段に
出力するものである。遅延回路３３ａ〜３３ｄは、クロ
ック信号ＢＣＫにより、全加算器３２ａ〜３２ｄからの
キャリ―出力を１クロック期間遅延させるものである。
遅延回路３４ｄ〜３４ｂは、全加算器３２ｄ〜３２ｂの
それぞれの加算出力をそれぞれ１クロック期間遅延させ
て全加算器３２ｃ〜３２ａへ出力するものである。
【０００４】つぎに、図７を参照して、図６に示した直
並列乗算器の動作について説明する。ここでは、以下の
前提にたって説明を行う。乗数ｋ０〜ｋ３については、
被乗数Ｄ０〜Ｄ４が現デ―タから次のデ―タへ移行して
も変化しないものとする。また、被乗数Ｄ０〜Ｄ４につ
いては、現デ―タから次のデ―タへ連続的に移行する、
すなわち現デ―タから次のデ―タへ移行する際にも１ク
ロック期間の間隔でデ―タが乗算器に入力されるものと
する。なお、図７に示した３ビットの拡張デ―タビット
Ｄ４〜Ｄ４は符号ビットＤ４と同一のものである。直並
列乗算器では拡張デ―タを設けることにより正しい演算
結果を得ることができ、通常の直並列乗算器では拡張デ
―タは不可欠のものとなっている。
並列乗算器の動作について説明する。ここでは、以下の
前提にたって説明を行う。乗数ｋ０〜ｋ３については、
被乗数Ｄ０〜Ｄ４が現デ―タから次のデ―タへ移行して
も変化しないものとする。また、被乗数Ｄ０〜Ｄ４につ
いては、現デ―タから次のデ―タへ連続的に移行する、
すなわち現デ―タから次のデ―タへ移行する際にも１ク
ロック期間の間隔でデ―タが乗算器に入力されるものと
する。なお、図７に示した３ビットの拡張デ―タビット
Ｄ４〜Ｄ４は符号ビットＤ４と同一のものである。直並
列乗算器では拡張デ―タを設けることにより正しい演算
結果を得ることができ、通常の直並列乗算器では拡張デ
―タは不可欠のものとなっている。
【０００５】現デ―タの第１番目の被乗数ビットＤ０が
乗算器に入力されるクロック期間では、論理積回路３１
ａ〜３１ｄからそれぞれ“ｋ０Ｄ０”、“ｋ１Ｄ０”、
“ｋ２Ｄ０”および“ｋ３Ｄ０バ―”（ｋ０Ｄ０の論理
値を反転したもの、以下同様）が出力される。これらの
論理積回路３１ａ〜３１ｄからの出力その他を受けて、
全加算器３２ａ〜３２ｄでは所定の加算動作が行われ
る。
乗算器に入力されるクロック期間では、論理積回路３１
ａ〜３１ｄからそれぞれ“ｋ０Ｄ０”、“ｋ１Ｄ０”、
“ｋ２Ｄ０”および“ｋ３Ｄ０バ―”（ｋ０Ｄ０の論理
値を反転したもの、以下同様）が出力される。これらの
論理積回路３１ａ〜３１ｄからの出力その他を受けて、
全加算器３２ａ〜３２ｄでは所定の加算動作が行われ
る。
【０００６】現デ―タの第２番目の被乗数ビットＤ１お
よび第３番目の被乗数ビットＤ２の各クロック期間につ
いても上記とほぼ同様の動作が行われる。
よび第３番目の被乗数ビットＤ２の各クロック期間につ
いても上記とほぼ同様の動作が行われる。
【０００７】現デ―タの第４番目の被乗数ビットＤ３が
乗算器に入力されるクロック期間になると、現デ―タの
第１番目の演算デ―タが初めて乗算器から出力される。
すなわち、この第１番目の演算デ―タとして、全加算器
１２ａから「（ｋ３Ｄ０バ―＋１）＋（ｋ２Ｄ１）＋
（ｋ１Ｄ２）＋（ｋ０Ｄ３）」の最下位ビット成分が出
力され、上位ビット成分は以降の出力に加算される（図
７参照）。
乗算器に入力されるクロック期間になると、現デ―タの
第１番目の演算デ―タが初めて乗算器から出力される。
すなわち、この第１番目の演算デ―タとして、全加算器
１２ａから「（ｋ３Ｄ０バ―＋１）＋（ｋ２Ｄ１）＋
（ｋ１Ｄ２）＋（ｋ０Ｄ３）」の最下位ビット成分が出
力され、上位ビット成分は以降の出力に加算される（図
７参照）。
【０００８】現デ―タの第５番目の被乗数ビットＤ４お
よび３ビットの拡張データビットＤ４〜Ｄ４が乗算器に
入力されるクロック期間においても同様の動作が行わ
れ、全加算器１２ａから現デ―タの第２番目〜第５番目
の演算デ―タが出力される。
よび３ビットの拡張データビットＤ４〜Ｄ４が乗算器に
入力されるクロック期間においても同様の動作が行わ
れ、全加算器１２ａから現デ―タの第２番目〜第５番目
の演算デ―タが出力される。
【０００９】以上のようにして、現デ―タの演算（乗
算）結果が得られる。すなわち、図７に示した現デ―タ
出力範囲の各デ―タを、通常の加算と同様に、縦方向に
加算したものが現デ―タの演算（乗算）結果として得ら
れる。
算）結果が得られる。すなわち、図７に示した現デ―タ
出力範囲の各デ―タを、通常の加算と同様に、縦方向に
加算したものが現デ―タの演算（乗算）結果として得ら
れる。
【００１０】現デ―タの拡張データビットＤ４〜Ｄ４が
乗算器に入力されるクロック期間がすべて終了すると、
引き続き次デ―タの第１番目の被乗数ビットｄ０が乗算
器に入力されるクロック期間となる。このとき全加算器
１２ａからは、「（ｋ３Ｄ４バ―）＋（ｋ２Ｄ４）＋
（ｋ１Ｄ４）＋（ｋ０ｄ０）」が出力される（図７参
照）。すなわち、現デ―タと次デ―タが混在したデータ
が出力されることになる。次デ―タの第２番目の被乗数
ビットｄ１および第３番目の被乗数ビットｄ２が乗算器
に入力されるクロック期間においても同様に、現デ―タ
と次デ―タが混在したデータが出力されることになる。
したがって、これらの３クロック期間において全加算器
１２ａから出力されるデータは、図７に示すように無効
データとなり、演算（乗算）結果として用いることはで
きない。
乗算器に入力されるクロック期間がすべて終了すると、
引き続き次デ―タの第１番目の被乗数ビットｄ０が乗算
器に入力されるクロック期間となる。このとき全加算器
１２ａからは、「（ｋ３Ｄ４バ―）＋（ｋ２Ｄ４）＋
（ｋ１Ｄ４）＋（ｋ０ｄ０）」が出力される（図７参
照）。すなわち、現デ―タと次デ―タが混在したデータ
が出力されることになる。次デ―タの第２番目の被乗数
ビットｄ１および第３番目の被乗数ビットｄ２が乗算器
に入力されるクロック期間においても同様に、現デ―タ
と次デ―タが混在したデータが出力されることになる。
したがって、これらの３クロック期間において全加算器
１２ａから出力されるデータは、図７に示すように無効
データとなり、演算（乗算）結果として用いることはで
きない。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の直並列乗算器では、現デ―タと次デ―タが混在したデ
ータが出力される期間が存在し、この期間で得られるデ
ータは無効データとなり、演算（乗算）結果として用い
ることはできなかった。したがって、その分演算時間が
長くなり、高速かつ高精度の乗算を行うことが困難であ
った。
の直並列乗算器では、現デ―タと次デ―タが混在したデ
ータが出力される期間が存在し、この期間で得られるデ
ータは無効データとなり、演算（乗算）結果として用い
ることはできなかった。したがって、その分演算時間が
長くなり、高速かつ高精度の乗算を行うことが困難であ
った。
【００１２】本発明の目的は、高速かつ高精度の乗算を
行うことが可能な乗算器を提供することである。
行うことが可能な乗算器を提供することである。
【００１３】
【課題を解決するための手段】本発明は、直並列型の乗
算器において、単位演算ブロックに、その単位演算ブロ
ックに入力される乗数ビットと一の単位期間においてそ
の単位演算ブロックに入力された被乗数ビットとの論理
積または、その単位演算ブロックに入力される乗数ビッ
トと上記一の単位期間よりも前の単位期間においてその
単位演算ブロックに入力された被乗数ビットとの論理積
を選択的に出力するための選択回路を設け、この選択回
路の出力を加算器に入力することを特徴とする。
算器において、単位演算ブロックに、その単位演算ブロ
ックに入力される乗数ビットと一の単位期間においてそ
の単位演算ブロックに入力された被乗数ビットとの論理
積または、その単位演算ブロックに入力される乗数ビッ
トと上記一の単位期間よりも前の単位期間においてその
単位演算ブロックに入力された被乗数ビットとの論理積
を選択的に出力するための選択回路を設け、この選択回
路の出力を加算器に入力することを特徴とする。
【００１４】
【実施例】図１〜図４は第１実施例を示したものであ
り、図１は直並列型の乗算器の構成を示した概念図、図
２および図３は図１の乗算器で行われる演算動作を示し
た説明図、図４は図１の選択回路１４ａ〜１４ｃおよび
選択回路１６ａ〜１６ｄの動作を示したタイムチャ―ト
である。なお、以下の説明では、２の補数で表現された
乗数ｋ０〜ｋ３（ｋ０はＬＳＢ、ｋ３は符号ビット）と
２の補数で表現された被乗数Ｄ０〜Ｄ７（Ｄ０はＬＳ
Ｂ、Ｄ７は符号ビット）との乗算を、図１に示した乗算
器で行う場合について説明する。
り、図１は直並列型の乗算器の構成を示した概念図、図
２および図３は図１の乗算器で行われる演算動作を示し
た説明図、図４は図１の選択回路１４ａ〜１４ｃおよび
選択回路１６ａ〜１６ｄの動作を示したタイムチャ―ト
である。なお、以下の説明では、２の補数で表現された
乗数ｋ０〜ｋ３（ｋ０はＬＳＢ、ｋ３は符号ビット）と
２の補数で表現された被乗数Ｄ０〜Ｄ７（Ｄ０はＬＳ
Ｂ、Ｄ７は符号ビット）との乗算を、図１に示した乗算
器で行う場合について説明する。
【００１５】まず、図１に示した直並列型の乗算器の各
構成要素について説明する。ＡＮＤゲ―ト１１ａ〜１１
ｃおよびＮＡＮＤゲ―ト１１ｄ（以下、必要に応じて、
これらを論理積回路という。）は、乗算器に対して並列
に入力される乗数ｋ０〜ｋ３と乗算器に対して１クロッ
ク期間毎に順次直列に入力される被乗数Ｄ０〜Ｄ７との
論理積を得るものである。全加算器１２ａ〜１２ｄは、
論理積回路１１ａ〜１１ｄの出力、前段からの出力およ
びキャリ―出力を加算して、その加算出力を後段に出力
するものである。遅延回路１３ａ〜１３ｄは、クロック
信号ＢＣＫにより入力デ―タを１クロック期間遅延させ
るものであり、例えばマスタ―／スレ―ブ型のＤフリッ
プフロップで構成されている。選択回路１４ａ〜１４ｃ
は、図示しない制御回路からの制御信号ＨＯＬＤ３〜Ｈ
ＯＬＤ１により、論理積回路１１ａ〜１１ｃの出力また
は遅延回路１３ａ〜１３ｃの出力のいずれか一方を選択
して遅延回路１３ａ〜１３ｃに入力するものである。遅
延回路１５ａ〜１５ｄは、全加算器１２ａ〜１２ｄから
のキャリ―出力を１クロック期間遅延させるものであ
り、例えばマスタ―／スレ―ブ型のＤフリップフロップ
で構成されている。選択回路１６ａ〜１６ｄは、図示し
ない制御回路からの制御信号ＣＬＲ３〜ＣＬＲ０によ
り、遅延回路１５ａ〜１５ｄの出力または予め決められ
た定数（ＣＬＲ０では論理値“１”、ＣＬＲ１〜３では
論理値“０”）のいずれか一方を選択して遅延回路１５
ａ〜１５ｃに入力するものである。
構成要素について説明する。ＡＮＤゲ―ト１１ａ〜１１
ｃおよびＮＡＮＤゲ―ト１１ｄ（以下、必要に応じて、
これらを論理積回路という。）は、乗算器に対して並列
に入力される乗数ｋ０〜ｋ３と乗算器に対して１クロッ
ク期間毎に順次直列に入力される被乗数Ｄ０〜Ｄ７との
論理積を得るものである。全加算器１２ａ〜１２ｄは、
論理積回路１１ａ〜１１ｄの出力、前段からの出力およ
びキャリ―出力を加算して、その加算出力を後段に出力
するものである。遅延回路１３ａ〜１３ｄは、クロック
信号ＢＣＫにより入力デ―タを１クロック期間遅延させ
るものであり、例えばマスタ―／スレ―ブ型のＤフリッ
プフロップで構成されている。選択回路１４ａ〜１４ｃ
は、図示しない制御回路からの制御信号ＨＯＬＤ３〜Ｈ
ＯＬＤ１により、論理積回路１１ａ〜１１ｃの出力また
は遅延回路１３ａ〜１３ｃの出力のいずれか一方を選択
して遅延回路１３ａ〜１３ｃに入力するものである。遅
延回路１５ａ〜１５ｄは、全加算器１２ａ〜１２ｄから
のキャリ―出力を１クロック期間遅延させるものであ
り、例えばマスタ―／スレ―ブ型のＤフリップフロップ
で構成されている。選択回路１６ａ〜１６ｄは、図示し
ない制御回路からの制御信号ＣＬＲ３〜ＣＬＲ０によ
り、遅延回路１５ａ〜１５ｄの出力または予め決められ
た定数（ＣＬＲ０では論理値“１”、ＣＬＲ１〜３では
論理値“０”）のいずれか一方を選択して遅延回路１５
ａ〜１５ｃに入力するものである。
【００１６】上記ＡＮＤゲ―ト１１ａ、全加算器１２
ａ、遅延回路１３ａ、選択回路１４ａ、遅延回路１５ａ
および選択回路１６ａにより、第１単位演算ブロックが
構成される。同様に、上記ＡＮＤゲ―ト１１ｂ等により
第２単位演算ブロックが、上記ＡＮＤゲ―ト１１ｃ等に
より第３単位演算ブロックが、上記ＮＡＮＤゲ―ト１１
ｄ等により第４単位演算ブロックが、それぞれ構成され
る。遅延回路１７ｄ〜１７ｂは、全加算器１２ｄ〜１２
ｂのそれぞれの加算出力をそれぞれ１クロック期間遅延
させて全加算器１２ｃ〜１２ａへ出力するものである。
すなわち、遅延回路１７ｄ〜１７ｂは、前段の単位演算
ブロックの出力を１クロック期間遅延して後段の単位演
算ブロックに入力するものである。
ａ、遅延回路１３ａ、選択回路１４ａ、遅延回路１５ａ
および選択回路１６ａにより、第１単位演算ブロックが
構成される。同様に、上記ＡＮＤゲ―ト１１ｂ等により
第２単位演算ブロックが、上記ＡＮＤゲ―ト１１ｃ等に
より第３単位演算ブロックが、上記ＮＡＮＤゲ―ト１１
ｄ等により第４単位演算ブロックが、それぞれ構成され
る。遅延回路１７ｄ〜１７ｂは、全加算器１２ｄ〜１２
ｂのそれぞれの加算出力をそれぞれ１クロック期間遅延
させて全加算器１２ｃ〜１２ａへ出力するものである。
すなわち、遅延回路１７ｄ〜１７ｂは、前段の単位演算
ブロックの出力を１クロック期間遅延して後段の単位演
算ブロックに入力するものである。
【００１７】つぎに、図２、図３および図４を参照し
て、図１に示した直並列型の乗算器の動作について説明
する。ここでは、以下の前提にたって説明を行う。乗数
ｋ０〜ｋ３については、被乗数Ｄ０〜Ｄ７が現デ―タか
ら次のデ―タへ移行しても変化しないものとする。ま
た、被乗数Ｄ０〜Ｄ７については、現デ―タから次のデ
―タへ連続的に移行する、すなわち現デ―タから次のデ
―タへ移行する際にも１クロック期間の間隔でデ―タが
乗算器に入力されるものとする。
て、図１に示した直並列型の乗算器の動作について説明
する。ここでは、以下の前提にたって説明を行う。乗数
ｋ０〜ｋ３については、被乗数Ｄ０〜Ｄ７が現デ―タか
ら次のデ―タへ移行しても変化しないものとする。ま
た、被乗数Ｄ０〜Ｄ７については、現デ―タから次のデ
―タへ連続的に移行する、すなわち現デ―タから次のデ
―タへ移行する際にも１クロック期間の間隔でデ―タが
乗算器に入力されるものとする。
【００１８】現デ―タの第１番目の被乗数ビットＤ０が
乗算器に入力されるクロック期間では、論理積回路１１
ａ〜１１ｄからはそれぞれ“ｋ０Ｄ０”、“ｋ１Ｄ
０”、“ｋ２Ｄ０”および“ｋ３Ｄ０バ―”（ｋ０Ｄ０
の論理値を反転したもの、以下同様）が出力される。こ
のとき、図４に示すように、制御信号ＨＯＬＤ３〜ＨＯ
ＬＤ１により、選択回路１４ａ〜１４ｃは遅延回路１３
ａ〜１３ｃの出力を選択している。また、制御信号ＣＬ
Ｒ３〜ＣＬＲ０により、選択回路１６ｄのみが予め決め
られた論理値“１”を選択し、それ以外の選択回路１６
ａ〜１６ｃは全加算器１２ａ〜１２ｃのキャリー出力を
選択している。したがって、遅延回路１５ｄが論理値
“１”にセットされることになる。このセット動作は、
図２および図３に示す“ｋ３ｄ０バ―＋１”を得るため
のものである。各全加算器１２ａ〜１２ｄには、各遅延
回路１３ａ〜１３ｄ、１５ａ〜１５ｄおよび１７ｂ〜１
７ｄによって記憶されている前クロック期間のデータが
それぞれ入力され、所定の加算動作が行われる。
乗算器に入力されるクロック期間では、論理積回路１１
ａ〜１１ｄからはそれぞれ“ｋ０Ｄ０”、“ｋ１Ｄ
０”、“ｋ２Ｄ０”および“ｋ３Ｄ０バ―”（ｋ０Ｄ０
の論理値を反転したもの、以下同様）が出力される。こ
のとき、図４に示すように、制御信号ＨＯＬＤ３〜ＨＯ
ＬＤ１により、選択回路１４ａ〜１４ｃは遅延回路１３
ａ〜１３ｃの出力を選択している。また、制御信号ＣＬ
Ｒ３〜ＣＬＲ０により、選択回路１６ｄのみが予め決め
られた論理値“１”を選択し、それ以外の選択回路１６
ａ〜１６ｃは全加算器１２ａ〜１２ｃのキャリー出力を
選択している。したがって、遅延回路１５ｄが論理値
“１”にセットされることになる。このセット動作は、
図２および図３に示す“ｋ３ｄ０バ―＋１”を得るため
のものである。各全加算器１２ａ〜１２ｄには、各遅延
回路１３ａ〜１３ｄ、１５ａ〜１５ｄおよび１７ｂ〜１
７ｄによって記憶されている前クロック期間のデータが
それぞれ入力され、所定の加算動作が行われる。
【００１９】現デ―タの第１番目の被乗数ビットＤ１が
乗算器に入力されるクロック期間では、論理積回路１１
ａ〜１１ｄからはそれぞれ“ｋ０Ｄ１”、“ｋ１Ｄ
１”、“ｋ２Ｄ１”および“ｋ３Ｄ１バ―”が出力され
る。このとき、図４に示すように、制御信号ＨＯＬＤ３
〜ＨＯＬＤ１により、選択回路１４ａおよび１４ｂは遅
延回路１３ａおよび１３ｂの出力を選択し、選択回路１
４ｃはアンドゲ―ト１１ｃの出力を選択している。ま
た、制御信号ＣＬＲ３〜ＣＬＲ０により、選択回路１６
ｃのみが予め決められた論理値“０”を選択し、それ以
外の選択回路１６ａ、１６ｂおよび１６ｄは全加算器１
２ａ、１２ｂおよび１２ｄのキャリー出力を選択してい
る。したがって、遅延回路１５ｃが論理値“０”にセッ
トされることになる。全加算器１２ａ〜１２ｄの動作に
ついては上記と同様である。
乗算器に入力されるクロック期間では、論理積回路１１
ａ〜１１ｄからはそれぞれ“ｋ０Ｄ１”、“ｋ１Ｄ
１”、“ｋ２Ｄ１”および“ｋ３Ｄ１バ―”が出力され
る。このとき、図４に示すように、制御信号ＨＯＬＤ３
〜ＨＯＬＤ１により、選択回路１４ａおよび１４ｂは遅
延回路１３ａおよび１３ｂの出力を選択し、選択回路１
４ｃはアンドゲ―ト１１ｃの出力を選択している。ま
た、制御信号ＣＬＲ３〜ＣＬＲ０により、選択回路１６
ｃのみが予め決められた論理値“０”を選択し、それ以
外の選択回路１６ａ、１６ｂおよび１６ｄは全加算器１
２ａ、１２ｂおよび１２ｄのキャリー出力を選択してい
る。したがって、遅延回路１５ｃが論理値“０”にセッ
トされることになる。全加算器１２ａ〜１２ｄの動作に
ついては上記と同様である。
【００２０】現デ―タの第３番目の被乗数ビットＤ２お
よび第４番目の被乗数ビットＤ３が乗算器に入力される
各クロック期間についても、上記とほぼ同様の動作が行
われる。
よび第４番目の被乗数ビットＤ３が乗算器に入力される
各クロック期間についても、上記とほぼ同様の動作が行
われる。
【００２１】現デ―タの第５番目の被乗数ビットＤ４が
乗算器に入力されるクロック期間になると、現デ―タの
第１番目の演算デ―タが初めて乗算器から出力される。
すなわち、この第１番目の演算デ―タとして、全加算器
１２ａから「（ｋ３Ｄ０バ―＋１）＋（ｋ２Ｄ１）＋
（ｋ１Ｄ２）＋（ｋ０Ｄ３）」の最下位ビット（ＬＳ
Ｂ）が出力される（図２および図３参照）。
乗算器に入力されるクロック期間になると、現デ―タの
第１番目の演算デ―タが初めて乗算器から出力される。
すなわち、この第１番目の演算デ―タとして、全加算器
１２ａから「（ｋ３Ｄ０バ―＋１）＋（ｋ２Ｄ１）＋
（ｋ１Ｄ２）＋（ｋ０Ｄ３）」の最下位ビット（ＬＳ
Ｂ）が出力される（図２および図３参照）。
【００２２】現デ―タの第６番目の被乗数ビットＤ５が
乗算器に入力されるクロック期間になると、現デ―タの
第２番目の演算デ―タとして、全加算器１２ａから
「（ｋ３Ｄ１バ―）＋（ｋ２Ｄ２）＋（ｋ１Ｄ３）＋
（ｋ０Ｄ４）＋（下位ビットからの桁上げ）」のＬＳＢ
が出力される（図２および図３参照）。
乗算器に入力されるクロック期間になると、現デ―タの
第２番目の演算デ―タとして、全加算器１２ａから
「（ｋ３Ｄ１バ―）＋（ｋ２Ｄ２）＋（ｋ１Ｄ３）＋
（ｋ０Ｄ４）＋（下位ビットからの桁上げ）」のＬＳＢ
が出力される（図２および図３参照）。
【００２３】現デ―タの第７番目の被乗数ビットＤ６お
よび第８番目の被乗数ビットＤ７が乗算器に入力される
各クロック期間についても上記とほぼ同様の動作が行わ
れ、全加算器１２ａからは現デ―タの第３番目および第
４番目の演算デ―タが出力される。
よび第８番目の被乗数ビットＤ７が乗算器に入力される
各クロック期間についても上記とほぼ同様の動作が行わ
れ、全加算器１２ａからは現デ―タの第３番目および第
４番目の演算デ―タが出力される。
【００２４】現デ―タの第８番目の被乗数ビットＤ７が
乗算器に入力されるクロック期間が終了すると、引き続
き次デ―タの第１番目の被乗数ビットｄ０が乗算器に入
力されるクロック期間となる。このときの制御信号ＨＯ
ＬＤ３〜ＨＯＬＤ１に基く選択回路１４ａ〜１４ｃの動
作および制御信号ＣＬＲ３〜ＣＬＲ０に基く選択回路１
６ａ〜１６ｄの動作等は、上述した現デ―タの第１番目
の被乗数ビットＤ０が乗算器に入力されるクロック期間
の動作と同様である。全加算器１２ａからは、現デ―タ
の第５番目の演算デ―タとして、「（ｋ３Ｄ４バ―）＋
（ｋ２Ｄ５）＋（ｋ１Ｄ６）＋（ｋ０Ｄ７）＋（下位ビ
ットからの桁上げ）」のＬＳＢが出力される（図２およ
び図３参照）。ここで重要なことは、すでに説明したよ
うに、制御信号ＨＯＬＤ３〜ＨＯＬＤ１により、選択回
路１４ａ〜１４ｃは遅延回路１３ａ〜１３ｃの出力を選
択していることである。すなわち、現時点で各全加算器
１２ａ〜１２ｃに入力されている各遅延回路１３ａ〜１
３ｃからのデ―タ“ｋ０Ｄ７”、“ｋ１Ｄ７”および
“ｋ２Ｄ７”が、そのまま各遅延回路１３ａ〜１３ｃに
保持され、これら保持されたデ―タが次のクロック期間
においても各全加算器１２ａ〜１２ｃの加算デ―タとし
て用いられることになる。
乗算器に入力されるクロック期間が終了すると、引き続
き次デ―タの第１番目の被乗数ビットｄ０が乗算器に入
力されるクロック期間となる。このときの制御信号ＨＯ
ＬＤ３〜ＨＯＬＤ１に基く選択回路１４ａ〜１４ｃの動
作および制御信号ＣＬＲ３〜ＣＬＲ０に基く選択回路１
６ａ〜１６ｄの動作等は、上述した現デ―タの第１番目
の被乗数ビットＤ０が乗算器に入力されるクロック期間
の動作と同様である。全加算器１２ａからは、現デ―タ
の第５番目の演算デ―タとして、「（ｋ３Ｄ４バ―）＋
（ｋ２Ｄ５）＋（ｋ１Ｄ６）＋（ｋ０Ｄ７）＋（下位ビ
ットからの桁上げ）」のＬＳＢが出力される（図２およ
び図３参照）。ここで重要なことは、すでに説明したよ
うに、制御信号ＨＯＬＤ３〜ＨＯＬＤ１により、選択回
路１４ａ〜１４ｃは遅延回路１３ａ〜１３ｃの出力を選
択していることである。すなわち、現時点で各全加算器
１２ａ〜１２ｃに入力されている各遅延回路１３ａ〜１
３ｃからのデ―タ“ｋ０Ｄ７”、“ｋ１Ｄ７”および
“ｋ２Ｄ７”が、そのまま各遅延回路１３ａ〜１３ｃに
保持され、これら保持されたデ―タが次のクロック期間
においても各全加算器１２ａ〜１２ｃの加算デ―タとし
て用いられることになる。
【００２５】次デ―タの第２番目の被乗数ビットｄ１が
乗算器に入力されるクロック期間になると、全加算器１
２ａからは、現デ―タの第６番目の演算デ―タとして、
「（ｋ３Ｄ５バ―）＋（ｋ２Ｄ６）＋（ｋ１Ｄ７）＋
（ｋ０Ｄ７）＋（下位ビットからの桁上げ）」のＬＳＢ
が出力される（図２および図３参照）。すなわち、前の
クロック期間において遅延回路１３ａに保持されたデ―
タ“ｋ０Ｄ７”が用いられることになる。
乗算器に入力されるクロック期間になると、全加算器１
２ａからは、現デ―タの第６番目の演算デ―タとして、
「（ｋ３Ｄ５バ―）＋（ｋ２Ｄ６）＋（ｋ１Ｄ７）＋
（ｋ０Ｄ７）＋（下位ビットからの桁上げ）」のＬＳＢ
が出力される（図２および図３参照）。すなわち、前の
クロック期間において遅延回路１３ａに保持されたデ―
タ“ｋ０Ｄ７”が用いられることになる。
【００２６】次デ―タの第３番目の被乗数ビットｄ２お
よび第４番目の被乗数ビットｄ３の各クロック期間につ
いても上記とほぼ同様の動作が行われ、全加算器１２ａ
からは現デ―タの第７番目および第８番目の演算デ―タ
が出力される。これらのクロック期間においても、前の
クロック期間において遅延回路１３ａ〜１３ｃに保持さ
れたデ―タ“ｋ０Ｄ７”、“ｋ１Ｄ７”および“ｋ２Ｄ
７”を用いて全加算動作が行われることになる。なお、
このように前のクロック期間において保持されたデ―タ
を用いる動作は、図２および図３では矢印で示してい
る。
よび第４番目の被乗数ビットｄ３の各クロック期間につ
いても上記とほぼ同様の動作が行われ、全加算器１２ａ
からは現デ―タの第７番目および第８番目の演算デ―タ
が出力される。これらのクロック期間においても、前の
クロック期間において遅延回路１３ａ〜１３ｃに保持さ
れたデ―タ“ｋ０Ｄ７”、“ｋ１Ｄ７”および“ｋ２Ｄ
７”を用いて全加算動作が行われることになる。なお、
このように前のクロック期間において保持されたデ―タ
を用いる動作は、図２および図３では矢印で示してい
る。
【００２７】以上のようにして、現デ―タの演算（乗
算）結果が得られる。すなわち、図２に示した現デ―タ
出力範囲の各デ―タを、通常の加算と同様に、縦方向に
加算したものが現デ―タの演算（乗算）結果として得ら
れる。
算）結果が得られる。すなわち、図２に示した現デ―タ
出力範囲の各デ―タを、通常の加算と同様に、縦方向に
加算したものが現デ―タの演算（乗算）結果として得ら
れる。
【００２８】図２から明らかなように、本実施例によれ
ば、８ビットの被乗数デ―タを８クロック期間で演算で
き、従来例に比べて（図７に示した従来例では、５ビッ
トの被乗数デ―タを８クロック期間で演算）同一の時間
で高精度の演算を行うことができる。言い替えると、従
来例に比べて同一のビット数の演算を短時間で行うこと
ができる。なお、演算（乗算）結果の下位の数ビットは
従来例と同様に切り捨てられることになるが、下位の数
ビットを切り捨てても有効桁数は十分確保できるので、
問題はない。
ば、８ビットの被乗数デ―タを８クロック期間で演算で
き、従来例に比べて（図７に示した従来例では、５ビッ
トの被乗数デ―タを８クロック期間で演算）同一の時間
で高精度の演算を行うことができる。言い替えると、従
来例に比べて同一のビット数の演算を短時間で行うこと
ができる。なお、演算（乗算）結果の下位の数ビットは
従来例と同様に切り捨てられることになるが、下位の数
ビットを切り捨てても有効桁数は十分確保できるので、
問題はない。
【００２９】図５は、第２実施例における直並列型の乗
算器の構成を示した概念図である。本実施例の基本的概
念については第１実施例と同様であり、第１実施例と実
質的に同様の構成、機能等には同一の符号を用いてい
る。図５（第２実施例）と図１（第１実施例）とを比較
すれば明らかなように、本第２実施例では、遅延回路１
３ａ〜１３ｄおよび選択回路１４ａ〜１４ｃを論理積回
路１１ａ〜１１ｄよりも入力側に設けている。その他の
点については実質的に第１実施例と同様であるため、動
作等の説明は省略する。本第２実施例においても、第１
実施例と同様の効果が得られることはいうまでもない。
算器の構成を示した概念図である。本実施例の基本的概
念については第１実施例と同様であり、第１実施例と実
質的に同様の構成、機能等には同一の符号を用いてい
る。図５（第２実施例）と図１（第１実施例）とを比較
すれば明らかなように、本第２実施例では、遅延回路１
３ａ〜１３ｄおよび選択回路１４ａ〜１４ｃを論理積回
路１１ａ〜１１ｄよりも入力側に設けている。その他の
点については実質的に第１実施例と同様であるため、動
作等の説明は省略する。本第２実施例においても、第１
実施例と同様の効果が得られることはいうまでもない。
【００３０】なお、上記第１実施例および第２実施例に
おいて、選択回路１６ａ〜１６ｄを設けないで、全加算
器１２ａ〜１２ｄの各キャリ―出力が直接遅延回路１５
ａ〜１５ｄに入力するように構成してもよい。選択回路
１６ａ〜１６ｄは遅延回路１５ａ〜１５ｄに対して予め
決められた定数（ＣＬＲ０では論理値“１”、ＣＬＲ１
〜３では論理値“０”）を設定するためものであるが、
このような設定動作は図２の現デ―タ出力範囲（有効デ
―タ範囲）の最下位ビットの加算「（ｋ３Ｄ０バ―＋
１）＋（ｋ２Ｄ１）＋（ｋ１Ｄ２）＋（ｋ０Ｄ３）」に
影響を及ぼすだけである。したがって、選択回路１６ａ
〜１６ｄを省略しても演算（乗算）結果に大きな誤差を
生じることはない。
おいて、選択回路１６ａ〜１６ｄを設けないで、全加算
器１２ａ〜１２ｄの各キャリ―出力が直接遅延回路１５
ａ〜１５ｄに入力するように構成してもよい。選択回路
１６ａ〜１６ｄは遅延回路１５ａ〜１５ｄに対して予め
決められた定数（ＣＬＲ０では論理値“１”、ＣＬＲ１
〜３では論理値“０”）を設定するためものであるが、
このような設定動作は図２の現デ―タ出力範囲（有効デ
―タ範囲）の最下位ビットの加算「（ｋ３Ｄ０バ―＋
１）＋（ｋ２Ｄ１）＋（ｋ１Ｄ２）＋（ｋ０Ｄ３）」に
影響を及ぼすだけである。したがって、選択回路１６ａ
〜１６ｄを省略しても演算（乗算）結果に大きな誤差を
生じることはない。
【００３１】
【発明の効果】本発明では、単位演算ブロックに、その
単位演算ブロックに入力される乗数ビットと一の単位期
間においてその単位演算ブロックに入力された被乗数ビ
ットとの論理積または、その単位演算ブロックに入力さ
れる乗数ビットと上記一の単位期間よりも前の単位期間
においてその単位演算ブロックに入力された被乗数ビッ
トとの論理積を選択的に出力するための第１選択回路を
設けたので、従来例に比べて同一の時間で高精度の演算
を行うことが可能となる。言い替えると、従来例に比べ
て同一のビット数の演算を短時間で行うことが可能とな
る。
単位演算ブロックに入力される乗数ビットと一の単位期
間においてその単位演算ブロックに入力された被乗数ビ
ットとの論理積または、その単位演算ブロックに入力さ
れる乗数ビットと上記一の単位期間よりも前の単位期間
においてその単位演算ブロックに入力された被乗数ビッ
トとの論理積を選択的に出力するための第１選択回路を
設けたので、従来例に比べて同一の時間で高精度の演算
を行うことが可能となる。言い替えると、従来例に比べ
て同一のビット数の演算を短時間で行うことが可能とな
る。
【００３２】また、加算器のキャリ―出力を一定期間遅
延してその加算器に入力するか予め決められた値をその
加算器に入力するかを選択する第２選択回路を設けた場
合には、より高精度の演算結果を得ることが可能とな
る。
延してその加算器に入力するか予め決められた値をその
加算器に入力するかを選択する第２選択回路を設けた場
合には、より高精度の演算結果を得ることが可能とな
る。
【図１】本発明の第１実施例に係わるものであり、直並
列型の乗算器の構成を示した概念図である。
列型の乗算器の構成を示した概念図である。
【図２】本発明の第１実施例に係わるものであり、図１
の乗算器で行われる演算動作を示した説明図である。
の乗算器で行われる演算動作を示した説明図である。
【図３】本発明の第１実施例に係わるものであり、、図
１の乗算器で行われる演算動作を示した説明図である。
１の乗算器で行われる演算動作を示した説明図である。
【図４】本発明の実施例に係わるものであり、図１の選
択回路１４ａ〜１４ｃおよび選択回路１６ａ〜１６ｄの
動作を示したタイムチャ―トである。
択回路１４ａ〜１４ｃおよび選択回路１６ａ〜１６ｄの
動作を示したタイムチャ―トである。
【図５】本発明の第２実施例に係わるものであり、直並
列型の乗算器の構成を示した概念図である。
列型の乗算器の構成を示した概念図である。
【図６】従来例に係わるものであり、直並列乗算器の構
成を示した概念図である。
成を示した概念図である。
【図７】従来例に係わるものであり、図６の乗算器で行
われる演算動作を示した説明図である。
われる演算動作を示した説明図である。
１１ａ〜１１ｄ……論理積回路 １２ａ〜１２ｄ……全加算器 １４ａ〜１４ｃ……第１選択回路 １５ａ〜１５ｄ……第２遅延回路 １６ａ〜１６ｄ……第２選択回路 １７ｂ〜１７ｄ……第１遅延回路
Claims (2)
- 【請求項１】 並列に入力される複数の乗数ビットで構
成された乗数と一定期間毎に順次直列に入力される複数
の被乗数ビットで構成された被乗数との乗算を行うもの
であり、直列に接続された複数の単位演算ブロックと前
段の単位演算ブロックの出力を一定期間遅延して後段の
単位演算ブロックに入力する第１遅延回路とにより構成
され、上記各単位演算ブロックには乗数ビットおよび被
乗数ビットがそれぞれ１ビット単位で入力され、上記各
単位演算ブロックは、その単位演算ブロックに対応する
乗数ビットと各被乗数ビットとの論理積を得る論理積回
路と、この論理積回路の出力と前段の上記単位演算ブロ
ックからの出力とそれ自体のキャリ―出力とを加算して
その加算出力を後段の上記単位演算ブロックに出力する
加算器と、上記加算器のキャリ―出力を一定期間遅延し
てその加算器に入力する第２遅延回路とを有し、上記単
位演算ブロックの最終段からの出力により乗数と被乗数
との乗算結果を得る乗算器において、 上記単位演算ブロックに、その単位演算ブロックに入力
される乗数ビットと一の単位期間においてその単位演算
ブロックに入力された被乗数ビットとの論理積または、
その単位演算ブロックに入力される乗数ビットと上記一
の単位期間よりも前の単位期間においてその単位演算ブ
ロックに入力された被乗数ビットとの論理積を選択的に
出力するための第１選択回路を設け、この第１選択回路
の出力を上記加算器に入力することを特徴とする乗算
器。 - 【請求項２】 上記加算器のキャリ―出力を一定期間遅
延してその加算器に入力するか予め決められた値をその
加算器に入力するかを選択する第２選択回路を設けたこ
とを特徴とする請求項１に記載の乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21156993A JP3203454B2 (ja) | 1993-08-26 | 1993-08-26 | 乗算器 |
| US08/282,190 US5528531A (en) | 1993-08-26 | 1994-07-28 | Serial-to-parallel multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21156993A JP3203454B2 (ja) | 1993-08-26 | 1993-08-26 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764769A true JPH0764769A (ja) | 1995-03-10 |
| JP3203454B2 JP3203454B2 (ja) | 2001-08-27 |
Family
ID=16607956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21156993A Expired - Lifetime JP3203454B2 (ja) | 1993-08-26 | 1993-08-26 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5528531A (ja) |
| JP (1) | JP3203454B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI97002C (fi) * | 1993-12-17 | 1996-09-25 | Eero Juhani Pajarre | Suora FIR-suodatin, menetelmä pistetulon laskemiseksi FIR-suodattimessa ja menetelmä suoran FIR-suodattimen suunnittelemiseksi |
| US6009448A (en) * | 1997-08-18 | 1999-12-28 | Industrial Technology Research Institute | Pipelined parallel-serial architecture for a modified least mean square adaptive filter |
| US6651079B1 (en) * | 2000-07-18 | 2003-11-18 | Agere Systems Inc. | High speed pipeline multiplier with virtual shift |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610907A (en) * | 1969-01-16 | 1971-10-05 | North American Rockwell | Multipurpose serial/parallel multiplier |
| US3617723A (en) * | 1970-02-25 | 1971-11-02 | Collins Radio Co | Digitalized multiplier |
| US4013879A (en) * | 1975-06-02 | 1977-03-22 | International Telephone And Telegraph Corporation | Digital multiplier |
| GB8431925D0 (en) * | 1984-12-18 | 1985-01-30 | Secr Defence | Digital data processor |
| FR2621144B1 (fr) * | 1987-09-25 | 1989-12-29 | Labo Electronique Physique | Multiplieur pipeline serie |
| US4939687A (en) * | 1988-11-01 | 1990-07-03 | General Electric Company | Serial-parallel multipliers using serial as well as parallel addition of partial products |
| WO2011104871A1 (ja) | 2010-02-26 | 2011-09-01 | 興和株式会社 | 生物由来の生理活性物質の測定方法及び測定用試薬キット |
-
1993
- 1993-08-26 JP JP21156993A patent/JP3203454B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-28 US US08/282,190 patent/US5528531A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3203454B2 (ja) | 2001-08-27 |
| US5528531A (en) | 1996-06-18 |
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