JPH0764823A - ウォッチドックタイマ回路 - Google Patents
ウォッチドックタイマ回路Info
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- JPH0764823A JPH0764823A JP5214043A JP21404393A JPH0764823A JP H0764823 A JPH0764823 A JP H0764823A JP 5214043 A JP5214043 A JP 5214043A JP 21404393 A JP21404393 A JP 21404393A JP H0764823 A JPH0764823 A JP H0764823A
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Abstract
(57)【要約】
【目的】 コマンド１の実行を含んだ閉ループが生ずる
異常時であっても、その検出を可能とするウォッチドッ
ク夕イマ回路を提供することである。 【構成】 クロッパルスに従って第１の時間までカウン
トすると共に、データ格納用の記憶装置に接続されたＣ
ＰＵにより前記第１の時間よりも短い時間間隔で繰り返
し実行される所定コマンドの実行を受けて初期化される
タイマカウンタ部を有するウォッチドックタイマ回路に
おいて、前記記憶装置に予め所定値を格納しておくと共
に、前記タイマカウンタ部はその初期値が前記所定値に
設定されるように構成し、前記所定コマンドの実行期間
中に前記記憶装置から前記所定値を読出す読出し制御部
と、前記タイマカウンタ部の出力値と前記記憶装置の読
出し値との一致、不一致を検出する検出回路と、前記検
出回路の検出結果に応じて異常検出信号を出力する出力
部とを設けたものである。
異常時であっても、その検出を可能とするウォッチドッ
ク夕イマ回路を提供することである。 【構成】 クロッパルスに従って第１の時間までカウン
トすると共に、データ格納用の記憶装置に接続されたＣ
ＰＵにより前記第１の時間よりも短い時間間隔で繰り返
し実行される所定コマンドの実行を受けて初期化される
タイマカウンタ部を有するウォッチドックタイマ回路に
おいて、前記記憶装置に予め所定値を格納しておくと共
に、前記タイマカウンタ部はその初期値が前記所定値に
設定されるように構成し、前記所定コマンドの実行期間
中に前記記憶装置から前記所定値を読出す読出し制御部
と、前記タイマカウンタ部の出力値と前記記憶装置の読
出し値との一致、不一致を検出する検出回路と、前記検
出回路の検出結果に応じて異常検出信号を出力する出力
部とを設けたものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ等の異常を検出
するウォッチドックタイマ回路に関し、特に記憶装置を
有するマイクロコンピータに使用されるウォッチドック
タイマ回路に関するものである。
するウォッチドックタイマ回路に関し、特に記憶装置を
有するマイクロコンピータに使用されるウォッチドック
タイマ回路に関するものである。
【０００２】
【従来の技術】マイクロコンピータに搭載されているＣ
ＰＵまたは記憶装置（ＲＡＭ）が、ノイズや電源電圧の
低下により異常状態に陥ることがあり、この異常状態を
検出するためにウォッチドックタイマ回路が従来より使
用されている。
ＰＵまたは記憶装置（ＲＡＭ）が、ノイズや電源電圧の
低下により異常状態に陥ることがあり、この異常状態を
検出するためにウォッチドックタイマ回路が従来より使
用されている。
【０００３】図３は、従来のウォッチドックタイマ回路
の一構成例を示すブロック図であり、このウォッチドッ
クタイマ回路は、ＣＰＵやプログラムＲＯＭ等を有する
マイクロコンピータに使用され、クロックパルスＣＰに
従ってカウントアップするタイマカウンタ１０１と、図
示しないＣＰＵのコマンド１の実行を受けて前記タイマ
カウンタ１０１をリセット（初期設定）する制御回路１
０２と、ＣＰＵのコマンド２の実行を受けて前記タイマ
カウンタ１０１から出力されるキャリー信号ＣＡを異常
検出信号ＯＵＴとして出力するイネーブル回路１０３と
を備えている。
の一構成例を示すブロック図であり、このウォッチドッ
クタイマ回路は、ＣＰＵやプログラムＲＯＭ等を有する
マイクロコンピータに使用され、クロックパルスＣＰに
従ってカウントアップするタイマカウンタ１０１と、図
示しないＣＰＵのコマンド１の実行を受けて前記タイマ
カウンタ１０１をリセット（初期設定）する制御回路１
０２と、ＣＰＵのコマンド２の実行を受けて前記タイマ
カウンタ１０１から出力されるキャリー信号ＣＡを異常
検出信号ＯＵＴとして出力するイネーブル回路１０３と
を備えている。
【０００４】コマンド１はＣＰＵにより一定間隔で繰り
返し実行されており、このコマンド１が実行されると、
制御回路１０２からリセット信号が出力されてタイマカ
ウンタ１０１がリセットされる。コマンド１の実行が終
了すると、タイマカウンタ１０１がクロックパルスＣＰ
に従ってカウントを開始して、キャリー信号ＣＡを出力
する。一方、ＣＰＵでコマンド２が実行されると、イネ
ーブル回路１０３が許可状態となり、タイマカウンタ１
０１から出力されるキャリー信号ＣＡが異常検出信号Ｏ
ＵＴとして出力される。
返し実行されており、このコマンド１が実行されると、
制御回路１０２からリセット信号が出力されてタイマカ
ウンタ１０１がリセットされる。コマンド１の実行が終
了すると、タイマカウンタ１０１がクロックパルスＣＰ
に従ってカウントを開始して、キャリー信号ＣＡを出力
する。一方、ＣＰＵでコマンド２が実行されると、イネ
ーブル回路１０３が許可状態となり、タイマカウンタ１
０１から出力されるキャリー信号ＣＡが異常検出信号Ｏ
ＵＴとして出力される。
【０００５】また、タイマカウンタ１０１がキャリー信
号ＣＡを出力する前にＣＰＵはコマンド１を実行するよ
うになっているため、キャリー信号ＣＡの出力前にタイ
マカウンタ１０１はリセットされる。従って、ＣＰＵが
正常に動作しているときは、コマンド１を一定間隔で実
行するため、キャリー信号ＣＡは発生しない。
号ＣＡを出力する前にＣＰＵはコマンド１を実行するよ
うになっているため、キャリー信号ＣＡの出力前にタイ
マカウンタ１０１はリセットされる。従って、ＣＰＵが
正常に動作しているときは、コマンド１を一定間隔で実
行するため、キャリー信号ＣＡは発生しない。
【０００６】ＣＰＵがノイズ等で誤動作するような異常
時には、コマンド１の実行がなくなる結果（図４のＰ
１）、タイマカウンタ１０１のカウントが進行し、キャ
リー進行ＣＡが発生する。これにより、イネーブル回路
１０３から“１”の異常検出信号ＯＵＴが出力され、Ｃ
ＰＵが異常状態にあることを外部へ報知することができ
る。
時には、コマンド１の実行がなくなる結果（図４のＰ
１）、タイマカウンタ１０１のカウントが進行し、キャ
リー進行ＣＡが発生する。これにより、イネーブル回路
１０３から“１”の異常検出信号ＯＵＴが出力され、Ｃ
ＰＵが異常状態にあることを外部へ報知することができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ウォッチドックタイマ回路では、コマンド１が一定間隔
で実行されるため、図５のＰ２に示すように異常時にコ
マンド１の実行を含んだ閉ループでＣＰＵが作動するこ
とがある。これは、上述の（図４のＰ１）が、主にプロ
グラムＲＯＭのアドレスの異常によって生ずるのに対
し、コマンド１の実行を含んだ閉ループ（図５のＰ２）
は、記憶装置のデータが破壊されたときにそのデータが
プログラムの進行に異常を来すことによって生ずること
が多い。
ウォッチドックタイマ回路では、コマンド１が一定間隔
で実行されるため、図５のＰ２に示すように異常時にコ
マンド１の実行を含んだ閉ループでＣＰＵが作動するこ
とがある。これは、上述の（図４のＰ１）が、主にプロ
グラムＲＯＭのアドレスの異常によって生ずるのに対
し、コマンド１の実行を含んだ閉ループ（図５のＰ２）
は、記憶装置のデータが破壊されたときにそのデータが
プログラムの進行に異常を来すことによって生ずること
が多い。
【０００８】このコマンド１の実行を含んだ閉ループが
作動すると、コマンド１が実行されるため、タイマカウ
ンタ１０１が常にリセットされる結果、キャリー信号が
発生しないので、異常状態を検出することができないと
いう問題があった。
作動すると、コマンド１が実行されるため、タイマカウ
ンタ１０１が常にリセットされる結果、キャリー信号が
発生しないので、異常状態を検出することができないと
いう問題があった。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、コマンド１の
実行を含んだ閉ループが生ずる異常時であっても、その
検出を可能とするウォッチドック夕イマ回路を提供する
ことである。
するためになされたもので、その目的は、コマンド１の
実行を含んだ閉ループが生ずる異常時であっても、その
検出を可能とするウォッチドック夕イマ回路を提供する
ことである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、クロッパルスに従って第１の時間
までカウントすると共に、データ格納用の記憶装置に接
続されたＣＰＵにより前記第１の時間よりも短い時間間
隔で繰り返し実行される所定コマンドの実行を受けて初
期化されるタイマカウンタ部を有するウォッチドックタ
イマ回路において、前記記憶装置に予め所定値を格納し
ておくと共に、前記タイマカウンタ部はその初期値が前
記所定値に設定されるように構成し、前記所定コマンド
の実行期間中に前記記憶装置から前記所定値を読出す読
出し制御部と、前記タイマカウンタ部の出力値と前記記
憶装置の読出し値との一致、不一致を検出する検出回路
と、前記検出回路の検出結果に応じて異常検出信号を出
力する出力部とを設けたことにある。
に、本発明の特徴は、クロッパルスに従って第１の時間
までカウントすると共に、データ格納用の記憶装置に接
続されたＣＰＵにより前記第１の時間よりも短い時間間
隔で繰り返し実行される所定コマンドの実行を受けて初
期化されるタイマカウンタ部を有するウォッチドックタ
イマ回路において、前記記憶装置に予め所定値を格納し
ておくと共に、前記タイマカウンタ部はその初期値が前
記所定値に設定されるように構成し、前記所定コマンド
の実行期間中に前記記憶装置から前記所定値を読出す読
出し制御部と、前記タイマカウンタ部の出力値と前記記
憶装置の読出し値との一致、不一致を検出する検出回路
と、前記検出回路の検出結果に応じて異常検出信号を出
力する出力部とを設けたことにある。
【００１１】
【作用】上述の如き構成によれば、所定コマンドの実行
を含んだ閉ループが生ずるのは、記憶装置のデータが破
壊されたことに起因している点に着目し、記憶装置の記
憶データが破壊されて、所定コマンドの実行を含んだ閉
ループでＣＰＵが作動した場合は、記憶装置から読み出
されるデータとタイマカウンタ部の出力値とが不一致と
なる。その結果、異常検出信号が出力され外部にＣＰＵ
の異常が報知される。
を含んだ閉ループが生ずるのは、記憶装置のデータが破
壊されたことに起因している点に着目し、記憶装置の記
憶データが破壊されて、所定コマンドの実行を含んだ閉
ループでＣＰＵが作動した場合は、記憶装置から読み出
されるデータとタイマカウンタ部の出力値とが不一致と
なる。その結果、異常検出信号が出力され外部にＣＰＵ
の異常が報知される。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明を実施したウォッチドックタイマ
回路の回路図である。
する。図１は、本発明を実施したウォッチドックタイマ
回路の回路図である。
【００１３】このウォッチドックタイマ回路は、ＣＰＵ
（図示省略）の記憶装置としてのＲＡＭ１を有し、この
ＲＡＭ１は、リード／ライト命令入力用のＲ／Ｗ端子
と、イネーブル信号入力用のＣＥ端子と、アドレス信号
入力用のＡ１１〜Ａ０端子と、格納データ入出力用のＩ
／Ｏ１〜Ｉ／Ｏ８端子とを備えている。これらリード／
ライト命令、イネーブル信号、アドレス信号、及び格納
データは、ＣＰＵより送出されてくる。そのうちイネー
ブル信号及びアドレス信号は、コマンド１を実行したこ
とを“１”で示すＣＰＵからのコマンド１実行データＣ
１とそれぞれオアをとるＯＲゲート２，３（読出し制御
部）を介して、また格納データはデータバス４を介して
ＲＡＭ１にそれぞれ供給される。
（図示省略）の記憶装置としてのＲＡＭ１を有し、この
ＲＡＭ１は、リード／ライト命令入力用のＲ／Ｗ端子
と、イネーブル信号入力用のＣＥ端子と、アドレス信号
入力用のＡ１１〜Ａ０端子と、格納データ入出力用のＩ
／Ｏ１〜Ｉ／Ｏ８端子とを備えている。これらリード／
ライト命令、イネーブル信号、アドレス信号、及び格納
データは、ＣＰＵより送出されてくる。そのうちイネー
ブル信号及びアドレス信号は、コマンド１を実行したこ
とを“１”で示すＣＰＵからのコマンド１実行データＣ
１とそれぞれオアをとるＯＲゲート２，３（読出し制御
部）を介して、また格納データはデータバス４を介して
ＲＡＭ１にそれぞれ供給される。
【００１４】また、コマンド１実行データＣ１はタイマ
カウンタ制御回路５のリセット端子Ｒに供給されてい
る。このタイマカウンタ制御回路５は、クロックパルス
ＣＰに従ってカウントアップしてそのカウンタ値を出力
端子Ｑ１（最下位ビット）〜Ｑ８（最上位ビット）に出
力する回路であり、コマンド１実行データＣ１の入力に
より所定の初期値（例えば１６Ｈ；１６進法）にリセッ
トされる。
カウンタ制御回路５のリセット端子Ｒに供給されてい
る。このタイマカウンタ制御回路５は、クロックパルス
ＣＰに従ってカウントアップしてそのカウンタ値を出力
端子Ｑ１（最下位ビット）〜Ｑ８（最上位ビット）に出
力する回路であり、コマンド１実行データＣ１の入力に
より所定の初期値（例えば１６Ｈ；１６進法）にリセッ
トされる。
【００１５】タイマカウンタ制御回路５の出力端子Ｑ１
〜Ｑ８と、前記ＲＡＭ１のＩ／Ｏ１〜Ｉ／Ｏ８端子とは
それぞれ検出回路６に接続されている。この検出回路６
は、Ｉ／Ｏ１〜Ｉ／Ｏ８端子からの信号と出力端子Ｑ１
〜Ｑ８からの信号とを比較してその一致、不一致を検出
する回路である。
〜Ｑ８と、前記ＲＡＭ１のＩ／Ｏ１〜Ｉ／Ｏ８端子とは
それぞれ検出回路６に接続されている。この検出回路６
は、Ｉ／Ｏ１〜Ｉ／Ｏ８端子からの信号と出力端子Ｑ１
〜Ｑ８からの信号とを比較してその一致、不一致を検出
する回路である。
【００１６】そして、検出回路６の検出結果はＡＮＤゲ
ート７の一方入力側に供給され、そのＡＮＤゲート７の
他方入力側には前記コマンド１実行データＣ１が供給さ
れるようになっている。さらに、ＡＮＤゲート７の出力
側は、ＯＲゲート８の一方入力側に接続され、そのＯＲ
ゲート８の他方入力側には前記タイマカウンタ制御回路
５の最上位ビットのキャリー信号が供給されるようにな
っている。
ート７の一方入力側に供給され、そのＡＮＤゲート７の
他方入力側には前記コマンド１実行データＣ１が供給さ
れるようになっている。さらに、ＡＮＤゲート７の出力
側は、ＯＲゲート８の一方入力側に接続され、そのＯＲ
ゲート８の他方入力側には前記タイマカウンタ制御回路
５の最上位ビットのキャリー信号が供給されるようにな
っている。
【００１７】ＯＲゲート８の出力側はＡＮＤゲート９の
一方入力側に接続され、そのＡＮＤゲート９の他方入力
側にはラッチ回路１０を介してコマンド２を実行したこ
とを“１”で示すコマンド２実行データＣ２が供給さ
れ、そして、ＡＮＤゲート９の出力側から異常検出信号
ＯＵＴが出力するようになっている。ここで、ＯＲゲー
ト８、ＡＮＤゲート９及びラッチ回路１０で出力部が構
成されている。
一方入力側に接続され、そのＡＮＤゲート９の他方入力
側にはラッチ回路１０を介してコマンド２を実行したこ
とを“１”で示すコマンド２実行データＣ２が供給さ
れ、そして、ＡＮＤゲート９の出力側から異常検出信号
ＯＵＴが出力するようになっている。ここで、ＯＲゲー
ト８、ＡＮＤゲート９及びラッチ回路１０で出力部が構
成されている。
【００１８】図２は、図１中のタイマカウンタ制御回路
５の内部構成を示す図である。
５の内部構成を示す図である。
【００１９】このタイマカウンタ制御回路５は、複数段
縦続接続されたＤ（ディレイ）型フリップフロップ２１
〜２８で構成されている。そのうちのフリップフロップ
２２，２３，２５がセット機能付きであり、残りがリセ
ット機能付きである。各フリップフロップ２１〜２８の
リセットまたはセット端子にはコマンド１実行データＣ
１が供給され、初段のフリップフロップ２１のクロック
端子ＣＫにはクロックパルスＣＰが供給される。さら
に、フリップフロップ２１〜２８の各出力側Ｑが出力端
子Ｑ１〜Ｑ８にそれぞれ接続され、また、最終段のフリ
ップフロップ２８の出力側ＱはＯＲゲート８の他方入力
側へも接続されている。ここで、最終段のフリップフロ
ップ２８の出力側Ｑから出力される“１”のデータ（最
上位ビット）を以下、キャリー信号ＣＡと呼ぶ。ＣＰＵ
の正常時では、通常、このキャリー信号ＣＡが発生する
前にコマンド１が一定間隔で実行される。
縦続接続されたＤ（ディレイ）型フリップフロップ２１
〜２８で構成されている。そのうちのフリップフロップ
２２，２３，２５がセット機能付きであり、残りがリセ
ット機能付きである。各フリップフロップ２１〜２８の
リセットまたはセット端子にはコマンド１実行データＣ
１が供給され、初段のフリップフロップ２１のクロック
端子ＣＫにはクロックパルスＣＰが供給される。さら
に、フリップフロップ２１〜２８の各出力側Ｑが出力端
子Ｑ１〜Ｑ８にそれぞれ接続され、また、最終段のフリ
ップフロップ２８の出力側ＱはＯＲゲート８の他方入力
側へも接続されている。ここで、最終段のフリップフロ
ップ２８の出力側Ｑから出力される“１”のデータ（最
上位ビット）を以下、キャリー信号ＣＡと呼ぶ。ＣＰＵ
の正常時では、通常、このキャリー信号ＣＡが発生する
前にコマンド１が一定間隔で実行される。
【００２０】次に、以上のように構成されるウォッチド
ックタイマ回路の動作を説明する。まず、予めＣＰＵか
らＲＡＭ１のアドレスＦＦＦＨ番地へデータ１６Ｈを書
き込んでおく。コマンド２が実行されると、コマンド実
行データＣ２がラッチ回路１０にラッチされ、その出力
Ｑが“１”となる。これにより、ＡＮＤゲート９がスル
ー状態（他方の入力データをそのまま出力データとして
出力する）となりウォッチドックタイマ回路がイネーブ
ルされる。
ックタイマ回路の動作を説明する。まず、予めＣＰＵか
らＲＡＭ１のアドレスＦＦＦＨ番地へデータ１６Ｈを書
き込んでおく。コマンド２が実行されると、コマンド実
行データＣ２がラッチ回路１０にラッチされ、その出力
Ｑが“１”となる。これにより、ＡＮＤゲート９がスル
ー状態（他方の入力データをそのまま出力データとして
出力する）となりウォッチドックタイマ回路がイネーブ
ルされる。
【００２１】その後、コマンド１が実行されると、
“１”のコマンド１実行データＣ１がタイマカウンタ制
御回路５のリセット端子Ｒに供給され、コマンド１の実
行時間の間だけタイマカウンタ制御回路５のフリップフ
ロップ２２，２３，２５がセットされ、フリップフロッ
プ２１，２４，２６，２７，２８がリセットされる。従
って、タイマカウンタ制御回路５の出力端子Ｑ１〜Ｑ８
から出力されるデータは（０１１０１０００）となる。
すなわち初期値１６Ｈに設定される。
“１”のコマンド１実行データＣ１がタイマカウンタ制
御回路５のリセット端子Ｒに供給され、コマンド１の実
行時間の間だけタイマカウンタ制御回路５のフリップフ
ロップ２２，２３，２５がセットされ、フリップフロッ
プ２１，２４，２６，２７，２８がリセットされる。従
って、タイマカウンタ制御回路５の出力端子Ｑ１〜Ｑ８
から出力されるデータは（０１１０１０００）となる。
すなわち初期値１６Ｈに設定される。
【００２２】これと同時に、ＯＲゲート２，３によりコ
マンド１の実行時間だけ、ＲＡＭ１はイネーブル状態と
なり且つアドレスはＦＦＦＨ番地に設定され、ＦＦＦＨ
番地に格納されていたデータ１６ＨをＩ／Ｏ１〜Ｉ／Ｏ
８端子から出力する。
マンド１の実行時間だけ、ＲＡＭ１はイネーブル状態と
なり且つアドレスはＦＦＦＨ番地に設定され、ＦＦＦＨ
番地に格納されていたデータ１６ＨをＩ／Ｏ１〜Ｉ／Ｏ
８端子から出力する。
【００２３】そして、タイマカウンタ制御回路５からの
データとＲＡＭ１からのデータとは検出回路６へ供給さ
れ、その一致、不一致が検出される。コマンド１が実行
されている間は、該データは共に１６Ｈであるのでデー
タの一致が検出されて検出回路６の出力が“０”とな
り、従ってＡＮＤゲート７の出力も“０”となる。この
時、ＯＲゲート８の他方入力側にはタイマカウンタ制御
回路５の最上ビット“０”のデータが供給されており、
その結果、ＯＲゲート８の出力は“０”となるので、Ａ
ＮＤゲート９から出力される異常検出信号ＯＵＴは
“０”となる。
データとＲＡＭ１からのデータとは検出回路６へ供給さ
れ、その一致、不一致が検出される。コマンド１が実行
されている間は、該データは共に１６Ｈであるのでデー
タの一致が検出されて検出回路６の出力が“０”とな
り、従ってＡＮＤゲート７の出力も“０”となる。この
時、ＯＲゲート８の他方入力側にはタイマカウンタ制御
回路５の最上ビット“０”のデータが供給されており、
その結果、ＯＲゲート８の出力は“０”となるので、Ａ
ＮＤゲート９から出力される異常検出信号ＯＵＴは
“０”となる。
【００２４】コマンド１の実行が終了すると、コマンド
１実行データＣ１は“０”となる。その結果、ＲＡＭ１
はＣＰＵの記憶部としての動作に戻る。それと同時に、
タイマカウンタ制御回路５は初期値１６Ｈから順次カウ
ントアップされる。
１実行データＣ１は“０”となる。その結果、ＲＡＭ１
はＣＰＵの記憶部としての動作に戻る。それと同時に、
タイマカウンタ制御回路５は初期値１６Ｈから順次カウ
ントアップされる。
【００２５】従って、ＣＰＵが正常であってコマンド１
が一定間隔で実行されていれば、キャリー信号ＣＡが発
生される前に、タイマカウンタ制御回路５が初期値１６
Ｈにリセットされる。そのため、常時、キャリー信号Ｃ
Ａは発生せず、異常検出信号ＯＵＴは常に“０”とな
り、これによってＣＰＵの正常を検出することができ
る。
が一定間隔で実行されていれば、キャリー信号ＣＡが発
生される前に、タイマカウンタ制御回路５が初期値１６
Ｈにリセットされる。そのため、常時、キャリー信号Ｃ
Ａは発生せず、異常検出信号ＯＵＴは常に“０”とな
り、これによってＣＰＵの正常を検出することができ
る。
【００２６】ＣＰＵが異常状態にあってコマンド１が実
行されずにいると（前述した図４に示す場合）、タイマ
カウンタ制御回路５の最上位ビットが“１”となってキ
ャリー信号ＣＡが出力される。その結果、ＯＲゲート８
の出力が“１”に固定され、ＡＮＤゲート９から出力さ
れる異常検出信号ＯＵＴが“１”となって外部にＣＰＵ
の異常を報知する。
行されずにいると（前述した図４に示す場合）、タイマ
カウンタ制御回路５の最上位ビットが“１”となってキ
ャリー信号ＣＡが出力される。その結果、ＯＲゲート８
の出力が“１”に固定され、ＡＮＤゲート９から出力さ
れる異常検出信号ＯＵＴが“１”となって外部にＣＰＵ
の異常を報知する。
【００２７】また、ＲＡＭ１の記憶データが破壊され
て、コマンド１の実行を含んだ閉ループ（図５のＰ２）
でＣＰＵが作動した場合は、ＲＡＭ１から読み出される
データが１６Ｈでなくなる。一方、タイマカウンタ制御
回路５の出力値は１６Ｈであるので、検出回路６は不一
致を検出してその出力が”１”となる。そしてＡＮＤゲ
ートの出力が“１“となるため、ＯＲゲート８の出力
は”１“となり、ＡＮＤゲート９からの異常検出信号Ｏ
ＵＴが“１”となって外部にＣＰＵの異常を報知する。
て、コマンド１の実行を含んだ閉ループ（図５のＰ２）
でＣＰＵが作動した場合は、ＲＡＭ１から読み出される
データが１６Ｈでなくなる。一方、タイマカウンタ制御
回路５の出力値は１６Ｈであるので、検出回路６は不一
致を検出してその出力が”１”となる。そしてＡＮＤゲ
ートの出力が“１“となるため、ＯＲゲート８の出力
は”１“となり、ＡＮＤゲート９からの異常検出信号Ｏ
ＵＴが“１”となって外部にＣＰＵの異常を報知する。
【００２８】このように本実施例では、マイコンの異常
状態としてコマンド１の実行を含んだ閉ループとコマン
ド１の実行を含まない閉ループとのいずれも検出するこ
とができる。
状態としてコマンド１の実行を含んだ閉ループとコマン
ド１の実行を含まない閉ループとのいずれも検出するこ
とができる。
【００２９】
【発明の効果】以上に説明したように、本発明によれ
ば、記憶装置に予め所定値を格納しておくと共に、タイ
マカウンタ部はその初期値が前記所定値に設定されるよ
うに構成し、所定コマンドの実行期間中に前記記憶装置
から前記所定値を読出す読出し制御部と、前記タイマカ
ウンタ部の出力値と前記記憶装置の読出し値との一致、
不一致を検出する検出回路と、前記検出回路の検出結果
に応じて異常検出信号を出力する出力部とを備えたの
で、従来の回路で検出できなかった所定コマンドの実行
を含まない閉ループの異常を検出することが可能とな
る。
ば、記憶装置に予め所定値を格納しておくと共に、タイ
マカウンタ部はその初期値が前記所定値に設定されるよ
うに構成し、所定コマンドの実行期間中に前記記憶装置
から前記所定値を読出す読出し制御部と、前記タイマカ
ウンタ部の出力値と前記記憶装置の読出し値との一致、
不一致を検出する検出回路と、前記検出回路の検出結果
に応じて異常検出信号を出力する出力部とを備えたの
で、従来の回路で検出できなかった所定コマンドの実行
を含まない閉ループの異常を検出することが可能とな
る。
【図１】本発明を実施したウォッチドックタイマ回路の
回路図である。
回路図である。
【図２】図１中のタイマカウンタ制御回路５の内部構成
を示す図である。
を示す図である。
【図３】従来のウォッチドックタイマ回路の一構成例を
示すブロック図である。
示すブロック図である。
【図４】コマンド１の実行を含まない閉ループを示す図
である。
である。
【図５】コマンド１の実行を含む閉ループを示す図であ
る。
る。
１ ＲＡＭ ２，３，８ ＯＲゲート ５ タイマカウンタ制御回路 ６ 検出回路 ７，９ ＡＮＤゲート １０ ラッチ回路 Ｃ１ コマンド１実行データ Ｃ２ コマンド２実行データ
Claims (1)
- 【請求項１】 クロッパルスに従って第１の時間までカ
ウントすると共に、データ格納用の記憶装置に接続され
たＣＰＵにより前記第１の時間よりも短い時間間隔で繰
り返し実行される所定コマンドの実行を受けて初期化さ
れるタイマカウンタ部を有するウォッチドックタイマ回
路において、 前記記憶装置に予め所定値を格納しておくと共に、前記
タイマカウンタ部はその初期値が前記所定値に設定され
るように構成し、 前記所定コマンドの実行期間中に前記記憶装置から前記
所定値を読出す読出し制御部と、 前記タイマカウンタ部の出力値と前記記憶装置の読出し
値との一致、不一致を検出する検出回路と、 前記検出回路の検出結果に応じて異常検出信号を出力す
る出力部とを設けたことを特徴とするウォッチドックタ
イマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214043A JPH0764823A (ja) | 1993-08-30 | 1993-08-30 | ウォッチドックタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214043A JPH0764823A (ja) | 1993-08-30 | 1993-08-30 | ウォッチドックタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764823A true JPH0764823A (ja) | 1995-03-10 |
Family
ID=16649333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214043A Pending JPH0764823A (ja) | 1993-08-30 | 1993-08-30 | ウォッチドックタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007040162A1 (ja) | 2005-09-30 | 2007-04-12 | Juridical Foundation The Chemo-Sero-Therapeutic Research Institute | 培養細胞による組換えヒトトロンビンの製造方法 |
-
1993
- 1993-08-30 JP JP5214043A patent/JPH0764823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007040162A1 (ja) | 2005-09-30 | 2007-04-12 | Juridical Foundation The Chemo-Sero-Therapeutic Research Institute | 培養細胞による組換えヒトトロンビンの製造方法 |
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