JPH0765579A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0765579A JPH0765579A JP6189735A JP18973594A JPH0765579A JP H0765579 A JPH0765579 A JP H0765579A JP 6189735 A JP6189735 A JP 6189735A JP 18973594 A JP18973594 A JP 18973594A JP H0765579 A JPH0765579 A JP H0765579A
- Authority
- JP
- Japan
- Prior art keywords
- input
- bar
- group
- output line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 十分なプリチャージ及び等化時間を確保した
うえで高速にデータ伝送を行える半導体メモリ装置を提
供する。 【構成】 対応するビット線対（ＢＬ，バーＢＬ）に接
続される複数の入出力線対（Ｉ／Ｏ，バーＩ／Ｏ）を、
第１群の選択信号ＣＳＬ０、２、……によりデータ伝送
を行う第１群の入出力線対と、第２群の選択信号ＣＳＬ
１、３、……によりデータ伝送を行う第２群の入出力線
対とに分け、そして、一方の群の入出力線対がデータ伝
送を行っている間に他方の群の入出力線対をプリチャー
ジ及び等化するようにした。従来では、全ての入出力線
対でデータ伝送を行った後一斉にプリチャージを行って
いたため、高速化を図るにはプリチャージ時間をできる
だけ短くしなければならず限界があった。一方、本発明
によれば、データ伝送とプリチャージを並行して行える
ので十分なプリチャージ時間を確保したうえで高速化を
図ることができる。
うえで高速にデータ伝送を行える半導体メモリ装置を提
供する。 【構成】 対応するビット線対（ＢＬ，バーＢＬ）に接
続される複数の入出力線対（Ｉ／Ｏ，バーＩ／Ｏ）を、
第１群の選択信号ＣＳＬ０、２、……によりデータ伝送
を行う第１群の入出力線対と、第２群の選択信号ＣＳＬ
１、３、……によりデータ伝送を行う第２群の入出力線
対とに分け、そして、一方の群の入出力線対がデータ伝
送を行っている間に他方の群の入出力線対をプリチャー
ジ及び等化するようにした。従来では、全ての入出力線
対でデータ伝送を行った後一斉にプリチャージを行って
いたため、高速化を図るにはプリチャージ時間をできる
だけ短くしなければならず限界があった。一方、本発明
によれば、データ伝送とプリチャージを並行して行える
ので十分なプリチャージ時間を確保したうえで高速化を
図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルに書込まれ
る、あるいはメモリセルから読出されるデータを複数の
入出力線を通じて伝送する半導体メモリ装置に関し、特
に、所定の列アドレスを用いてこのような入出力線を選
択するようになった半導体メモリ装置に関するものであ
る。
る、あるいはメモリセルから読出されるデータを複数の
入出力線を通じて伝送する半導体メモリ装置に関し、特
に、所定の列アドレスを用いてこのような入出力線を選
択するようになった半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ装置の代表であるＤＲＡＭ
（dynamic ＲＡＭ）は、行アドレスストローブ信号ＲＡ
Ｓ（Row Address Strobe signal）の活性化によってラ
ッチされる行アドレス信号と列アドレスストローブ信号
ＣＡＳ（Column Address Strobe signal）によってラッ
チされる列アドレス信号とに従ってワード線及びビット
線を選択し、それにより１ビット単位で構成されたメモ
リセルを選択する。そして、選択されたメモリセルに記
憶されたデータビットを読出したり、あるいは外部から
供給されるデータビット（以下、“データビット”は１
ワード又は１バイト相当のデータを構成する２進ビット
を意味するとする）を選択されたメモリセルに書込む際
には、列選択スイッチを適宜選択して入出力線対とビッ
ト線対（センスアンプを含む）を接続することで、ビッ
ト線対から入出力線対へ読出データビットを伝送し、あ
るいは半導体メモリ装置のチップ外部から供給されるデ
ータビットを入出力線対からビット線対へ伝送するよう
になっている。このデータ伝送を行う際の入出力線対
は、入出力線対を構成する２つの相補的入出力線が電荷
分配（charge sharing）により互いに逆の電位状態に展
開（develope）され、一方、データ伝送を行わない際の
入出力線対は、予め設定された電位にプリチャージ及び
等化される。
（dynamic ＲＡＭ）は、行アドレスストローブ信号ＲＡ
Ｓ（Row Address Strobe signal）の活性化によってラ
ッチされる行アドレス信号と列アドレスストローブ信号
ＣＡＳ（Column Address Strobe signal）によってラッ
チされる列アドレス信号とに従ってワード線及びビット
線を選択し、それにより１ビット単位で構成されたメモ
リセルを選択する。そして、選択されたメモリセルに記
憶されたデータビットを読出したり、あるいは外部から
供給されるデータビット（以下、“データビット”は１
ワード又は１バイト相当のデータを構成する２進ビット
を意味するとする）を選択されたメモリセルに書込む際
には、列選択スイッチを適宜選択して入出力線対とビッ
ト線対（センスアンプを含む）を接続することで、ビッ
ト線対から入出力線対へ読出データビットを伝送し、あ
るいは半導体メモリ装置のチップ外部から供給されるデ
ータビットを入出力線対からビット線対へ伝送するよう
になっている。このデータ伝送を行う際の入出力線対
は、入出力線対を構成する２つの相補的入出力線が電荷
分配（charge sharing）により互いに逆の電位状態に展
開（develope）され、一方、データ伝送を行わない際の
入出力線対は、予め設定された電位にプリチャージ及び
等化される。
【０００３】図１０は、従来のＤＲＡＭにおける１つの
サブメモリセルアレイと入出力線対との間の接続関係を
示す概略回路図であって、ｋ本のワード線ＷＬ０〜ＷＬ
ｋ−１と、ｍ対のビット線〔ＢＬ０，バーＢＬ０〕〜
〔ＢＬｍ−１，バーＢＬｍ−１〕と、ｋ×ｍ個のメモリ
セル１０とで構成されたサブメモリセルアレイ、及び、
サブメモリセルアレイの各ビット線対に設けられたｍ個
のセンスアンプＳＡに列選択スイッチ２０を介して接続
される入出力線対〔Ｉ／Ｏ，バーＩ／Ｏ〕を示してい
る。
サブメモリセルアレイと入出力線対との間の接続関係を
示す概略回路図であって、ｋ本のワード線ＷＬ０〜ＷＬ
ｋ−１と、ｍ対のビット線〔ＢＬ０，バーＢＬ０〕〜
〔ＢＬｍ−１，バーＢＬｍ−１〕と、ｋ×ｍ個のメモリ
セル１０とで構成されたサブメモリセルアレイ、及び、
サブメモリセルアレイの各ビット線対に設けられたｍ個
のセンスアンプＳＡに列選択スイッチ２０を介して接続
される入出力線対〔Ｉ／Ｏ，バーＩ／Ｏ〕を示してい
る。
【０００４】このサブメモリセルアレイは複数に区分さ
れるメモリバンクのいずれかに属している。つまり、各
メモリバンクが複数のサブメモリセルアレイに分けられ
た構造を有する一般的なＤＲＡＭにおけるメモリバンク
のうちのいずれかのメモリバンクに属するサブメモリセ
ルアレイを示しており、折返しビット線（folded bit
line）方式を採用したものである。１６Ｍｂ（メガビッ
ト）の容量を有するＤＲＡＭを例にとると、４Ｍｂの容
量をもつメモリバンクが４つ形成され、各メモリバンク
が１６個のサブメモリセルアレイにブロック化される。
したがって、この場合の図１０に示すサブメモリセルア
レイは、２５６本（ｋ＝２５６）のワード線と、１０２
４対（ｍ＝１０２４）のビット線とを有した２５６ｋｂ
の容量をもつことになる。
れるメモリバンクのいずれかに属している。つまり、各
メモリバンクが複数のサブメモリセルアレイに分けられ
た構造を有する一般的なＤＲＡＭにおけるメモリバンク
のうちのいずれかのメモリバンクに属するサブメモリセ
ルアレイを示しており、折返しビット線（folded bit
line）方式を採用したものである。１６Ｍｂ（メガビッ
ト）の容量を有するＤＲＡＭを例にとると、４Ｍｂの容
量をもつメモリバンクが４つ形成され、各メモリバンク
が１６個のサブメモリセルアレイにブロック化される。
したがって、この場合の図１０に示すサブメモリセルア
レイは、２５６本（ｋ＝２５６）のワード線と、１０２
４対（ｍ＝１０２４）のビット線とを有した２５６ｋｂ
の容量をもつことになる。
【０００５】サブメモリセルアレイの両サイドに配置さ
れた入出力線対、すなわち、図中左側に配置された入出
力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バー
Ｉ／Ｏ１〕及び図中右側に配置された入出力線対〔Ｉ／
Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′、バーＩ／Ｏ
１′〕は、それぞれ隣接するサブメモリセルアレイと共
通する入出力バスを構成する。つまり、図中左側の入出
力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バー
Ｉ／Ｏ１〕は図中左側の入出力バスを構成し、図中右側
の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／
Ｏ１′，バーＩ／Ｏ１′〕は図中右側の入出力バスを構
成する。また、各入出力バスにある入出力線対は２ビッ
トのデータを連続して伝送する。
れた入出力線対、すなわち、図中左側に配置された入出
力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バー
Ｉ／Ｏ１〕及び図中右側に配置された入出力線対〔Ｉ／
Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′、バーＩ／Ｏ
１′〕は、それぞれ隣接するサブメモリセルアレイと共
通する入出力バスを構成する。つまり、図中左側の入出
力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バー
Ｉ／Ｏ１〕は図中左側の入出力バスを構成し、図中右側
の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／
Ｏ１′，バーＩ／Ｏ１′〕は図中右側の入出力バスを構
成する。また、各入出力バスにある入出力線対は２ビッ
トのデータを連続して伝送する。
【０００６】列選択スイッチ２０を制御する列選択線
（列選択信号）ＣＳＬ０〜ＣＳＬｉ−１は、図中左右側
の各２ビットのビット線対に対応する列選択スイッチ２
０に接続されている。したがって、１本の列選択線が活
性化されると、図中左右側の各入出力バスにそれぞれ２
ビットのデータが伝送される。
（列選択信号）ＣＳＬ０〜ＣＳＬｉ−１は、図中左右側
の各２ビットのビット線対に対応する列選択スイッチ２
０に接続されている。したがって、１本の列選択線が活
性化されると、図中左右側の各入出力バスにそれぞれ２
ビットのデータが伝送される。
【０００７】図１１のタイミング図に示すように、入出
力線プリチャージ信号（PRECHARGESIGNAL）によりプリ
チャージレベル（通常、電源電圧からＮＭＯＳトランジ
スタのしきい電圧を除いた値）にプリチャージ及び等化
されている入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は、列選択
線のうちのいずれか１つが論理“ハイ”に活性化される
度に論理“ハイ”あるいは論理“ロウ”に展開され、列
選択線が活性化されない間は、入出力線プリチャージ信
号によりプリチャージレベルにプリチャージ及び等化さ
れている。
力線プリチャージ信号（PRECHARGESIGNAL）によりプリ
チャージレベル（通常、電源電圧からＮＭＯＳトランジ
スタのしきい電圧を除いた値）にプリチャージ及び等化
されている入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は、列選択
線のうちのいずれか１つが論理“ハイ”に活性化される
度に論理“ハイ”あるいは論理“ロウ”に展開され、列
選択線が活性化されない間は、入出力線プリチャージ信
号によりプリチャージレベルにプリチャージ及び等化さ
れている。
【０００８】例えば、列選択信号ＣＳＬ０が論理“ハ
イ”に活性化されると、ビット線対〔ＢＬ０，バーＢＬ
０〕、〔ＢＬ１，バーＢＬ１〕に送られた２ビットのデ
ータが４個の列選択スイッチ２０を介して図中左側の入
出力バス、すなわち入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ
０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に伝送され、入出力
線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ
／Ｏ１〕で各データビットの電位に従って展開動作が遂
行される。同時に、ビット線対〔ＢＬ２，バーＢＬ
２〕、〔ＢＬ３，バーＢＬ３〕に送られた２ビットのデ
ータが４個の列選択スイッチ２０を介して図中右側の入
出力バス、すなわち入出力線対〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に伝送さ
れ、入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ
／Ｏ１′，バーＩ／Ｏ１′〕で各データビットの電位に
従って展開動作が遂行される。
イ”に活性化されると、ビット線対〔ＢＬ０，バーＢＬ
０〕、〔ＢＬ１，バーＢＬ１〕に送られた２ビットのデ
ータが４個の列選択スイッチ２０を介して図中左側の入
出力バス、すなわち入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ
０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に伝送され、入出力
線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ
／Ｏ１〕で各データビットの電位に従って展開動作が遂
行される。同時に、ビット線対〔ＢＬ２，バーＢＬ
２〕、〔ＢＬ３，バーＢＬ３〕に送られた２ビットのデ
ータが４個の列選択スイッチ２０を介して図中右側の入
出力バス、すなわち入出力線対〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に伝送さ
れ、入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ
／Ｏ１′，バーＩ／Ｏ１′〕で各データビットの電位に
従って展開動作が遂行される。
【０００９】このような入出力線対〔Ｉ／Ｏ０，バーＩ
／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕での展開動作により読出されたデータがＤＲＡＭ
等に内蔵される図示せぬデータバス及びデータ出力バッ
ファへ伝送されると、次のデータ伝送に備えて、展開し
た入出力線対は入出力線プリチャージ信号によりプリチ
ャージ及び等化される。
／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕での展開動作により読出されたデータがＤＲＡＭ
等に内蔵される図示せぬデータバス及びデータ出力バッ
ファへ伝送されると、次のデータ伝送に備えて、展開し
た入出力線対は入出力線プリチャージ信号によりプリチ
ャージ及び等化される。
【００１０】その後、例えば列選択信号ＣＳＬ１が論理
“ハイ”に活性化されると、ビット線対〔ＢＬ４，バー
ＢＬ４〕、〔ＢＬ５，バーＢＬ５〕に送られた２ビット
のデータが入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に伝送され、また、ビット
線対〔ＢＬ６，バーＢＬ６〕、〔ＢＬ７，バーＢＬ７〕
に送られた２ビットのデータが入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕に伝送される。そして、これら入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バー
Ｉ／Ｏ１′〕は、同様に展開動作を遂行する。
“ハイ”に活性化されると、ビット線対〔ＢＬ４，バー
ＢＬ４〕、〔ＢＬ５，バーＢＬ５〕に送られた２ビット
のデータが入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に伝送され、また、ビット
線対〔ＢＬ６，バーＢＬ６〕、〔ＢＬ７，バーＢＬ７〕
に送られた２ビットのデータが入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕に伝送される。そして、これら入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バー
Ｉ／Ｏ１′〕は、同様に展開動作を遂行する。
【００１１】ところでこのような構成においては、列選
択線（列選択信号）が活性化される度に入出力バスの全
てが展開され、そしてプリチャージ及び等化されるよう
になっているため、入出力線対のプリチャージ及び等化
時間を十分に確保しにくいという問題がある。さらに
は、１本の列選択線が活性化されて２ビットずつのデー
タが両入出力バスを構成する入出力線対に展開された
後、次の２ビットデータが展開されるまでにプリチャー
ジ及び等化を行う時間が必然的に存在するため、データ
伝送及びプリチャージ動作に十分な余裕をとりにくく、
データ伝送速度を向上させるにも限界がある。
択線（列選択信号）が活性化される度に入出力バスの全
てが展開され、そしてプリチャージ及び等化されるよう
になっているため、入出力線対のプリチャージ及び等化
時間を十分に確保しにくいという問題がある。さらに
は、１本の列選択線が活性化されて２ビットずつのデー
タが両入出力バスを構成する入出力線対に展開された
後、次の２ビットデータが展開されるまでにプリチャー
ジ及び等化を行う時間が必然的に存在するため、データ
伝送及びプリチャージ動作に十分な余裕をとりにくく、
データ伝送速度を向上させるにも限界がある。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、入出力線を用いてより高速でデータ伝送を行える
ような半導体メモリ装置を提供することにある。また、
本発明の他の目的は、待機時にプリチャージ及び等化さ
れる入出力線を有する半導体メモリ装置について、プリ
チャージ及び等化を余裕をもって行えるような半導体メ
モリ装置を提供することにある。加えて、本発明の更に
他の目的は、入出力線対のプリチャージ及び等化に必要
な時間の制限を受けることなく、連続的なデータ伝送が
可能な半導体メモリ装置を提供することにある。
的は、入出力線を用いてより高速でデータ伝送を行える
ような半導体メモリ装置を提供することにある。また、
本発明の他の目的は、待機時にプリチャージ及び等化さ
れる入出力線を有する半導体メモリ装置について、プリ
チャージ及び等化を余裕をもって行えるような半導体メ
モリ装置を提供することにある。加えて、本発明の更に
他の目的は、入出力線対のプリチャージ及び等化に必要
な時間の制限を受けることなく、連続的なデータ伝送が
可能な半導体メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、複数の入出力線対を備えてデータ伝
送を行うようになった半導体メモリ装置について、複数
の入出力線対を第１群と第２群に分けて形成し、第１群
の入出力線対を第１群の選択信号により駆動すると共に
第２群の入出力線対を第２群の選択信号により駆動し、
一方の群の入出力線対でデータ伝送が行われている間に
他方の群の入出力線対のプリチャージ及び等化を実行す
るようにして、第１群の入出力線対と第２群の入出力線
対とで交互にデータ伝送を行うことを特徴とする。
るために本発明は、複数の入出力線対を備えてデータ伝
送を行うようになった半導体メモリ装置について、複数
の入出力線対を第１群と第２群に分けて形成し、第１群
の入出力線対を第１群の選択信号により駆動すると共に
第２群の入出力線対を第２群の選択信号により駆動し、
一方の群の入出力線対でデータ伝送が行われている間に
他方の群の入出力線対のプリチャージ及び等化を実行す
るようにして、第１群の入出力線対と第２群の入出力線
対とで交互にデータ伝送を行うことを特徴とする。
【００１４】このような構成の本発明によると、第１群
の入出力線対と第２群の入出力線対とで交互にデータ伝
送とプリチャージ・等化を並行して行うようにしている
ので、従来のように入出力線対のプリチャージ時間の十
分な確保のために入出力線対を選択する選択信号の活性
時間を調整する必要がなくなり、より高速で安定したデ
ータ伝送動作を行えるようになる。
の入出力線対と第２群の入出力線対とで交互にデータ伝
送とプリチャージ・等化を並行して行うようにしている
ので、従来のように入出力線対のプリチャージ時間の十
分な確保のために入出力線対を選択する選択信号の活性
時間を調整する必要がなくなり、より高速で安定したデ
ータ伝送動作を行えるようになる。
【００１５】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１６】この実施例で示すのは、高速化に伴って連
続的なデータ伝送動作を遂行するようになった高集積の
半導体メモリ装置に適した技術で、半導体メモリ装置の
外部から供給される同期クロックに応答して動作するよ
うな半導体メモリ装置に特に有用な技術である。この例
では、１６Ｍｂ容量のセルアレイが４Ｍｂの容量をもつ
４個のメモリバンクに分けられ、そして各メモリバンク
が２５６Ｋｂの容量をもつ１６個のサブメモリセルアレ
イにブロック化されたＤＲＡＭについて一例として説明
する。
続的なデータ伝送動作を遂行するようになった高集積の
半導体メモリ装置に適した技術で、半導体メモリ装置の
外部から供給される同期クロックに応答して動作するよ
うな半導体メモリ装置に特に有用な技術である。この例
では、１６Ｍｂ容量のセルアレイが４Ｍｂの容量をもつ
４個のメモリバンクに分けられ、そして各メモリバンク
が２５６Ｋｂの容量をもつ１６個のサブメモリセルアレ
イにブロック化されたＤＲＡＭについて一例として説明
する。
【００１７】図１及び図２は互いに連続する図で、本発
明に従う１つのサブメモリセルアレイと入出力線対との
間の接続関係を示す概略回路図である。この例における
半導体メモリ装置は２５６Ｋｂ容量のサブメモリセルア
レイを有するＤＲＡＭであるので、図示のサブメモリセ
ルアレイは、２５６本のワード線（ｋ＝２５６）、１０
２４対のビット線（ｍ＝１０２４）、そして２５６×１
０２４個のメモリセル１０で構成された折返しビット線
形のサブメモリセルアレイである。
明に従う１つのサブメモリセルアレイと入出力線対との
間の接続関係を示す概略回路図である。この例における
半導体メモリ装置は２５６Ｋｂ容量のサブメモリセルア
レイを有するＤＲＡＭであるので、図示のサブメモリセ
ルアレイは、２５６本のワード線（ｋ＝２５６）、１０
２４対のビット線（ｍ＝１０２４）、そして２５６×１
０２４個のメモリセル１０で構成された折返しビット線
形のサブメモリセルアレイである。
【００１８】ビット線対〔ＢＬ０，バーＢＬ０〕〜〔Ｂ
Ｌｍ−１，バーＢＬｍ−１〕はセンスアンプＳＡを備
え、列選択スイッチ２０を介して入出力線対〔Ｉ／Ｏ
０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バー
Ｉ／Ｏ１′〕に接続される。入出力線対の配置は、サブ
メモリセルアレイの図中左側に入出力線対〔Ｉ／Ｏ０，
バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が配置さ
れて図中左側の入出力バスを構成し、サブメモリセルア
レイの図中右側に入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕が配置されて
図中右側の入出力バスを構成している。つまり、入出力
線対の配置は、全てのサブメモリセルアレイについて、
サブメモリセルアレイの一方の側に第１群の入出力線対
を配置して入出力バスを構成し、他方の側に第２群の入
出力線対を配置して入出力バスを構成するようにしてい
る。
Ｌｍ−１，バーＢＬｍ−１〕はセンスアンプＳＡを備
え、列選択スイッチ２０を介して入出力線対〔Ｉ／Ｏ
０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バー
Ｉ／Ｏ１′〕に接続される。入出力線対の配置は、サブ
メモリセルアレイの図中左側に入出力線対〔Ｉ／Ｏ０，
バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が配置さ
れて図中左側の入出力バスを構成し、サブメモリセルア
レイの図中右側に入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕が配置されて
図中右側の入出力バスを構成している。つまり、入出力
線対の配置は、全てのサブメモリセルアレイについて、
サブメモリセルアレイの一方の側に第１群の入出力線対
を配置して入出力バスを構成し、他方の側に第２群の入
出力線対を配置して入出力バスを構成するようにしてい
る。
【００１９】また、図１及び図２において、第１群の入
出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バ
ーＩ／Ｏ１〕と対応するビット線対（センスアンプＳＡ
を含む）とを接続する列選択スイッチ２０は、２ビット
単位で第１群としての偶数番目の列選択線ＣＳＬ０、Ｃ
ＳＬ２、ＣＳＬ４、ＣＳＬ６、…につながれており、第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕と対応するビット線対
（センスアンプＳＡを含む）とを接続する列選択スイッ
チ２０は、２ビット単位で第２群としての奇数番目の列
選択線ＣＳＬ１、ＣＳＬ３、ＣＳＬ５、ＣＳＬ７、…、
ＣＳＬｉ−１につながれている。各列選択線は、入出力
線と直交するようにしてＤＲＡＭ内の他のサブメモリセ
ルアレイも通過するように配されており、偶数番目の列
選択線は、各サブメモリセルアレイの一方の側に配置さ
れた第１群の入出力線対に接続された列選択スイッチに
つながれ、そして奇数番目の列選択線は、各サブメモリ
セルアレイの他方の側に配置された第２群の入出力線対
に接続された列選択スイッチにつながれている。
出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バ
ーＩ／Ｏ１〕と対応するビット線対（センスアンプＳＡ
を含む）とを接続する列選択スイッチ２０は、２ビット
単位で第１群としての偶数番目の列選択線ＣＳＬ０、Ｃ
ＳＬ２、ＣＳＬ４、ＣＳＬ６、…につながれており、第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕と対応するビット線対
（センスアンプＳＡを含む）とを接続する列選択スイッ
チ２０は、２ビット単位で第２群としての奇数番目の列
選択線ＣＳＬ１、ＣＳＬ３、ＣＳＬ５、ＣＳＬ７、…、
ＣＳＬｉ−１につながれている。各列選択線は、入出力
線と直交するようにしてＤＲＡＭ内の他のサブメモリセ
ルアレイも通過するように配されており、偶数番目の列
選択線は、各サブメモリセルアレイの一方の側に配置さ
れた第１群の入出力線対に接続された列選択スイッチに
つながれ、そして奇数番目の列選択線は、各サブメモリ
セルアレイの他方の側に配置された第２群の入出力線対
に接続された列選択スイッチにつながれている。
【００２０】入出力線対は第１群と第２群とで相互に異
なる時間帯に展開され、またプリチャージ及び等化され
る。すなわち、例えばワード線ＷＬ０と列選択線ＣＳＬ
０が活性化され、ビット線対〔ＢＬ０，バーＢＬ０〕、
〔ＢＬ１，バーＢＬ１〕から２ビットのデータが第１群
の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ
１，バーＩ／Ｏ１〕に伝送され、この入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が
展開されている間に、第２群の入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕が該当するプリチャージ信号によりプリチャージ
及び等化される。逆に、第１群の入出力線対〔Ｉ／Ｏ
０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕がプ
リチャージ及び等化される間に、第２群の入出力線対
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′、バー
Ｉ／Ｏ１′〕がビット線対〔ＢＬ２，バーＢＬ２〕、
〔ＢＬ３，バーＢＬ３〕からの２ビットのデータにより
展開される。このような方式を可能とするように各列選
択線に供給される列選択信号は、ＤＲＡＭに内蔵された
アドレスカウンタから提供される列アドレスのデコーデ
ィング信号に応答して発生される。
なる時間帯に展開され、またプリチャージ及び等化され
る。すなわち、例えばワード線ＷＬ０と列選択線ＣＳＬ
０が活性化され、ビット線対〔ＢＬ０，バーＢＬ０〕、
〔ＢＬ１，バーＢＬ１〕から２ビットのデータが第１群
の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ
１，バーＩ／Ｏ１〕に伝送され、この入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が
展開されている間に、第２群の入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕が該当するプリチャージ信号によりプリチャージ
及び等化される。逆に、第１群の入出力線対〔Ｉ／Ｏ
０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕がプ
リチャージ及び等化される間に、第２群の入出力線対
〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′、バー
Ｉ／Ｏ１′〕がビット線対〔ＢＬ２，バーＢＬ２〕、
〔ＢＬ３，バーＢＬ３〕からの２ビットのデータにより
展開される。このような方式を可能とするように各列選
択線に供給される列選択信号は、ＤＲＡＭに内蔵された
アドレスカウンタから提供される列アドレスのデコーデ
ィング信号に応答して発生される。
【００２１】このような入出力線駆動方式を実現するた
めの周辺回路、すなわちデコーディング手段について、
図３〜図６を参照して次に説明する。
めの周辺回路、すなわちデコーディング手段について、
図３〜図６を参照して次に説明する。
【００２２】図３は、図１及び図２に示す列選択線に供
給される列選択信号（以下、“ＣＳＬ０、ＣＳＬ１、
…”で表す）の発生に必要な列アドレスのプリデコーデ
ィング信号を発生する列プリデコーダの回路を示す。ま
ず、同図を参照して列プリデコーダから説明する。
給される列選択信号（以下、“ＣＳＬ０、ＣＳＬ１、
…”で表す）の発生に必要な列アドレスのプリデコーデ
ィング信号を発生する列プリデコーダの回路を示す。ま
ず、同図を参照して列プリデコーダから説明する。
【００２３】第１プリデコーダ部１００は、行アドレス
ストローブ信号バーＲＡＳに連動する行関連信号の発生
完了状態に応答し、列アドレスストローブ信号バーＣＡ
Ｓに関連するＣＡＳチェーンを駆動させる信号φＹＥ
と、ブロック選択に関連する列アドレス信号ＣＡ１１
（単一のメモリバンク構造の場合には行アドレス信号を
使用できる）と、２つの列アドレス信号ＣＡ０、ＣＡ１
と、を入力とし、列アドレス信号ＣＡ０、ＣＡ１の論理
状態に応答する列プリデコーディング信号群バーＤＣＡ
０１、 ＤＣＡバー０１、ＣＡ０バー１、ＤＣＡ０１を発
生する。
ストローブ信号バーＲＡＳに連動する行関連信号の発生
完了状態に応答し、列アドレスストローブ信号バーＣＡ
Ｓに関連するＣＡＳチェーンを駆動させる信号φＹＥ
と、ブロック選択に関連する列アドレス信号ＣＡ１１
（単一のメモリバンク構造の場合には行アドレス信号を
使用できる）と、２つの列アドレス信号ＣＡ０、ＣＡ１
と、を入力とし、列アドレス信号ＣＡ０、ＣＡ１の論理
状態に応答する列プリデコーディング信号群バーＤＣＡ
０１、 ＤＣＡバー０１、ＣＡ０バー１、ＤＣＡ０１を発
生する。
【００２４】第２プリデコーダ部２００は、前記の列ア
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ２、
ＣＡ３と、を入力とし、列アドレス信号ＣＡ２、ＣＡ３
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ２３、ＤＣＡバー２３、ＤＣＡ２バー３、ＤＣＡ
２３を発生する。
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ２、
ＣＡ３と、を入力とし、列アドレス信号ＣＡ２、ＣＡ３
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ２３、ＤＣＡバー２３、ＤＣＡ２バー３、ＤＣＡ
２３を発生する。
【００２５】第３プリデコーダ部３００は、前記の列ア
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ４、
ＣＡ５と、を入力とし、列アドレス信号ＣＡ４、ＣＡ５
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ４５、ＤＣＡバー４５、ＤＣＡ４バー５、ＤＣＡ
４５を発生する。
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ４、
ＣＡ５と、を入力とし、列アドレス信号ＣＡ４、ＣＡ５
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ４５、ＤＣＡバー４５、ＤＣＡ４バー５、ＤＣＡ
４５を発生する。
【００２６】第４プリデコーダ部４００は、前記の列ア
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ６、
ＣＡ７と、を入力とし、列アドレス信号ＣＡ６、ＣＡ７
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ６７、ＤＣＡバー６７、ＤＣＡ６バー７、ＤＣＡ
６７を発生する。
ドレス信号ＣＡ１１と、２つの列アドレス信号ＣＡ６、
ＣＡ７と、を入力とし、列アドレス信号ＣＡ６、ＣＡ７
の論理状態に応答する列プリデコーディング信号群バー
ＤＣＡ６７、ＤＣＡバー６７、ＤＣＡ６バー７、ＤＣＡ
６７を発生する。
【００２７】第５プリデコーダ部５００は、前記の列ア
ドレス信号ＣＡ１１と、列アドレス信号ＣＡ８と、を入
力とし、列アドレス信号ＣＡ８の論理状態に応答する列
プリデコーディング信号群ＤＣＡ８、バーＤＣＡ８を発
生する。
ドレス信号ＣＡ１１と、列アドレス信号ＣＡ８と、を入
力とし、列アドレス信号ＣＡ８の論理状態に応答する列
プリデコーディング信号群ＤＣＡ８、バーＤＣＡ８を発
生する。
【００２８】このように、列プリデコーダに入力される
列アドレス信号数が全部で９個あれば、図１及び図２に
示すような１つのサブメモリセルアレイを構成する１０
２４対のビット線に対応する５１２個の列選択信号を発
生し得る。尚、前述のように、列アドレス信号ＣＡ１１
は該当するサブメモリセルアレイの選択に関わる列アド
レス信号である。
列アドレス信号数が全部で９個あれば、図１及び図２に
示すような１つのサブメモリセルアレイを構成する１０
２４対のビット線に対応する５１２個の列選択信号を発
生し得る。尚、前述のように、列アドレス信号ＣＡ１１
は該当するサブメモリセルアレイの選択に関わる列アド
レス信号である。
【００２９】各部について更に詳述すると、第１プリデ
コーダ部１００は、信号φＹＥを共通の入力とすると共
に列アドレス信号バーＣＡ０、ＣＡ０を各入力とするＮ
ＡＮＤゲート３２、３８と、列アドレス信号ＣＡ１１を
共通の入力とすると共に列アドレス信号ＣＡ１、バーＣ
Ａ１を各入力とするＮＡＮＤゲート３４、３６と、ＮＡ
ＮＤゲート３２、３４、３６、３８の出力信号をそれぞ
れ反転させるインバータ３３、３５、３７、３９と、イ
ンバータ３３の出力信号を共通の入力とすると共にイン
バータ３７、３５の出力信号を各入力とするＮＡＮＤゲ
ート４２、４４と、インバータ３９の出力信号を共通の
入力とすると共にインバータ３７、３５の出力信号を各
入力とするＮＡＮＤゲート４６、４８と、ＮＡＮＤゲー
ト４２、４４、４６、４８の出力信号の論理整形を行う
ために２個ずつ直列接続して設けられ、列プリデコーデ
ィング信号バーＤＣＡ０１、ＤＣＡバー０１、ＤＣＡ０
バー１、ＤＣＡ０１をそれぞれ発生するインバータ４３
／５１、４５／５２、４７／５３、４９／５４と、から
構成されている。
コーダ部１００は、信号φＹＥを共通の入力とすると共
に列アドレス信号バーＣＡ０、ＣＡ０を各入力とするＮ
ＡＮＤゲート３２、３８と、列アドレス信号ＣＡ１１を
共通の入力とすると共に列アドレス信号ＣＡ１、バーＣ
Ａ１を各入力とするＮＡＮＤゲート３４、３６と、ＮＡ
ＮＤゲート３２、３４、３６、３８の出力信号をそれぞ
れ反転させるインバータ３３、３５、３７、３９と、イ
ンバータ３３の出力信号を共通の入力とすると共にイン
バータ３７、３５の出力信号を各入力とするＮＡＮＤゲ
ート４２、４４と、インバータ３９の出力信号を共通の
入力とすると共にインバータ３７、３５の出力信号を各
入力とするＮＡＮＤゲート４６、４８と、ＮＡＮＤゲー
ト４２、４４、４６、４８の出力信号の論理整形を行う
ために２個ずつ直列接続して設けられ、列プリデコーデ
ィング信号バーＤＣＡ０１、ＤＣＡバー０１、ＤＣＡ０
バー１、ＤＣＡ０１をそれぞれ発生するインバータ４３
／５１、４５／５２、４７／５３、４９／５４と、から
構成されている。
【００３０】第２プリデコーダ部２００〜第４プリデコ
ーダ部４００は同様の内部構成を有している。代表的に
第２部分プリデコーダ２００の構成を説明すると、列ア
ドレス信号バーＣＡ２、ＣＡ２の各論理状態をそれぞれ
反転させるインバータ６１、６３と、列アドレス信号Ｃ
Ａ１１を共通の入力とすると共に列アドレス信号ＣＡ
３、バーＣＡ３を各入力とするＮＡＮＤゲート６２、６
４と、インバータ６１の出力信号を共通の入力とすると
共にＮＡＮＤゲート６４、６２の出力信号を各入力とす
るＮＯＲゲート６６、６８と、インバータ６３の出力信
号を共通の入力とすると共にＮＡＮＤゲート６４、６２
の出力信号を各入力とするＮＯＲゲート７２、７４と、
ＮＯＲゲート６６、６８、７２、７４の出力信号の論理
整形を行うために２個ずつ直列接続して設けられ、列プ
リデコーディング信号バーＤＣＡ２３、ＤＣＡバー２
３、ＤＣＡ２バー３、ＤＣＡ２３を発生するインバータ
６５／７３、６７／７５、６９／７７、７１／７８と、
から構成されている。
ーダ部４００は同様の内部構成を有している。代表的に
第２部分プリデコーダ２００の構成を説明すると、列ア
ドレス信号バーＣＡ２、ＣＡ２の各論理状態をそれぞれ
反転させるインバータ６１、６３と、列アドレス信号Ｃ
Ａ１１を共通の入力とすると共に列アドレス信号ＣＡ
３、バーＣＡ３を各入力とするＮＡＮＤゲート６２、６
４と、インバータ６１の出力信号を共通の入力とすると
共にＮＡＮＤゲート６４、６２の出力信号を各入力とす
るＮＯＲゲート６６、６８と、インバータ６３の出力信
号を共通の入力とすると共にＮＡＮＤゲート６４、６２
の出力信号を各入力とするＮＯＲゲート７２、７４と、
ＮＯＲゲート６６、６８、７２、７４の出力信号の論理
整形を行うために２個ずつ直列接続して設けられ、列プ
リデコーディング信号バーＤＣＡ２３、ＤＣＡバー２
３、ＤＣＡ２バー３、ＤＣＡ２３を発生するインバータ
６５／７３、６７／７５、６９／７７、７１／７８と、
から構成されている。
【００３１】第５プリデコーダ部５００は、列アドレス
信号ＣＡ１１を共通の入力とすると共に列アドレス信号
ＣＡ８、バーＣＡ８を各入力とするＮＡＮＤゲート８
２、８４と、ＮＡＮＤゲート８２の出力信号を論理整形
及び反転させて列プリデコーディング信号ＤＣＡ８を発
生する直列接続されたインバータ８３、８７、９１と、
ＮＡＮＤゲート８４の出力信号を論理整形及び反転させ
て列プリデコーディング信号バーＤＣＡ８を発生する直
列接続されたインバータ８５、８９、９３と、から構成
される。
信号ＣＡ１１を共通の入力とすると共に列アドレス信号
ＣＡ８、バーＣＡ８を各入力とするＮＡＮＤゲート８
２、８４と、ＮＡＮＤゲート８２の出力信号を論理整形
及び反転させて列プリデコーディング信号ＤＣＡ８を発
生する直列接続されたインバータ８３、８７、９１と、
ＮＡＮＤゲート８４の出力信号を論理整形及び反転させ
て列プリデコーディング信号バーＤＣＡ８を発生する直
列接続されたインバータ８５、８９、９３と、から構成
される。
【００３２】以上のような回路から発生される多数の列
プリデコーディング信号は、図４に示す列選択回路に供
給される。
プリデコーディング信号は、図４に示す列選択回路に供
給される。
【００３３】図４の列選択回路６００は、本発明を適用
したＤＲＡＭで図３の列プリデコーダから発生される列
プリデコーディング信号を入力として５１２個の列選択
信号を発生する列選択回路について、８個の列選択信号
ＣＳＬ０〜ＣＳＬ７を発生する一部分を示したものであ
る。すなわち、５１２個の列選択信号を発生させるため
には、図４に示すような回路が６４個必要となる。
したＤＲＡＭで図３の列プリデコーダから発生される列
プリデコーディング信号を入力として５１２個の列選択
信号を発生する列選択回路について、８個の列選択信号
ＣＳＬ０〜ＣＳＬ７を発生する一部分を示したものであ
る。すなわち、５１２個の列選択信号を発生させるため
には、図４に示すような回路が６４個必要となる。
【００３４】図４に示すように、２入力をもつ８個のＮ
ＯＲゲート１３２、１３４、…、１４４、１４６が、図
３の列プリデコーダから供給される列プリデコーディン
グ信号の論理組合せを行うために備えられている。各Ｎ
ＯＲゲートの出力信号は、２個ずつ直列接続されたイン
バータ１３３／１４９、１３５／１５１、…、１４５／
１６１、１４７／１６３をそれぞれ通じて列選択信号Ｃ
ＳＬ０〜ＣＳＬ７として出力される。また、ＮＯＲゲー
ト１３２、１３４、…、１４４、１４６の一方の入力
は、図３の第１プリデコーダ部１００から供給される列
プリデコーディング信号バーＤＣＡ０１、ＤＣＡバー０
１、ＤＣＡ０バー１、ＤＣＡ０１となる。すなわち、列
プリデコーディング信号バーＤＣＡ０１は第１及び第５
ＮＯＲゲート１３２、１４０の１入力、列プリデコーデ
ィング信号ＤＣＡ０バー１は第２及び第６ＮＯＲゲート
１３４、１４２の１入力、列プリデコーディング信号Ｄ
ＣＡバー０１は第３及び第７ＮＯＲゲート１３６、１４
４の１入力、列プリデコーディング信号ＤＣＡ０１は第
４及び第８ＮＯＲゲート１３８、１４６の１入力として
それぞれ供給される。
ＯＲゲート１３２、１３４、…、１４４、１４６が、図
３の列プリデコーダから供給される列プリデコーディン
グ信号の論理組合せを行うために備えられている。各Ｎ
ＯＲゲートの出力信号は、２個ずつ直列接続されたイン
バータ１３３／１４９、１３５／１５１、…、１４５／
１６１、１４７／１６３をそれぞれ通じて列選択信号Ｃ
ＳＬ０〜ＣＳＬ７として出力される。また、ＮＯＲゲー
ト１３２、１３４、…、１４４、１４６の一方の入力
は、図３の第１プリデコーダ部１００から供給される列
プリデコーディング信号バーＤＣＡ０１、ＤＣＡバー０
１、ＤＣＡ０バー１、ＤＣＡ０１となる。すなわち、列
プリデコーディング信号バーＤＣＡ０１は第１及び第５
ＮＯＲゲート１３２、１４０の１入力、列プリデコーデ
ィング信号ＤＣＡ０バー１は第２及び第６ＮＯＲゲート
１３４、１４２の１入力、列プリデコーディング信号Ｄ
ＣＡバー０１は第３及び第７ＮＯＲゲート１３６、１４
４の１入力、列プリデコーディング信号ＤＣＡ０１は第
４及び第８ＮＯＲゲート１３８、１４６の１入力として
それぞれ供給される。
【００３５】一方、ＮＯＲゲートの他方の入力端子は、
図３の列プリデコーダから供給される列プリデコーディ
ング信号バーＤＣＡ２３、ＤＣＡ２バー３、バーＤＣＡ
４５、バーＤＣＡ６７、バーＤＣＡ８の論理状態によっ
て電位決定される第１制御ノード６０１、第２制御ノー
ド６０２に対応接続されている。すなわち、第１〜第４
ＮＯＲゲート１３２、１３４、１３６、１３８の入力端
子は第１制御ノード６０１に接続され、第５〜第８ＮＯ
Ｒゲート１４０、１４２、１４４、１４６の入力端子は
第２制御ノード６０２に接続される。
図３の列プリデコーダから供給される列プリデコーディ
ング信号バーＤＣＡ２３、ＤＣＡ２バー３、バーＤＣＡ
４５、バーＤＣＡ６７、バーＤＣＡ８の論理状態によっ
て電位決定される第１制御ノード６０１、第２制御ノー
ド６０２に対応接続されている。すなわち、第１〜第４
ＮＯＲゲート１３２、１３４、１３６、１３８の入力端
子は第１制御ノード６０１に接続され、第５〜第８ＮＯ
Ｒゲート１４０、１４２、１４４、１４６の入力端子は
第２制御ノード６０２に接続される。
【００３６】第１制御ノード６０１と電源供給電圧端
（Ｖｃｃ）との間には、列プリデコーディング信号バー
ＤＣＡ４５、バーＤＣＡ６７、バーＤＣＡ８、バーＤＣ
Ａ２３を各ゲートに受ける４個のｐ形ＭＯＳトランジス
タ１０２、１０４、１０６、１０８が並列に接続されて
いる。また、第２制御ノード６０２と電源供給電圧端
（Ｖｃｃ）との間には、列プリデコーディング信号バー
ＤＣＡ４５、バーＤＣＡ６７、バーＤＣＡ８、ＤＣＡ２
バー３を各ゲートに受ける４個のｐ形ＭＯＳトランジス
タ１１２、１１４、１１６、１１８が並列に接続されて
いる。さらに、第１制御ノード６０１と第３制御ノード
６０３との間に列プリデコーディング信号バーＤＣＡ２
３をゲートに受けるｎ形ＭＯＳトランジスタ１１０が接
続され、第２制御ノード６０２と第３制御ノードとの間
に列プリデコーディング信号ＤＣＡ２バー３をゲートに
受けるｎ形ＭＯＳトランジスタ１２０が接続される。そ
して、第３制御ノード６０３と接地電圧端（ＧＮＤ）と
の間には、列プリデコーディング信号バーＤＣＡ４５、
バーＤＣＡ６７、バーＤＣＡ８を各ゲートに受ける３個
のｎ形ＭＯＳトランジスタ１２２、１２４、１２６が直
列に接続される。
（Ｖｃｃ）との間には、列プリデコーディング信号バー
ＤＣＡ４５、バーＤＣＡ６７、バーＤＣＡ８、バーＤＣ
Ａ２３を各ゲートに受ける４個のｐ形ＭＯＳトランジス
タ１０２、１０４、１０６、１０８が並列に接続されて
いる。また、第２制御ノード６０２と電源供給電圧端
（Ｖｃｃ）との間には、列プリデコーディング信号バー
ＤＣＡ４５、バーＤＣＡ６７、バーＤＣＡ８、ＤＣＡ２
バー３を各ゲートに受ける４個のｐ形ＭＯＳトランジス
タ１１２、１１４、１１６、１１８が並列に接続されて
いる。さらに、第１制御ノード６０１と第３制御ノード
６０３との間に列プリデコーディング信号バーＤＣＡ２
３をゲートに受けるｎ形ＭＯＳトランジスタ１１０が接
続され、第２制御ノード６０２と第３制御ノードとの間
に列プリデコーディング信号ＤＣＡ２バー３をゲートに
受けるｎ形ＭＯＳトランジスタ１２０が接続される。そ
して、第３制御ノード６０３と接地電圧端（ＧＮＤ）と
の間には、列プリデコーディング信号バーＤＣＡ４５、
バーＤＣＡ６７、バーＤＣＡ８を各ゲートに受ける３個
のｎ形ＭＯＳトランジスタ１２２、１２４、１２６が直
列に接続される。
【００３７】このような列選択回路を通じて発生される
列選択信号ＣＳＬ０〜ＣＳＬ７は、図１及び図２に示す
列選択線にそれぞれ供給される。
列選択信号ＣＳＬ０〜ＣＳＬ７は、図１及び図２に示す
列選択線にそれぞれ供給される。
【００３８】図５は、本発明に従って入出力線対をプリ
チャージ及び等化するためのプリチャージ信号ＩＯＰＲ
Ｉ、バーＩＯＰＲＩを発生する入出力線プリチャージ信
号発生回路７００を示す図である。列アドレス信号ＣＡ
０は、ブロック選択に関連する列アドレス信号ＣＡ１１
を入力とするＮＡＮＤゲート１７２を介して入力され
る。また、列アドレス信号バーＣＡ０は、ブロック選択
に関連する列アドレス信号ＣＡ１１を入力とするＮＡＮ
Ｄゲート１７４を介して入力される。これらＮＡＮＤゲ
ート１７２、１７４は、列アドレスの入力に従って列関
連回路を駆動させる信号φＹＥによってエネーブル・デ
ィスエーブルされる。
チャージ及び等化するためのプリチャージ信号ＩＯＰＲ
Ｉ、バーＩＯＰＲＩを発生する入出力線プリチャージ信
号発生回路７００を示す図である。列アドレス信号ＣＡ
０は、ブロック選択に関連する列アドレス信号ＣＡ１１
を入力とするＮＡＮＤゲート１７２を介して入力され
る。また、列アドレス信号バーＣＡ０は、ブロック選択
に関連する列アドレス信号ＣＡ１１を入力とするＮＡＮ
Ｄゲート１７４を介して入力される。これらＮＡＮＤゲ
ート１７２、１７４は、列アドレスの入力に従って列関
連回路を駆動させる信号φＹＥによってエネーブル・デ
ィスエーブルされる。
【００３９】そして、ＮＡＮＤゲート１７２の出力信号
は、インバータ１７３、ＮＡＮＤゲート１８８、インバ
ータ１８９、１９０、及びＮＡＮＤゲート１９１で構成
された遅延設定回路を通過することにより、列アドレス
信号ＣＡ０の入力から所定時間遅延された後に列アドレ
ス信号ＣＡ０より短いパルス幅を有する信号としてＮＡ
ＮＤゲート１９１から出力される。このＮＡＮＤゲート
１９１の出力信号は、インバータ１９７、１９８を通過
してからＮＡＮＤゲート２１０に入力される。一方、Ｎ
ＡＮＤゲート１７４の出力信号は、インバータ１７５、
ＮＡＮＤゲート１９２、インバータ１９４、１９５、及
びＮＡＮＤゲート１９６で構成された遅延設定回路を通
過することにより、列アドレス信号バーＣＡ０の入力か
ら所定時間遅延された後に列アドレス信号バーＣＡ０よ
り短いパルス幅を有する信号としてＮＡＮＤゲート１９
６から出力される。このＮＡＮＤゲート１９６の出力信
号は、インバータ２００、２０１を通過してからＮＡＮ
Ｄゲート２１２に入力される。
は、インバータ１７３、ＮＡＮＤゲート１８８、インバ
ータ１８９、１９０、及びＮＡＮＤゲート１９１で構成
された遅延設定回路を通過することにより、列アドレス
信号ＣＡ０の入力から所定時間遅延された後に列アドレ
ス信号ＣＡ０より短いパルス幅を有する信号としてＮＡ
ＮＤゲート１９１から出力される。このＮＡＮＤゲート
１９１の出力信号は、インバータ１９７、１９８を通過
してからＮＡＮＤゲート２１０に入力される。一方、Ｎ
ＡＮＤゲート１７４の出力信号は、インバータ１７５、
ＮＡＮＤゲート１９２、インバータ１９４、１９５、及
びＮＡＮＤゲート１９６で構成された遅延設定回路を通
過することにより、列アドレス信号バーＣＡ０の入力か
ら所定時間遅延された後に列アドレス信号バーＣＡ０よ
り短いパルス幅を有する信号としてＮＡＮＤゲート１９
６から出力される。このＮＡＮＤゲート１９６の出力信
号は、インバータ２００、２０１を通過してからＮＡＮ
Ｄゲート２１２に入力される。
【００４０】ＮＡＮＤゲート１７２、１７４に対する各
遅延設定回路に属するＮＡＮＤゲート１８８、１９２に
は、ＤＲＡＭに実装されたバーＣＡＳバッファで発生さ
れ、列アドレス信号の発生完了を知らせる信号φＣＰが
共通に入力される。また、信号φＣＰは更に、インバー
タ１８６を通過した後、インバータ１９３、１９９とＮ
ＡＮＤゲート２０５とで構成された遅延設定回路を通じ
てＮＡＮＤゲート２１０、２１２に共通に入力される。
遅延設定回路に属するＮＡＮＤゲート１８８、１９２に
は、ＤＲＡＭに実装されたバーＣＡＳバッファで発生さ
れ、列アドレス信号の発生完了を知らせる信号φＣＰが
共通に入力される。また、信号φＣＰは更に、インバー
タ１８６を通過した後、インバータ１９３、１９９とＮ
ＡＮＤゲート２０５とで構成された遅延設定回路を通じ
てＮＡＮＤゲート２１０、２１２に共通に入力される。
【００４１】ＮＡＮＤゲート２１０の出力信号は、イン
バータ２１３、２１７を通じて入出力線プリチャージ信
号ＩＯＰＲＩとして発生される。また、ＮＡＮＤゲート
２１２の出力信号は、インバータ２１５、２１９を通
じ、入出力線プリチャージ信号ＩＯＰＲＩに対して相補
的な論理状態を有する入出力線プリチャージ信号バーＩ
ＯＰＲＩとして発生される。
バータ２１３、２１７を通じて入出力線プリチャージ信
号ＩＯＰＲＩとして発生される。また、ＮＡＮＤゲート
２１２の出力信号は、インバータ２１５、２１９を通
じ、入出力線プリチャージ信号ＩＯＰＲＩに対して相補
的な論理状態を有する入出力線プリチャージ信号バーＩ
ＯＰＲＩとして発生される。
【００４２】図６は、図５に示す回路７００で発生され
た入出力線プリチャージ信号ＩＯＰＲＩ、バーＩＯＰＲ
Ｉと入出力線対との接続関係を示す図である。同図に示
すように、入出力線プリチャージ信号バーＩＯＰＲＩ
は、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕のプリチャージ及び等化に
関係し、入出力線プリチャージ信号ＩＯＰＲＩは、第２
群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ
／Ｏ１′，バーＩ／Ｏ１′〕のプリチャージ及び等化に
関係する。入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕にはそれぞ
れ、等化用のｐ形ＭＯＳトランジスタ２３６、２３８、
２３２、２３４と、電源供給電圧Ｖｃｃをプリチャージ
用電源とし、３個のｎ形ＭＯＳトランジスタで構成され
たプリチャージ回路２４６、２４８、２４２、２４４
と、ビット線プリチャージ及び等化電圧ＶＢＬをプリチ
ャージ用電源として３個のｎ形ＭＯＳトランジスタで構
成され、ブロック選択信号ＢＬＳに応答して動作するブ
ロックプリチャージ回路２５６、２５８、２５２、２５
４と、が設けられている。
た入出力線プリチャージ信号ＩＯＰＲＩ、バーＩＯＰＲ
Ｉと入出力線対との接続関係を示す図である。同図に示
すように、入出力線プリチャージ信号バーＩＯＰＲＩ
は、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕のプリチャージ及び等化に
関係し、入出力線プリチャージ信号ＩＯＰＲＩは、第２
群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ
／Ｏ１′，バーＩ／Ｏ１′〕のプリチャージ及び等化に
関係する。入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、
〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／Ｏ０′，バーＩ／
Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕にはそれぞ
れ、等化用のｐ形ＭＯＳトランジスタ２３６、２３８、
２３２、２３４と、電源供給電圧Ｖｃｃをプリチャージ
用電源とし、３個のｎ形ＭＯＳトランジスタで構成され
たプリチャージ回路２４６、２４８、２４２、２４４
と、ビット線プリチャージ及び等化電圧ＶＢＬをプリチ
ャージ用電源として３個のｎ形ＭＯＳトランジスタで構
成され、ブロック選択信号ＢＬＳに応答して動作するブ
ロックプリチャージ回路２５６、２５８、２５２、２５
４と、が設けられている。
【００４３】ブロックプリチャージ回路を構成するｎ形
ＭＯＳトランジスタのゲートはインバータ２２５を通じ
てブロック選択信号ＢＬＳを受ける。第１群の入出力線
対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／
Ｏ１〕に属する等化用のｐ形ＭＯＳトランジスタ２３
６、２３８のゲートは、ブロック選択信号ＢＬＳと入出
力線プリチャージ信号バーＩＯＰＲＩとを入力とするＮ
ＡＮＤゲート２２２の出力端に接続され、また、第２群
の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／
Ｏ１′，バーＩ／Ｏ１′〕に属する等化用のｐ形ＭＯＳ
トランジスタ２３２、２３４のゲートは、ブロック選択
信号ＢＬＳと入出力線プリチャージ信号ＩＯＰＲＩとを
入力とするＮＡＮＤゲート２２４の出力端に接続され
る。さらに、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／
Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に属するプリチャ
ージ回路２４６、２４８を構成するｎ形ＭＯＳトランジ
スタのゲートは、ＮＡＮＤゲート２２２の出力信号を反
転するインバータ２２７の出力端に接続され、また、第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に属するプリチャージ
回路２４２、２４４を構成するｎ形ＭＯＳトランジスタ
のゲートは、ＮＡＮＤゲート２２４の出力信号を反転す
るインバータ２２９の出力端に接続される。
ＭＯＳトランジスタのゲートはインバータ２２５を通じ
てブロック選択信号ＢＬＳを受ける。第１群の入出力線
対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／
Ｏ１〕に属する等化用のｐ形ＭＯＳトランジスタ２３
６、２３８のゲートは、ブロック選択信号ＢＬＳと入出
力線プリチャージ信号バーＩＯＰＲＩとを入力とするＮ
ＡＮＤゲート２２２の出力端に接続され、また、第２群
の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／
Ｏ１′，バーＩ／Ｏ１′〕に属する等化用のｐ形ＭＯＳ
トランジスタ２３２、２３４のゲートは、ブロック選択
信号ＢＬＳと入出力線プリチャージ信号ＩＯＰＲＩとを
入力とするＮＡＮＤゲート２２４の出力端に接続され
る。さらに、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／
Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に属するプリチャ
ージ回路２４６、２４８を構成するｎ形ＭＯＳトランジ
スタのゲートは、ＮＡＮＤゲート２２２の出力信号を反
転するインバータ２２７の出力端に接続され、また、第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に属するプリチャージ
回路２４２、２４４を構成するｎ形ＭＯＳトランジスタ
のゲートは、ＮＡＮＤゲート２２４の出力信号を反転す
るインバータ２２９の出力端に接続される。
【００４４】次に、図７及び図８を参照して、この例の
入出力線対駆動に関する動作について説明する。この図
７及び図８のタイミング図に示すＤＲＡＭの動作方式
は、チップの外部から供給される同期クロックＣＬＫに
従って種々のデータアクセス動作を行う同期式ＤＲＡＭ
に本発明を適用した場合の例で、本発明が、高速化され
るであろう将来のメモリ装置等に非常に有用な技術であ
ることが分かるものである。本実施例のＤＲＡＭは、上
述のようにセルアレイが４つのメモリバンクから構成さ
れ、これらメモリバンクは２つずつ１組として動作する
ようにされている。この２組のメモリバンクは交互に選
択され、そのための選択信号として１２ビットの列アド
レス信号ＣＡ０〜ＣＡ１１の最上位ビットである列アド
レス信号ＣＡ１１を使用する。そして、図１及び図２に
示すサブメモリセルアレイを含む組のメモリバンクは列
アドレス信号ＣＡ１１の論理“ハイ”で選択されるもの
とする。つまり、この例のサブメモリセルアレイの選択
に際しては、列アドレス信号の最上位ビットである列ア
ドレス信号ＣＡ１１が論理“ハイ”となり、第１〜第５
プリデコーダ部１００〜５００、入出力線プリチャージ
信号発生回路７００がエネーブルされる。
入出力線対駆動に関する動作について説明する。この図
７及び図８のタイミング図に示すＤＲＡＭの動作方式
は、チップの外部から供給される同期クロックＣＬＫに
従って種々のデータアクセス動作を行う同期式ＤＲＡＭ
に本発明を適用した場合の例で、本発明が、高速化され
るであろう将来のメモリ装置等に非常に有用な技術であ
ることが分かるものである。本実施例のＤＲＡＭは、上
述のようにセルアレイが４つのメモリバンクから構成さ
れ、これらメモリバンクは２つずつ１組として動作する
ようにされている。この２組のメモリバンクは交互に選
択され、そのための選択信号として１２ビットの列アド
レス信号ＣＡ０〜ＣＡ１１の最上位ビットである列アド
レス信号ＣＡ１１を使用する。そして、図１及び図２に
示すサブメモリセルアレイを含む組のメモリバンクは列
アドレス信号ＣＡ１１の論理“ハイ”で選択されるもの
とする。つまり、この例のサブメモリセルアレイの選択
に際しては、列アドレス信号の最上位ビットである列ア
ドレス信号ＣＡ１１が論理“ハイ”となり、第１〜第５
プリデコーダ部１００〜５００、入出力線プリチャージ
信号発生回路７００がエネーブルされる。
【００４５】同期クロックＣＬＫの所定番目のパルスで
列アドレスＣＡがラッチされると、その後、内部のアド
レスカウンタが動作することにより列アドレス信号ＣＡ
０〜ＣＡ８が発生される。本欄の説明では、便宜上、８
個の列選択信号ＣＳＬ０〜ＣＳＬ７を発生するのに必要
な３個の列アドレス信号ＣＡ０、ＣＡ１、ＣＡ２の論理
組合せによる信号の発生について説明し、この間、他の
列アドレス信号ＣＡ３〜ＣＡ８は論理“ロウ”であると
する。
列アドレスＣＡがラッチされると、その後、内部のアド
レスカウンタが動作することにより列アドレス信号ＣＡ
０〜ＣＡ８が発生される。本欄の説明では、便宜上、８
個の列選択信号ＣＳＬ０〜ＣＳＬ７を発生するのに必要
な３個の列アドレス信号ＣＡ０、ＣＡ１、ＣＡ２の論理
組合せによる信号の発生について説明し、この間、他の
列アドレス信号ＣＡ３〜ＣＡ８は論理“ロウ”であると
する。
【００４６】したがって、図３の第３、第４、第５プリ
デコーダ部３００、４００、５００から発生され、図４
のｎ形ＭＯＳトランジスタ１２２、１２４、１２６の各
ゲートに印加される列プリデコーディング信号バーＤＣ
Ａ４５、バーＤＣＡ６７、バーＤＣＡ８は全部論理“ハ
イ”となり、図４の第３制御ノード６０３は接地電圧端
（ＧＮＤ）と接続される。
デコーダ部３００、４００、５００から発生され、図４
のｎ形ＭＯＳトランジスタ１２２、１２４、１２６の各
ゲートに印加される列プリデコーディング信号バーＤＣ
Ａ４５、バーＤＣＡ６７、バーＤＣＡ８は全部論理“ハ
イ”となり、図４の第３制御ノード６０３は接地電圧端
（ＧＮＤ）と接続される。
【００４７】さらに、図７及び図８において、図１及び
図２のサブメモリセルアレイが選択される前はブロック
選択信号ＢＬＳが論理“ロウ”で、この場合、該サブメ
モリセルアレイに属する全ての入出力線対〔Ｉ／Ｏ０，
バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／
Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕は、図６に示すようにブロック選択信号ＢＬＳに
制御されるブロックプリチャージ回路２５２、２５４、
２５６、２５８を有するので、ＶＢＬ−ＶTH（ＶTHはｎ
形ＭＯＳトランジスタのしきい電圧）の電位にプリチャ
ージされる。
図２のサブメモリセルアレイが選択される前はブロック
選択信号ＢＬＳが論理“ロウ”で、この場合、該サブメ
モリセルアレイに属する全ての入出力線対〔Ｉ／Ｏ０，
バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕、〔Ｉ／
Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕は、図６に示すようにブロック選択信号ＢＬＳに
制御されるブロックプリチャージ回路２５２、２５４、
２５６、２５８を有するので、ＶＢＬ−ＶTH（ＶTHはｎ
形ＭＯＳトランジスタのしきい電圧）の電位にプリチャ
ージされる。
【００４８】そして、図１及び図２のサブメモリセルア
レイが選択された場合にはブロック選択信号ＢＬＳが論
理“ハイ”となるので、入出力線対は、列アドレス信号
ＣＡ０、バーＣＡ０の論理状態に応答する入出力線プリ
チャージ信号ＩＯＰＲＩ、バーＩＯＰＲＩによって制御
される等化用のｐ形ＭＯＳトランジスタ２３２、２３
４、２３６、２３８及びプリチャージ回路２４２、２４
４、２４６、２４８によってプリチャージ及び等化され
る。
レイが選択された場合にはブロック選択信号ＢＬＳが論
理“ハイ”となるので、入出力線対は、列アドレス信号
ＣＡ０、バーＣＡ０の論理状態に応答する入出力線プリ
チャージ信号ＩＯＰＲＩ、バーＩＯＰＲＩによって制御
される等化用のｐ形ＭＯＳトランジスタ２３２、２３
４、２３６、２３８及びプリチャージ回路２４２、２４
４、２４６、２４８によってプリチャージ及び等化され
る。
【００４９】ブロック選択信号ＢＬＳが論理“ハイ”と
なって図１及び図２のサブメモリセルアレイが選択され
ると、列選択信号ＣＳＬ０〜ＣＳＬ７が順次に活性化さ
れる。その際のプリチャージ期間に関して説明する。こ
のとき、信号φＹＥは論理“ハイ”に活性化されている
ので、図３の列プリデコーダから列プリデコーディング
信号が発生する。すなわち、列アドレス信号ＣＡ０、Ｃ
Ａ１、ＣＡ２が全部論理“ロウ”の場合には、列プリデ
コーディング信号バーＤＣＡ０１は論理“ロウ”、列プ
リデコーディング信号ＤＣＡバー０１、ＤＣＡ０バー
１、ＤＣＡ０１は全部論理“ハイ”となるので、図４の
回路で第１ＮＯＲゲート１３２及び第５ＮＯＲゲート１
４０を除いた残りのＮＯＲゲートはディスエーブルされ
る。一方、列プリデコーディング信号バーＤＣＡ２３が
論理“ハイ”、列プリデコーディング信号ＤＣＡ２バー
３が論理“ロウ”となるので、図４の回路で第１制御ノ
ード６０１の電位は論理“ロウ”、第２制御ノード６０
２の電位は論理“ハイ”となる。したがって、図４の第
１ＮＯＲゲート１３２の出力信号のみが論理“ハイ”と
なることにより、列選択信号ＣＳＬ０のみが論理“ハ
イ”に活性化され、残りの列選択信号ＣＳＬ１〜ＣＳＬ
７は全部論理“ロウ”に非活性化される。
なって図１及び図２のサブメモリセルアレイが選択され
ると、列選択信号ＣＳＬ０〜ＣＳＬ７が順次に活性化さ
れる。その際のプリチャージ期間に関して説明する。こ
のとき、信号φＹＥは論理“ハイ”に活性化されている
ので、図３の列プリデコーダから列プリデコーディング
信号が発生する。すなわち、列アドレス信号ＣＡ０、Ｃ
Ａ１、ＣＡ２が全部論理“ロウ”の場合には、列プリデ
コーディング信号バーＤＣＡ０１は論理“ロウ”、列プ
リデコーディング信号ＤＣＡバー０１、ＤＣＡ０バー
１、ＤＣＡ０１は全部論理“ハイ”となるので、図４の
回路で第１ＮＯＲゲート１３２及び第５ＮＯＲゲート１
４０を除いた残りのＮＯＲゲートはディスエーブルされ
る。一方、列プリデコーディング信号バーＤＣＡ２３が
論理“ハイ”、列プリデコーディング信号ＤＣＡ２バー
３が論理“ロウ”となるので、図４の回路で第１制御ノ
ード６０１の電位は論理“ロウ”、第２制御ノード６０
２の電位は論理“ハイ”となる。したがって、図４の第
１ＮＯＲゲート１３２の出力信号のみが論理“ハイ”と
なることにより、列選択信号ＣＳＬ０のみが論理“ハ
イ”に活性化され、残りの列選択信号ＣＳＬ１〜ＣＳＬ
７は全部論理“ロウ”に非活性化される。
【００５０】図１及び図２においてワード線ＷＬ０が選
択されたと仮定すれば、活性化される列選択信号ＣＳＬ
０により、ビット線対〔ＢＬ０，バーＢＬ０〕、〔ＢＬ
１，バーＢＬ１〕に送られた２ビットのデータが４個の
列選択スイッチ２０を通じて第１群の入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に
伝送される。これら第１群の入出力線対〔Ｉ／Ｏ０，バ
ーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕は、伝送さ
れるデータの電位に従って展開動作を遂行する。このと
き、選択対象でない入出力線対、すなわち第２群の入出
力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ
１′，バーＩ／Ｏ１′〕のプリチャージ及び等化に関係
する入出力線プリチャージ信号ＩＯＰＲＩは、図５に示
すように、列アドレス信号ＣＡ０が論理“ロウ”なので
論理“ハイ”で発生し、図６から分かるように、ｐ形Ｍ
ＯＳトランジスタ２３２、２３４とプリチャージ回路２
４２、２４４をエネーブルさせる。したがって、列選択
信号ＣＳＬ０の活性化により第１群の入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が
展開動作を行う間に、第２群の入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕は、活性化された入出力線プリチャージ信号ＩＯ
ＰＲＩによりＶｃｃ−ＶTHの電位にプリチャージ及び等
化される。
択されたと仮定すれば、活性化される列選択信号ＣＳＬ
０により、ビット線対〔ＢＬ０，バーＢＬ０〕、〔ＢＬ
１，バーＢＬ１〕に送られた２ビットのデータが４個の
列選択スイッチ２０を通じて第１群の入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕に
伝送される。これら第１群の入出力線対〔Ｉ／Ｏ０，バ
ーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕は、伝送さ
れるデータの電位に従って展開動作を遂行する。このと
き、選択対象でない入出力線対、すなわち第２群の入出
力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ
１′，バーＩ／Ｏ１′〕のプリチャージ及び等化に関係
する入出力線プリチャージ信号ＩＯＰＲＩは、図５に示
すように、列アドレス信号ＣＡ０が論理“ロウ”なので
論理“ハイ”で発生し、図６から分かるように、ｐ形Ｍ
ＯＳトランジスタ２３２、２３４とプリチャージ回路２
４２、２４４をエネーブルさせる。したがって、列選択
信号ＣＳＬ０の活性化により第１群の入出力線対〔Ｉ／
Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕が
展開動作を行う間に、第２群の入出力線対〔Ｉ／Ｏ
０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ
１′〕は、活性化された入出力線プリチャージ信号ＩＯ
ＰＲＩによりＶｃｃ−ＶTHの電位にプリチャージ及び等
化される。
【００５１】次に、列アドレス信号ＣＡ０が論理“ハ
イ”となると、図３の列プリデコーダから列プリデコー
ディング信号ＤＣＡ０バー１のみが論理“ハイ”で出力
され、残りの列プリデコーディング信号バーＤＣＡ０
１、ＤＣＡバー０１、ＤＣＡ０１は全て論理“ハイ”と
なる。このとき、列プリデコーディング信号バーＤＣＡ
２３、ＤＣＡ２バー３は依然としてそれぞれ論理“ハ
イ”及び“ロウ”である。したがって、図４の第２ＮＯ
Ｒゲート１３４のみがエネーブルされ、残りのＮＯＲゲ
ートは全部ディスエーブルされた状態となる。そして第
２ＮＯＲゲート１３４の入力が全て論理“ロウ”なの
で、列選択信号ＣＳＬ１が論理“ハイ”に活性化され
る。
イ”となると、図３の列プリデコーダから列プリデコー
ディング信号ＤＣＡ０バー１のみが論理“ハイ”で出力
され、残りの列プリデコーディング信号バーＤＣＡ０
１、ＤＣＡバー０１、ＤＣＡ０１は全て論理“ハイ”と
なる。このとき、列プリデコーディング信号バーＤＣＡ
２３、ＤＣＡ２バー３は依然としてそれぞれ論理“ハ
イ”及び“ロウ”である。したがって、図４の第２ＮＯ
Ｒゲート１３４のみがエネーブルされ、残りのＮＯＲゲ
ートは全部ディスエーブルされた状態となる。そして第
２ＮＯＲゲート１３４の入力が全て論理“ロウ”なの
で、列選択信号ＣＳＬ１が論理“ハイ”に活性化され
る。
【００５２】このように列選択信号ＣＳＬ１が活性化さ
れると、図１及び図２において、ビット線対〔ＢＬ２，
バーＢＬ２〕、〔ＢＬ３，バーＢＬ３〕に送られた２ビ
ットのデータが、４個の列選択スイッチ２０を通じて第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に伝送される。したが
って、第２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は伝送される
データの電位に従って展開動作を遂行する。このとき、
選択対象でない入出力線対、すなわち第１群の入出力線
対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／
Ｏ１〕のプリチャージ及び等化に関係する入出力線プリ
チャージ信号バーＩＯＰＲＩは、図５に示すように、列
アドレス信号ＣＡ０が論理“ハイ”なので論理“ハイ”
で発生され、図６から分かるように、ｐ形ＭＯＳトラン
ジスタ２３６、２３８とプリチャージ回路２４６、２４
８をエネーブルさせる。したがって、列選択信号ＣＳＬ
１の活性化により第２群の入出力線対〔Ｉ／Ｏ０′，バ
ーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕が展
開動作を行う間、第１群の入出力線対〔Ｉ／Ｏ０，バー
Ｉ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕は、活性化さ
れた入出力線プリチャージ信号バーＩＯＰＲＩによりＶ
ｃｃ−ＶTHの電位にプリチャージ及び等化される。
れると、図１及び図２において、ビット線対〔ＢＬ２，
バーＢＬ２〕、〔ＢＬ３，バーＢＬ３〕に送られた２ビ
ットのデータが、４個の列選択スイッチ２０を通じて第
２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、
〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕に伝送される。したが
って、第２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は伝送される
データの電位に従って展開動作を遂行する。このとき、
選択対象でない入出力線対、すなわち第１群の入出力線
対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／
Ｏ１〕のプリチャージ及び等化に関係する入出力線プリ
チャージ信号バーＩＯＰＲＩは、図５に示すように、列
アドレス信号ＣＡ０が論理“ハイ”なので論理“ハイ”
で発生され、図６から分かるように、ｐ形ＭＯＳトラン
ジスタ２３６、２３８とプリチャージ回路２４６、２４
８をエネーブルさせる。したがって、列選択信号ＣＳＬ
１の活性化により第２群の入出力線対〔Ｉ／Ｏ０′，バ
ーＩ／Ｏ０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕が展
開動作を行う間、第１群の入出力線対〔Ｉ／Ｏ０，バー
Ｉ／Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕は、活性化さ
れた入出力線プリチャージ信号バーＩＯＰＲＩによりＶ
ｃｃ−ＶTHの電位にプリチャージ及び等化される。
【００５３】他の列選択信号ＣＳＬ２〜ＣＳＬ７につい
ても、図８に示すように上記と同様の過程を通じて順次
に発生する。そして、偶数番目（第１群）の列選択信号
ＣＳＬ０、ＣＳＬ２、ＣＳＬ４、ＣＳＬ６のいずれかが
活性化され、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／
Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕の展開が行われる
間に、第２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は、活性化さ
れる入出力線プリチャージ信号ＩＯＰＲＩによってプリ
チャージ及び等化されることが分かる。その反対に、奇
数番目（第２群）の列選択信号ＣＬＳ１、ＣＳＬ３、Ｃ
ＳＬ５、ＣＳＬ７のいずれかが活性化され、第２群の入
出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ
１′，バーＩ／Ｏ１′〕の展開が行われる間に、第１群
の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ
１，バーＩ／Ｏ１〕は、活性化される入出力線プリチャ
ージ信号バーＩＯＰＲＩによりプリチャージ及び等化さ
れる。
ても、図８に示すように上記と同様の過程を通じて順次
に発生する。そして、偶数番目（第１群）の列選択信号
ＣＳＬ０、ＣＳＬ２、ＣＳＬ４、ＣＳＬ６のいずれかが
活性化され、第１群の入出力線対〔Ｉ／Ｏ０，バーＩ／
Ｏ０〕、〔Ｉ／Ｏ１，バーＩ／Ｏ１〕の展開が行われる
間に、第２群の入出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ
０′〕、〔Ｉ／Ｏ１′，バーＩ／Ｏ１′〕は、活性化さ
れる入出力線プリチャージ信号ＩＯＰＲＩによってプリ
チャージ及び等化されることが分かる。その反対に、奇
数番目（第２群）の列選択信号ＣＬＳ１、ＣＳＬ３、Ｃ
ＳＬ５、ＣＳＬ７のいずれかが活性化され、第２群の入
出力線対〔Ｉ／Ｏ０′，バーＩ／Ｏ０′〕、〔Ｉ／Ｏ
１′，バーＩ／Ｏ１′〕の展開が行われる間に、第１群
の入出力線対〔Ｉ／Ｏ０，バーＩ／Ｏ０〕、〔Ｉ／Ｏ
１，バーＩ／Ｏ１〕は、活性化される入出力線プリチャ
ージ信号バーＩＯＰＲＩによりプリチャージ及び等化さ
れる。
【００５４】このように、サブメモリセルアレイの両側
に配置した第１群、第２群の入出力線対（入出力バス）
を相補的な時間帯で展開／プリチャージ及び等化するよ
うにしたことにより、従来のようにプリチャージ及び等
化時間を十分に確保するために列選択信号の非活性化時
点を早め且つ活性化時刻を遅くするよう考慮する必要が
なくなる。すなわち、入出力線対のプリチャージ及び等
化に十分な時間を確保したうえで、列選択信号の活性・
非活性時間を早めることができる。したがって、入出力
線対のプリチャージ時間を考慮したデータ伝送時間の遅
延及び障害を排除でき、入出力バスが接続されるデータ
バスを通じてより高速に連続してデータを出力すること
が可能となる。
に配置した第１群、第２群の入出力線対（入出力バス）
を相補的な時間帯で展開／プリチャージ及び等化するよ
うにしたことにより、従来のようにプリチャージ及び等
化時間を十分に確保するために列選択信号の非活性化時
点を早め且つ活性化時刻を遅くするよう考慮する必要が
なくなる。すなわち、入出力線対のプリチャージ及び等
化に十分な時間を確保したうえで、列選択信号の活性・
非活性時間を早めることができる。したがって、入出力
線対のプリチャージ時間を考慮したデータ伝送時間の遅
延及び障害を排除でき、入出力バスが接続されるデータ
バスを通じてより高速に連続してデータを出力すること
が可能となる。
【００５５】尚、図９に、連続図面である図１及び図
２、図７及び図８の各関係を示しておく。
２、図７及び図８の各関係を示しておく。
【００５６】上述の実施例では、メモリセルから入出力
線対にデータが伝送される過程についてのみ説明した
が、チップ外部から提供されるデータを入出力線対を通
じてメモリセルに伝送する場合にも、同様の列選択信号
発生による入出力線対の駆動が可能である。また、入出
力線対を第１群と第２群に区分してサブメモリセルアレ
イの両側に分割配置し、第１群と第２群の列選択信号を
これに対応して発生させ、その際に列アドレス信号を２
進計数方式で発生する例を説明したが、２進計数方式で
はなく、よく知られたインタリーブ方式で列アドレス信
号を発生させるものでも本発明を適用できることは、こ
の技術分野で通常の知識を有する者なら容易に分かるこ
とである。
線対にデータが伝送される過程についてのみ説明した
が、チップ外部から提供されるデータを入出力線対を通
じてメモリセルに伝送する場合にも、同様の列選択信号
発生による入出力線対の駆動が可能である。また、入出
力線対を第１群と第２群に区分してサブメモリセルアレ
イの両側に分割配置し、第１群と第２群の列選択信号を
これに対応して発生させ、その際に列アドレス信号を２
進計数方式で発生する例を説明したが、２進計数方式で
はなく、よく知られたインタリーブ方式で列アドレス信
号を発生させるものでも本発明を適用できることは、こ
の技術分野で通常の知識を有する者なら容易に分かるこ
とである。
【００５７】
【発明の効果】以上述べてきたように本発明は、選択対
象の入出力線対によるデータ伝送が行われている間に選
択対象外の入出力線のプリチャージ及び等化を行うよう
にしたことで、入出力線対のプリチャージ時間を十分に
確保して安定したデータ伝送を高速で行うことが可能と
なる。したがって、更なる高速化が要求される今後のＤ
ＲＡＭ等の半導体メモリ装置に対し、有効な入出力線駆
動及びプリチャージ方式を提供できる。
象の入出力線対によるデータ伝送が行われている間に選
択対象外の入出力線のプリチャージ及び等化を行うよう
にしたことで、入出力線対のプリチャージ時間を十分に
確保して安定したデータ伝送を高速で行うことが可能と
なる。したがって、更なる高速化が要求される今後のＤ
ＲＡＭ等の半導体メモリ装置に対し、有効な入出力線駆
動及びプリチャージ方式を提供できる。
【図１】本発明の実施例における半導体メモリ装置のサ
ブメモリセルアレイと入出力線対との間の接続関係を示
す回路図。
ブメモリセルアレイと入出力線対との間の接続関係を示
す回路図。
【図２】図１に続く残りの部分を示す回路図。
【図３】本発明の実施例において使用される列プリデコ
ーダの回路図。
ーダの回路図。
【図４】図３の列プリデコーダによる列プリデコーディ
ング信号に応答して列選択信号を発生する列選択回路の
一部を示す回路図。
ング信号に応答して列選択信号を発生する列選択回路の
一部を示す回路図。
【図５】本発明の実施例において入出力線プリチャージ
信号を発生する入出力線プリチャージ信号発生回路を示
す回路図。
信号を発生する入出力線プリチャージ信号発生回路を示
す回路図。
【図６】本発明の実施例において入出力線対をプリチャ
ージ及び等化するための回路を示す回路図。
ージ及び等化するための回路を示す回路図。
【図７】本発明の実施例における入出力線対の駆動につ
いてのタイミングを説明する電圧波形図。
いてのタイミングを説明する電圧波形図。
【図８】図７に続く電圧波形図。
【図９】図１及び図２、図７及び図８の関係を説明する
ブロック図。
ブロック図。
【図１０】従来の半導体メモリ装置におけるサブメモリ
セルアレイと入出力線対との間の接続関係を示す回路
図。
セルアレイと入出力線対との間の接続関係を示す回路
図。
【図１１】図１０に示す半導体メモリ装置における入出
力線の駆動についてのタイミングを説明する電圧波形
図。
力線の駆動についてのタイミングを説明する電圧波形
図。
１０ メモリセル ２０ 列選択スイッチ １００ 第１プリデコーダ部 ２００ 第２プリデコーダ部 ３００ 第３プリデコーダ部 ４００ 第４プリデコーダ部 ５００ 第５プリデコーダ部 ６００ 列選択回路 ７００ 入出力線プリチャージ信号発生回路 ２３２、２３４、２３６、２３８ 等化用ｐ形ＭＯＳト
ランジスタ ２４２、２４４、２４６、２４８ プリチャージ回路 ２５２、２５４、２５６、２５８ ブロックプリチャー
ジ回路 ＷＬ ワード線 ＢＬ ビット線 Ｉ／Ｏ 入出力線 ＣＳＬ 列選択線（列選択信号） ＤＣＡ 列プリデコーディング信号 ＣＡ 列アドレス信号 ＩＯＰＲＩ 入出力線プリチャージ信号 ＳＡ センスアンプ
ランジスタ ２４２、２４４、２４６、２４８ プリチャージ回路 ２５２、２５４、２５６、２５８ ブロックプリチャー
ジ回路 ＷＬ ワード線 ＢＬ ビット線 Ｉ／Ｏ 入出力線 ＣＳＬ 列選択線（列選択信号） ＤＣＡ 列プリデコーディング信号 ＣＡ 列アドレス信号 ＩＯＰＲＩ 入出力線プリチャージ信号 ＳＡ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｈ
Claims (3)
- 【請求項１】 多数のビット線対に接続された複数の入
出力線対を介してメモリセルのデータ読出／書込を行う
ようになった半導体メモリ装置において、 複数の入出力線対を、第１群の選択信号によりデータ伝
送を行う第１群の入出力線対と、第２群の選択信号によ
りデータ伝送を行う第２群の入出力線対とに分け、そし
て、一方の群の入出力線対がデータ伝送を行っている間
に他方の群の入出力線対をプリチャージ及び等化するよ
うにしたことを特徴とする半導体メモリ装置。 - 【請求項２】 セルアレイを多数のサブメモリセルアレ
イにブロック化した構造を有する半導体メモリ装置にお
いて、 サブメモリセルアレイの両側にそれぞれ配置されると共
に当該サブメモリセルアレイ内の対応するビット線対に
接続されてメモリセルに対するデータ伝送を行う第１群
の入出力線対及び第２群の入出力線対と、一方の群の入
出力線対でデータ伝送を行っている間に他方の群の入出
力線対のプリチャージ及び等化を行うように制御するデ
コーディング手段と、を備えることを特徴とする半導体
メモリ装置。 - 【請求項３】 セルアレイを複数のサブメモリセルアレ
イにブロック化してその各サブメモリセルアレイの両側
に入出力線対を配置し、これら入出力線対を介してサブ
メモリセルアレイ内のメモリセルに対するデータ伝送を
行うようになった半導体メモリ装置において、 サブメモリセルアレイの一方の側に配置された入出力線
対と対応するビット線対との接続選択を行う列選択スイ
ッチを第１群の列選択信号により制御し、且つサブメモ
リセルアレイの他方の側に配置された入出力線対と対応
するビット線対との接続選択を行う列選択スイッチを第
２群の列選択信号により制御し、そして、第１群と第２
群の列選択信号を交互に活性化すると共に非活性化群の
列選択信号に対応した側の入出力線対に対しプリチャー
ジ及び等化を行うようにして、サブメモリセルアレイの
両側に配置された入出力線対で交互にデータ伝送を行う
ようにしたことを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015744A KR960006271B1 (ko) | 1993-08-14 | 1993-08-14 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
| KR1993P15744 | 1993-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765579A true JPH0765579A (ja) | 1995-03-10 |
Family
ID=19361251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6189735A Pending JPH0765579A (ja) | 1993-08-14 | 1994-08-12 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5485426A (ja) |
| JP (1) | JPH0765579A (ja) |
| KR (1) | KR960006271B1 (ja) |
| DE (1) | DE4428647B4 (ja) |
| FR (1) | FR2709015B1 (ja) |
| GB (1) | GB2280975B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| KR0141665B1 (ko) * | 1994-03-31 | 1998-07-15 | 김광호 | 비디오램 및 시리얼데이타 출력방법 |
| JP3604753B2 (ja) * | 1995-01-10 | 2004-12-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
| JPH09198861A (ja) * | 1996-01-16 | 1997-07-31 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3569417B2 (ja) * | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
| KR100224667B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 계층적 입출력라인 구조를 갖는 반도체 메모리장치 및 이의 배치방법 |
| KR100252053B1 (ko) * | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
| KR100284744B1 (ko) * | 1999-01-20 | 2001-03-15 | 윤종용 | 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 |
| JP3569727B2 (ja) * | 1999-03-31 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6141275A (en) * | 1999-04-06 | 2000-10-31 | Genesis Semiconductor | Method of and apparatus for precharging and equalizing local input/output signal lines within a memory circuit |
| KR20010004539A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 반도체 메모리 소자 |
| JP3898988B2 (ja) * | 2001-07-30 | 2007-03-28 | 株式会社リコー | 情報処理装置、ジョブ制御方法、プログラム、及び記憶媒体 |
| DE102004029846B4 (de) * | 2003-06-17 | 2009-12-17 | Samsung Electronics Co., Ltd., Suwon | Integrierte Speicherschaltung |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| CN113470711B (zh) | 2020-03-30 | 2023-06-16 | 长鑫存储技术有限公司 | 存储块以及存储器 |
| CN111816227A (zh) * | 2020-06-15 | 2020-10-23 | 上海华虹宏力半导体制造有限公司 | 半导体存储器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652632B2 (ja) * | 1985-01-23 | 1994-07-06 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| JPS6352397A (ja) * | 1986-08-20 | 1988-03-05 | Toshiba Corp | 半導体記憶装置 |
| US4754433A (en) * | 1986-09-16 | 1988-06-28 | Ibm Corporation | Dynamic ram having multiplexed twin I/O line pairs |
| JP2795846B2 (ja) * | 1987-11-25 | 1998-09-10 | 株式会社東芝 | 半導体装置 |
| JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| US4954987A (en) * | 1989-07-17 | 1990-09-04 | Advanced Micro Devices, Inc. | Interleaved sensing system for FIFO and burst-mode memories |
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-08-14 KR KR1019930015744A patent/KR960006271B1/ko not_active Expired - Lifetime
-
1994
- 1994-08-11 GB GB9416277A patent/GB2280975B/en not_active Expired - Fee Related
- 1994-08-12 FR FR9410002A patent/FR2709015B1/fr not_active Expired - Fee Related
- 1994-08-12 JP JP6189735A patent/JPH0765579A/ja active Pending
- 1994-08-12 DE DE4428647A patent/DE4428647B4/de not_active Expired - Fee Related
- 1994-08-15 US US08/289,583 patent/US5485426A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006271B1 (ko) | 1996-05-13 |
| DE4428647B4 (de) | 2005-06-30 |
| GB2280975A (en) | 1995-02-15 |
| GB2280975B (en) | 1997-11-26 |
| KR950006852A (ko) | 1995-03-21 |
| DE4428647A1 (de) | 1995-02-16 |
| FR2709015B1 (fr) | 1996-01-12 |
| FR2709015A1 (fr) | 1995-02-17 |
| GB9416277D0 (en) | 1994-10-05 |
| US5485426A (en) | 1996-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0765579A (ja) | 半導体メモリ装置 | |
| JP4424770B2 (ja) | 半導体記憶装置 | |
| JP4748828B2 (ja) | 半導体記憶装置 | |
| EP0657891B1 (en) | Databus architecture for accelerated column access in RAM | |
| US6134169A (en) | Semiconductor memory device | |
| KR100192573B1 (ko) | 멀티 뱅크 구조의 반도체 메모리 장치 | |
| US5463577A (en) | Semiconductor memory | |
| US4817057A (en) | Semiconductor memory device having improved precharge scheme | |
| US4754433A (en) | Dynamic ram having multiplexed twin I/O line pairs | |
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| US5831921A (en) | Semiconductor memory device having signal generating circuitry for sequentially refreshing memory cells in each memory cell block in a self-refresh mode | |
| JP3358030B2 (ja) | 半導体メモリ装置及びその初期化方法 | |
| KR100498466B1 (ko) | 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 ｆｃｒａｍ 및 이에 대한 데이터 마스킹 방법 | |
| KR100567994B1 (ko) | 스트레스 시험을 실행하는 다이나믹 메모리 디바이스 | |
| JP3773400B2 (ja) | マルチバンクメモリ装置及び入出力ライン配置方法 | |
| EP0488593B1 (en) | Dynamic random access memory device with improved refreshing unit | |
| EP0573046B1 (en) | Semiconductor memory device with single data line pair shared between memory cell arrays | |
| JP5034133B2 (ja) | 半導体記憶装置 | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| KR100389750B1 (ko) | 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치 | |
| JP4119105B2 (ja) | 半導体メモリ | |
| JP2003196983A (ja) | 半導体記憶装置 | |
| US7359267B2 (en) | Method of transferring data | |
| JPH0814988B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040827 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041122 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050218 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051212 |