JPH076589A

JPH076589A - 連想メモリ装置

Info

Publication number: JPH076589A
Application number: JP6000567A
Authority: JP
Inventors: A Frazier Gary; ゲイリィ，エイ．フラジアー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-01-07
Filing date: 1994-01-07
Publication date: 1995-01-10
Also published as: US5829009A

Abstract

(57)【要約】【目的】カネルバメモリシステムを構成するメモリ装
置を得る。【構成】本メモリ装置は番地空間（１２）とキー番地
（１４）とを有する。キー番地は、各キー番地に関する
捕獲半径（１６）で定義される超球（１７）が任意の他
のキー番地に関する超球と重ならず、読み出しまたは書
き込み動作時にせいぜい１つのキー番地のみが活性化さ
れるように、番地空間を区分化する。各キー番地は書き
込み時に入力番地がそのキー番地の超球に含まれること
を判定る番地デコーダー（２４）を有し、その場合その
キー番地が活性化され、各キー番地内のメモリ要素（２
６）がその番地データを複数ビットの２進数カウンター
（２８）内へ記憶する。読み出し時には、複数ビットの
２進数カウンター（２８）の内容がメモリ装置（１０）
から出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にメモリ装置に関
するものであり、更に詳細にはカネルバ（Ｋａｎｅｒｖ
ａ）メモリシステムを構成する、情報を記憶し、呼び出
す、方法、装置、および装置アーキテクチャーに関する
ものである。

【０００２】

【従来の技術】カネルバメモリシステムは、情報を記憶
し、取り出すために１００ないし１０００ビットの非常
に長い番地を使用する、潜在的に高速のランダムアクセ
ス性能を持つメモリである。カネルバメモリの最も重要
な特性は情報の記憶が番地と関連づけられていること、
すなわち類似した供給番地が類似した記憶データパター
ンを取り出すようになっていることである。１つの番地
に記憶されたデータは類似の番地にあるメモリを読み出
すことによって取り出される。

【０００３】１つのメモリの読み出し操作の間に、読み
出し要求に応答して数多くの番地が活性化される。各々
の活性化された番地がそれの内容を出力し、それらの数
多くの出力値が処理されて、単一の、最良平均されたメ
モリ値が生成される。しかし、この読み出し操作は、活
性化された番地位置間での競合を引き起こす。メモリ装
置の標準的なハードウエア例は、カネルバメモリシステ
ム内での内部的な競合を解決することができない。従っ
て、装置内部での競合の解決を避けながら、カネルバメ
モリシステムを標準的なメモリ装置で構成することが望
まれる。

【０００４】以上のことから、カネルバメモリシステム
を構成するメモリ装置に対する需要が発生することが理
解できよう。更に、メモリチップ内で処理番地の競合を
解消することによって単一のメモリチップ内での回路を
削減することに対する需要が生れる。

【０００５】

【発明の概要】本発明に従えば、カネルバメモリシステ
ムを構成する、情報を記憶し、取り出す方法および装置
が提供され、それによって従来のメモリ装置に付随する
欠点や問題点が本質的に解消または低減化される。

【０００６】本発明は番地関連情報を保持するためのＮ
次元の番地空間を含んでいる。この番地空間の体積は複
数のキー番地によって区分化され、各キー番地は与えら
れた捕獲半径の超球（ハイパースフィア：ｈｙｐｅｒｓ
ｐｈｅｒｅ）の中心にあって、この超球内に含まれるす
べての番地がそのキー番地と関連づけられている。各キ
ー番地に中心を持つ超球は、その超球に関する捕獲半径
に等しいかそれよりも小さい距離にある可能なすべての
番地の連続サブセットを表す。この番地空間はキー番地
の位置と捕獲半径とによって区分化され、どの２つの超
球も重ならないようになっており、番地空間と関連づけ
られる情報がせいぜい１つのキー番地としか関連づけら
れないようになっている。各キー番地は対応する番地デ
コーダーを有し、入力番地がどれかのキー番地に対応す
る超球の捕獲半径内にあれば、その番地デコーダーはそ
のキー番地を個別的に活性化するようになっている。情
報は各キー番地に対応する複数個のビットカウンター内
へ記憶される。超球中へ情報を書き込む場合、ビットカ
ウンターは２進数の０を記憶する度に減分され、２進数
の１を記憶する度に増分される。読み出しモードでは、
ビットカウンターの値が、対応するキー番地の活性化に
よって番地空間から出力される。

【０００７】本発明は従来技術でのその他のメモリ装置
と比べて各種の技術的な特長を提供する。例えば、１つ
の技術的な特長はメモリ装置内でのキー番地間の競合を
解消することである。別の１つの技術的な特長は個々の
メモリチップから競合の回路を取り除くことによって装
置の速度を向上でき、サイズを縮小できることである。
その他の技術的な特長は以下の説明、図面、および開示
から、当業者には明らかであろう。

【０００８】本発明およびそれの特長をより完全に理解
するために、ここで図面を参照しながら説明する。図面
では同様な部品に対して同じ参照符号を付してある。

【０００９】

【実施例】図１は本発明のカネルバメモリ装置１０のブ
ロック図を示す。メモリ装置１０は、Ｋ₁、Ｋ₂、・・
・、Ｋ_Nと表示された複数個の特定されたキー番地１４
を備える番地空間１２を有する。各キー番地１４は、番
地空間１２を１組のＮ次元超球１７に区分化する捕獲半
径１６を有する。メモリ装置１０はＮビットの入力番地
信号経路１８上の番地情報、Ｍビットの入力データ信号
経路１９上のデータ情報、そして制御信号経路２０上の
動作モード情報を受信する。メモリ装置１０はＭビット
の出力データ信号経路２２上へ情報を送信する。各キー
番地１４および対応する超球１７は番地空間１２を区分
化し、任意の１つのキー番地および対応する超球１７が
任意の他のキー番地１４または超球１７と重ならないよ
うなっている。

【００１０】動作時には、メモリ装置１０は入力信号経
路１８上に入力番地を受信し、その入力番地を含む超球
１７を有するキー番地１４を活性化する。捕獲半径１６
は超球１７のサイズを設定し、キー番地１４からのハミ
ング（Ｈａｍｍｉｎｇ）距離を表している。ハミング距
離は２つのＮビットの２進数ベクトル同志で互いに異な
るビット位置の数である。もし、キー番地Ｋ₁が１の捕
獲半径を持つとすれば、１ビットだけキー番地と異なる
かあるいはどのビットもキー番地Ｋ₁と違わない入力番
地に応答してＫ₁が活性化する。

【００１１】制御信号経路２０によって設定されるよう
に、書き込みモードにおいては、活性化されたキー番地
１４は、入力データ信号経路１９を経てメモリ装置１０
に受け取られる情報を記憶する。読み出しモードの間
は、活性化されたキー番地１４はそこの中に記憶されて
いる情報を出力データ信号経路２２上へ与え、メモリ装
置１０から送出させる。重なりのない番地空間１２の区
分化は、メモリ装置１０によって受信される任意の入力
番地に応答してせいぜい１つのキー番地１４しか活性化
されないことを保証する。読み出し、または書き込みモ
ード時の、どのキー番地の超球内にも入らないような入
力番地は、メモリ装置を活性化せず、また関連づけられ
たどんな情報も記憶されないし、取り出されない。

【００１２】図２はキー番地１４を物理的に具体化する
要素のブロック図を示す。各キー番地１４はメモリ要素
２６へつながれた番地デコーダー２４を有する。メモリ
要素２６は複数個の複数ビット２進数カウンター２８を
有し、それらはメモリ装置１０のための情報を記憶する
ために用いられる。動作時には、番地デコーダー２４は
キー番地１４への入力番地信号経路１８を経てメモリ装
置１０に受信される入力番地を捕獲半径１６と比較す
る。もし入力番地がキー番地１４の捕獲半径１６によっ
て定義される最小のハミング距離内に入っていれば、番
地デコーダー２４はメモリ要素２６を活性化する。読み
出し動作時には、メモリ要素２６は各々の複数ビットの
２進数カウンター２８から値を出力する。書き込み動作
時には、メモリ要素２６内の複数ビットの２進数カウン
ター２８は、２進数の１を記憶する度に増分し、２進数
の０を記憶する度に減分する。メモリ要素２６内の複数
ビットの２進数カウンター２８の数は、メモリ装置１０
中に記憶すべき番地関連情報のビット位置の数に対応す
る。言い換えれば、各々の複数ビットカウンター２８
は、入力データ信号１９を経てメモリ装置１０へ受信さ
れるデータワードの個々のビット位置に対応している。
各カウンターのビットサイズは任意であるが、各カウン
ターが−１２８から１２７までの数を表現できるよう
に、８ビットの程度である。

【００１３】図３はメモリ装置１０内に情報を記憶する
ための複数ビットの２進数カウンター２８の動作を示
す。図３は、８ビットで、従って８個の複数ビット２進
数カウンターという特別なデータワード長の場合を示し
ているが、メモリ装置１０は入力番地ワードや入力デー
タワードのビット位置の数、およびそれに対応する複数
ビットの２進数カウンターの数を特定される必要はな
い。簡単のために、複数ビットの２進数カウンター２８
は２進数値でなく、１０進数値を持つように示してあ
る。最初、ビットカウンターＢ₁ないしＢ₈の内容２９
は０に消去される。入力番地と書き込み命令を受信する
ことによって、番地デコーダー２４は、この場合はＫ₁
であるキー番地１４を活性化する。ビットカウンターＢ
₁ないしＢ₈へデータワード３０が与えられる。ここに
おいて各ビットカウンターはデータワード３０の個々の
ビット位置に対応している。データワード３０内の２進
数の１はすべて、対応する各ビット位置の内容を１だけ
増分させ、またデータワード３０の２進数の０はすべ
て、対応する各ビット位置の内容を１だけ減分させ、そ
うして内容３２が生成される。第２の番地を受信しても
この増分／減分手順が繰り返され、Ｋ₁キー番地が活性
化され、そしてビットカウンターＢ₁ないしＢ₈の内容
３２へデータワード３４が供給されて新しい内容３６が
得られる。

【００１４】図４はメモリアレイ４０のブロック図を示
す。メモリアレイ４０はＭＣ₁、ＭＣ₂、・・・、ＭＣ
_Kで表された複数個のメモリチップ４２を含む。各メモ
リチップ４２は番地空間とキー番地とを有し、各キー番
地は既に述べたように、超球を定義する捕獲半径を有し
ている。メモリアレイ４０を組み上げるとき、各メモリ
チップ４２内で番地空間を一様に区分化するために、キ
ー番地のランダムな選択が行われる。この区分化手続き
の間、１つのメモリチップ４２内で各キー番地および対
応する超球が互いに重なることは許されない。キー番地
のランダムな発生の間にもし重なりが発生すれば、最後
に発生したキー番地は別のメモリチップ４２内に配置さ
れる。あるいは、重なりのあるキー番地の捕獲半径を重
なりがなくなるまで減らすこともできる。メモリチップ
４２内では重なりが発生することはできないが、メモリ
チップ間では重なりが可能であり、また大いに望まし
い。各メモリチップ４２はメモリアレイ４０の番地空間
全体のうちで対応する部分を構成する。

【００１５】書き込み動作時には、各メモリチップ４２
は、各々のメモリチップ４２内でキー番地を活性化する
ために、入力番地を各キー番地と比較し、その入力番地
が特定の超球の中に入るかどうかを判定する。次に活性
化されたキー番地１４を有する各メモリチップ４２中へ
情報が記憶される。メモリチップ間では重なりが発生し
得るので、情報は１つ以上のメモリチップ４２中へ記憶
され得る。読み出し動作時には、活性化されたキー番地
１４を有する各メモリチップ４２は活性化されたキー番
地１４に対応する複数ビットの２進数カウンター２８の
内容を出力する。

【００１６】図４を例として用いれば、入力番地４４
は、ＭＣ₁、ＭＣ₂、ＭＣ₃、ＭＣ₇、およびＭＣ₉と
表示したメモリチップ４２の各々上のキー番地１４を活
性化する。メモリチップＭＣ₁、ＭＣ₂、ＭＣ₃、ＭＣ
₇、およびＭＣ₉は各活性化されたキー番地１４内の、
対応する複数ビットの２進数カウンター２８の内容を出
力する。メモリチップＭＣ₁、ＭＣ₂、ＭＣ₃、Ｍ
Ｃ₇、およびＭＣ₉によって生成された５個の個別的出
力は、メモリアレイ４０内で競合を引き起こす。複数の
出力のせいで生ずる競合を解決するためには、メモリア
レイ４０内に個別の処理回路を必要とする。各メモリ装
置４２内には競合解決回路は必要とされない。

【００１７】図５は、読み出し動作中に２またはそれ以
上のメモリチップが活性化されたキー番地を有するとき
に、競合を解決するための出力プロセッサー５０の動作
を示す。活性化されたキー番地を有するメモリチップ
は、活性化されたキー番地に対応するそれらのビットカ
ウンターの内容を出力プロセッサー５０へ出力する。図
４の例の参照を続けると、メモリチップＭＣ₁、Ｍ
Ｃ₂、ＭＣ₃、ＭＣ₇、およびＭＣ₉は入力番地４４に
対応する活性化されたキー番地を有する。メモリチップ
ＭＣ₁、ＭＣ₂、ＭＣ₃、ＭＣ₇、およびＭＣ₉に対す
る各々の活性化されたキー番地内の複数ビットの２進数
カウンターの内容が出力プロセッサー５０へ転送され、
ここにおいて５個のチップからのカウンター値がビット
毎に加算され、対応する複数ビットの２進数カウンター
の加算を通して入力番地ワードの各ビット位置に関する
総合的な値が得られる。次に、出力プロセッサー５０は
結果のビット位置に対してしきい値処理を実行する。正
の結果を有するビット位置は論理１レベルへしきい値処
理され、また負の結果を有するビット位置は論理０レベ
ルへしきい値処理される。しきい値処理された結果のデ
ータがメモリアレイ４０から取り出されるデータとな
る。

【００１８】要約すると、カネルバ方式のメモリが１つ
のメモリチップ中に構成され、情報がメモリチップへ書
き込まれるかあるいは読み出される度に、せいぜい１つ
のキー番地が活性化されるようになる。複数個のメモリ
チップがアレイ状に集まってメモリアレイを構成し、カ
ネルバメモリ番地空間内でのキー番地の数を増大させ
る。チップ間での競合のみがビットカウンターの内容の
外部加算としきい値処理を通して解決される必要があ
る。メモリチップ内で番地空間を区分化している捕獲半
径とキー番地が重ならないことのために、単一のメモリ
チップ内で競合は発生しない。

【００１９】このように、本発明に従うことで、既に述
べたような特長を完全に満たす、情報の記憶と取り出し
のための方法と装置とが提供されることが明らかであろ
う。好適実施例について詳細に説明してきたが、そこに
おいて各種の変更、置換、および修正が可能であること
は理解されたい。例えば、好適実施例では別々になった
番地信号とデータ信号とを採用したが、番地ビットとデ
ータビットの数を同じにし、データ経路を番地経路へつ
なぐことによって番地信号とデータ信号とを同じにする
こともできる。この構成では、番地信号もまた、カネル
バメモリシステムへ記憶され、そこから取り出しされる
情報となる。類似の入力番地が類似のキー番地を活性化
するため、修正されたこの実施例では、類似のキー番地
が類似の番地を記憶、取り出しする連想メモリが得られ
る。更に、複数ビットの２進数カウンターを用いて説明
したが、本メモリ要素は増分および減分の可能なその他
の型のカウンターや装置を含むこともできる。本発明の
特許請求の範囲に定義された本発明の本質および範囲か
らはずれることなしに、同様な変更が可能である。

【００２０】以上の説明に関して更に以下の項を開示す
る。（１）情報を記憶、取り出しするための装置であって：
番地関連情報を保持するための番地空間、前記番地空間
内の複数個のキー番地、および各キー番地に対応する捕
獲半径であって、前記キー番地が各キー番地の捕獲半径
によって定義される超球が任意の他のキー番地の超球と
重ならないように前記番地空間を区分化して、それによ
って前記番地空間内の情報がせいぜい１つのキー番地と
しか関連づけられないようになった捕獲半径、を含む装
置。

【００２１】（２）第１項記載の装置であって、更に：
各キー番地に対応する専用の番地デコーダーであって、
各キー番地を個別に活性化するために、番地信号経路上
に番地を受信する番地デコーダー、を含む装置。

【００２２】（３）第２項記載の装置であって、更に：
各キー番地に対応するメモリ要素であって、前記番地関
連情報を記憶するためのメモリ要素、を含む装置。

【００２３】（４）第３項記載の装置であって、各メモ
リ要素が複数個の複数ビットの２進数カウンターを含ん
でおり、各々の複数ビットの２進数カウンターが各キー
番地に記憶される情報のビット位置にそれぞれ対応して
いる装置。

【００２４】（５）第４項記載の装置であって、前記複
数ビットの２進数カウンターが、対応するキー番地の活
性化と書き込み命令とに応答して、２進数の０を記憶す
る度に減分し、２進数の１を記憶する度に増分するよう
になった装置。

【００２５】（６）第５項記載の装置であって、前記複
数ビットの２進数カウンターが複数ビットの２進数カウ
ンターの数と同じ幅を有するデータ信号経路からデータ
を受信するようになった装置。

【００２６】（７）第５項記載の装置であって、前記複
数ビットの２進数カウンターが前記番地信号経路上にデ
ータを受信するようになった装置。

【００２７】（８）第４項記載の装置であって、前記複
数ビットの２進数カウンターが、対応するキー番地の活
性化と読み出し命令とに応答して、情報の各ビット位置
に関する出力を送信するようになった装置。

【００２８】（９）第１項記載の装置であって、更に：
前記番地空間に対応する複数個のメモリチップであっ
て、前記番地空間が前記メモリチップ内で区分化され、
各メモリチップが各メモリチップ内で前記番地空間を区
分化する複数個のキー番地を有しており、それによって
各キー番地に対応する超球が各メモリチップの前記番地
空間内で任意の他のキー番地の超球と重ならず、それに
よって情報がメモリチップあたりせいぜい１つのキー番
地としか関連づけられないようになったメモリチップ、
を含む装置。

【００２９】（１０）第９項記載の装置であって、更
に：対応するキー番地の活性化と読み出し命令とに応答
して、情報の各ビット位置において複数個のメモリチッ
プから得られる出力を加算して各ビット位置に関する結
果を決定するための加算回路、を含む装置。

【００３０】（１１）第１０項記載の装置であって、前
記加算回路が前記出力を対数時間軸で加算するためのツ
リー加算器を含んでいる装置。

【００３１】（１２）第１０項記載の装置であって、更
に：各ビット位置に関する前記結果を、前記複数個のメ
モリチップ内に記憶されている情報に対応する２進数へ
変換するためのしきい値処理回路、を含む装置。

【００３２】（１３）情報を記憶し、取り出すための装
置であって：番地関連情報を受信し、保持するための番
地空間、前記番地空間に対応する複数個のメモリチップ
であって、前記番地空間が前記メモリチップ内で区分化
されており、前記メモリチップがメモリアレイを構成し
ているメモリチップ、各メモリチップ内の複数個のキー
番地、各キー番地に対応する捕獲半径であって、前記キ
ー番地が前記メモリチップ内で前記番地空間を区分化し
て任意のキー番地の前記捕獲半径によって定義される超
球が各メモリチップの前記番地空間内の他のキー番地の
超球と重ならないようにして、それによって情報がメモ
リチップ当たりせいぜい１つのキー番地と関連づけられ
るようになった捕獲半径、各キー番地に対応する専用の
番地デコーダーであって、各キー番地を個別に活性化す
るための番地デコーダー、各キー番地に対応するメモリ
要素であって、前記番地関連情報を記憶し、送信するた
めのメモリ要素、および前記メモリ要素から情報を受信
し、読み出し命令に応答して取り出しデータ値を生成す
るための出力プロセッサー、を含む装置。

【００３３】（１４）第１３項記載の装置であって、各
メモリ要素が複数個の複数ビットの２進数カウンターを
含み、各々の複数ビットの２進数カウンターが各キー番
地に記憶されている情報の個々のビット位置に対応して
おり、前記複数ビットの２進数カウンターが対応するキ
ー番地の活性化と書き込み命令とに応答して、２進数の
０を記憶する度に減分し、２進数の１を記憶する度に増
分するようになっており、読み出し命令と対応するキー
番地の活性化とに応答して、前記複数ビットの２進数カ
ウンターが情報の各ビット位置に関する出力を送信する
ようになった装置。

【００３４】（１５）第１４項記載の装置であって、対
応するキー番地の活性化と読み出し命令とに応答して、
前記出力プロセッサーが情報の各ビット位置において複
数個のメモリチップからの前記メモリ要素の前記出力を
加算して、各ビット位置に関する結果を決定するように
なった装置。

【００３５】（１６）第１５項記載の装置であって、前
記出力プロセッサーが各ビット位置に関する前記結果を
しきい値処理して２進数値を生成し、前記取り出される
データ値を得るようになった装置。

【００３６】（１７）情報を記憶し、取り出すための方
法であって、次の工程：１つのメモリチップ内に番地空
間を定義すること、前記番地空間においてキー番地をラ
ンダムに発生すること、各キー番地に対して捕獲半径を
選択すること、前記番地空間を、任意のキー番地の前記
捕獲半径によって定義される超球が任意の他のキー番地
の前記捕獲半径によって定義される超球と重ならないよ
うに区分化すること、番地関連情報を受信すること、お
よび前記番地関連情報が含まれる超球を有するキー番地
を、前記メモリチップ内で前記番地関連情報がせいぜい
１つのキー番地を活性化するように、活性化すること、
を含む方法。

【００３７】（１８）第１７項記載の方法であって、更
に次の工程：書き込み命令に応答して、前記番地関連情
報を前記活性化されたキー番地に記憶させること、を含
む方法。

【００３８】（１９）第１８項記載の方法であって、更
に次の工程：読み出し命令に応答して、前記活性化され
たキー番地から、前記番地関連情報に対応するビット位
置を有する出力を送信すること、を含む方法。

【００３９】（２０）第１９項記載の方法であって、更
に次の工程：前記メモリチップの前記番地空間内で別の
キー番地の超球と重なる超球を有するキー番地を別のメ
モリチップ上へ配置することによってメモリアレイを構
成すること、を含む方法。

【００４０】（２１）第１９項記載の方法であって、更
に次の工程：前記キー番地の捕獲半径を縮小することに
よってキー番地の超球の重なりを解消すること、を含む
方法。

【００４１】（２２）第１９項記載の方法であって、更
に次の工程：複数個のメモリチップ上の各々の活性化さ
れたキー番地に関する前記出力の前記ビット位置を加算
して、各ビット位置に関する結果を決定すること、を含
む方法。

【００４２】（２３）第２２項記載の方法であって、更
に次の工程：各ビット位置に関する前記結果をしきい値
処理して、記憶されている情報に対応する２進数値を得
ること、を含む方法。

【００４３】（２４）番地空間（１２）とキー番地（１
４）とをその中に有する、カネルバメモリシステムを構
成するメモリ装置が提供される。キー番地（１４）は番
地空間（１２）を、各々のキー番地（１４）に関する捕
獲半径（１６）によって定義される超球（１７）が任意
の他のキー番地（１４）に関する超球（１７）と重なら
ないように区分化する。そのように区分化することで、
読み出しまたは書き込み動作の間に、せいぜい１つのキ
ー番地（１４）のみが活性化されるようにできる。各キ
ー番地（１４）は、入力番地がそのキー番地（１４）の
超球の中に入るかどうかを判定するための番地デコーダ
ー（２４）を有する。もし、入るのであれば、そのキー
番地（１４）は活性化され、そして書き込み動作におい
て各キー番地（１４）内のメモリ要素（２６）はその番
地データを複数ビットの２進数カウンター（２８）内
へ、２進数の０を記憶する度に減分し、２進数の１を記
憶する度に増分することで記憶する。読み出しモードで
は、複数ビットの２進数カウンター（２８）の内容がメ
モリ装置（１０）から出力される。

【図面の簡単な説明】

【図１】カネルバメモリ装置内の番地空間。

【図２】メモリ装置内のキー番地のブロック図。

【図３】キー番地に対応するビットカウンターの動作。

【図４】メモリアレイを形成する複数個のメモリチッ
プ。

【図５】メモリアレイ用の出力プロセッサーの動作を示
す機能的ブロック図。

【符号の説明】

１０メモリ装置１２番地空間１４キー番地１６捕獲半径１７超球１８入力番地信号経路１９入力データ信号経路２０制御信号経路２２出力データ信号経路２４番地デコーダー２６メモリ要素２８２進数カウンター３０データワード３２ビットカウンターの内容３４データワード３６ビットカウンターの内容４０メモリアレイ４２メモリチップ４４入力番地５０出力プロセッサー

Claims

【特許請求の範囲】

【請求項１】情報を記憶、取り出しするための装置で
あって：番地関連情報を保持するための番地空間、前記番地空間内の複数個のキー番地、および各キー番地
に対応する捕獲半径であって、前記キー番地が各キー番
地の捕獲半径によって定義される超球が任意の他のキー
番地の超球と重ならないように前記番地空間を区分化し
て、それによって前記番地空間内の情報がせいぜい１つ
のキー番地としか関連づけられないようになった捕獲半
径、を含む装置。
【請求項２】情報を記憶し、取り出すための方法であ
って、次の工程：１つのメモリチップ内に番地空間を定
義すること、前記番地空間においてキー番地をランダムに発生するこ
と、各キー番地に対して捕獲半径を選択すること、前記番地空間を、任意のキー番地の前記捕獲半径によっ
て定義される超球が任意の他のキー番地の前記捕獲半径
によって定義される超球と重ならないように区分化する
こと、番地関連情報を受信すること、および前記番地関連情報
が含まれる超球を有するキー番地を、前記メモリチップ
内で前記番地関連情報がせいぜい１つのキー番地を活性
化するように、活性化すること、を含む方法。