JPH0766014B2 - Ｃｍｏｓパワ−オン検出回路 - Google Patents
Ｃｍｏｓパワ−オン検出回路Info
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- JPH0766014B2 JPH0766014B2 JP60051542A JP5154285A JPH0766014B2 JP H0766014 B2 JPH0766014 B2 JP H0766014B2 JP 60051542 A JP60051542 A JP 60051542A JP 5154285 A JP5154285 A JP 5154285A JP H0766014 B2 JPH0766014 B2 JP H0766014B2
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- transistors
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- cmos transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- General Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電源電位が所定値に達した時を示すためのCM
OSパワーオン（power−on）検出回路に関する。
OSパワーオン（power−on）検出回路に関する。
［発明の概要］ ２本の電源線間に直列に接続されている数対の相補形MO
Sトランジスタを含むCMOSパワーオン検出回路が記述さ
れている。トランジスタの各対は相対的に長いチャネル
長を有するロングチャネルのトランジスタおよび相対的
に短いチャネル長を有するショートチャネルのトランジ
スタを含む。上昇する電源電圧およびそれぞれの対によ
って形成されたノード上の電圧によってトランジスタを
バイアスすると、ひとたび検出が行われると電流消費を
減少又はしゃ断することができる。
Sトランジスタを含むCMOSパワーオン検出回路が記述さ
れている。トランジスタの各対は相対的に長いチャネル
長を有するロングチャネルのトランジスタおよび相対的
に短いチャネル長を有するショートチャネルのトランジ
スタを含む。上昇する電源電圧およびそれぞれの対によ
って形成されたノード上の電圧によってトランジスタを
バイアスすると、ひとたび検出が行われると電流消費を
減少又はしゃ断することができる。
［従来の技術］ 集積回路技術は１個のチップ上に多数の成分を含む複雑
な電子回路を製作することを可能にしている。
な電子回路を製作することを可能にしている。
集積回路を製作するためにしばしば用いられる１つの技
術は相補形金属−酸化物半導体（CMOS）トランジスタを
使用する。この技術は小さい寸法の成分の製作を可能に
するという利点を提供し、この結果少ない製作費で表面
積の小さい集積回路の生産を可能にする。
術は相補形金属−酸化物半導体（CMOS）トランジスタを
使用する。この技術は小さい寸法の成分の製作を可能に
するという利点を提供し、この結果少ない製作費で表面
積の小さい集積回路の生産を可能にする。
CMOS技術のもう１つの利点は、非常な低電流を消費する
回路を作ることができるという点である。例えば、DC電
流路が電源線間に決して設けられないように論理回路を
設計することができる。そのような場合には、電荷を回
路の種々のノードに関連したキャパシタンスに供給する
ことによって有効電力消費のみが起きる。待機モードに
おいては、回路は電荷漏洩を平衡させるのに必要な電
流、および完全にオフに切換えられていないトランジス
タを流れる電流だけを消費する。
回路を作ることができるという点である。例えば、DC電
流路が電源線間に決して設けられないように論理回路を
設計することができる。そのような場合には、電荷を回
路の種々のノードに関連したキャパシタンスに供給する
ことによって有効電力消費のみが起きる。待機モードに
おいては、回路は電荷漏洩を平衡させるのに必要な電
流、および完全にオフに切換えられていないトランジス
タを流れる電流だけを消費する。
CMOS回路の上述した有利な特性をできるだけ広い範囲の
応用例に利用できるようにするために、それらの回路
は、その値が回路に用いられる２つの形（ｐチャネルお
よびｎチャネル）のトランジスタの高い方のしきい値電
圧の絶対値をごく僅かに上回る電源電圧で機能するよう
に設計されることがしばしばある。
応用例に利用できるようにするために、それらの回路
は、その値が回路に用いられる２つの形（ｐチャネルお
よびｎチャネル）のトランジスタの高い方のしきい値電
圧の絶対値をごく僅かに上回る電源電圧で機能するよう
に設計されることがしばしばある。
生産する必要性が増大しつつある対象であるマイクロプ
ロセッサのような複雑なシステムは、正確な回路動作が
結果として起こるように、回路がスイッチオンになった
時に初期状態が規定されなければならない１つ又は複数
の論理回路（例えばフリップフロップ，シフトレジスタ
など）を含むことができる。
ロセッサのような複雑なシステムは、正確な回路動作が
結果として起こるように、回路がスイッチオンになった
時に初期状態が規定されなければならない１つ又は複数
の論理回路（例えばフリップフロップ，シフトレジスタ
など）を含むことができる。
低電源電圧を用いる可能性を維持するためには、回路が
動作するようになるやいなや、換言すると電源電圧が回
路が動作するのに必要な最小値に達するやはいなや上述
したリセッティング機能を与える必要がある。上述した
ように、この最小値はトランジスタの高い方のしきい値
を少し上回る。
動作するようになるやいなや、換言すると電源電圧が回
路が動作するのに必要な最小値に達するやはいなや上述
したリセッティング機能を与える必要がある。上述した
ように、この最小値はトランジスタの高い方のしきい値
を少し上回る。
パワーオン検出回路は周知であるが、２つのしきい値電
圧の和に達した時を示すにすぎないという短所を有す
る。この周知の型の回路はまた電流を持続的に消費する
というもう１つの短所を有する。
圧の和に達した時を示すにすぎないという短所を有す
る。この周知の型の回路はまた電流を持続的に消費する
というもう１つの短所を有する。
［発明が解決しようとする課題］ 本発明は、周知の回路の上述した欠点のうちの少なくと
も１つをなくしたCMOSパワーオン検出回路を提供しよう
としている。
も１つをなくしたCMOSパワーオン検出回路を提供しよう
としている。
［課題を解決するための手段］ 本発明の第１局面によると、印加された電源電圧の大き
さがそのトランジスタのしきい値電圧のうちの最大電圧
を超えた時に表示を与えるCMOSパワーオン検出回路が提
供されており、この回路は第１対および第２対の相補形
MOSトランジスタを含み各対は第１および第２電源線の
間に直列に結合されており、第１導電形のトランジスタ
はそれらのソース電極を第１電源線に結合させ第２導電
形のトランジスタはそれらのソース電極を第２電源線に
結合させており、各対のトランジスタは相対的にチャネ
ル長が長いトランジスタと相対的にチャネル長が短いト
ランジスタを含み、第１対の相対的に長いチャネル長を
有するトランジスタは第２対の相対的に長いチャネル長
を有するトランジスタの導電形とは異なる導電形のトラ
ンジスタであり、相対的に長いチャネル長を有する各ト
ランジスタの幅−長さ（W/L）比はそのしきい値電圧を
上回る所定値より大きいゲート−ソース電圧VGSに対し
てはその電流が同じゲート−ソース電圧に対するその対
の相対的に短いチャネル長を有するトランジスタの電流
より高くなることを保証するのに十分な大きさであり、
第１および第２対の相対的に短いチャネル長を有するト
ランジスタおよび第１対の相対的に長いチャネル長を有
するトランジスタはバイアスされてオンになり印加され
た電源電圧値を増大させ、第１対のトランジスタ間に形
成された第１ノードを第２対の相対的に長いチャネル長
を有するトランジスタのゲート電極に結合させる手段が
備えられており、前記表示は第２対のトランジスタ間に
形成された第２ノードにおける所定の電位変化によって
与えられる。
さがそのトランジスタのしきい値電圧のうちの最大電圧
を超えた時に表示を与えるCMOSパワーオン検出回路が提
供されており、この回路は第１対および第２対の相補形
MOSトランジスタを含み各対は第１および第２電源線の
間に直列に結合されており、第１導電形のトランジスタ
はそれらのソース電極を第１電源線に結合させ第２導電
形のトランジスタはそれらのソース電極を第２電源線に
結合させており、各対のトランジスタは相対的にチャネ
ル長が長いトランジスタと相対的にチャネル長が短いト
ランジスタを含み、第１対の相対的に長いチャネル長を
有するトランジスタは第２対の相対的に長いチャネル長
を有するトランジスタの導電形とは異なる導電形のトラ
ンジスタであり、相対的に長いチャネル長を有する各ト
ランジスタの幅−長さ（W/L）比はそのしきい値電圧を
上回る所定値より大きいゲート−ソース電圧VGSに対し
てはその電流が同じゲート−ソース電圧に対するその対
の相対的に短いチャネル長を有するトランジスタの電流
より高くなることを保証するのに十分な大きさであり、
第１および第２対の相対的に短いチャネル長を有するト
ランジスタおよび第１対の相対的に長いチャネル長を有
するトランジスタはバイアスされてオンになり印加され
た電源電圧値を増大させ、第１対のトランジスタ間に形
成された第１ノードを第２対の相対的に長いチャネル長
を有するトランジスタのゲート電極に結合させる手段が
備えられており、前記表示は第２対のトランジスタ間に
形成された第２ノードにおける所定の電位変化によって
与えられる。
第１対の相対的に長いチャネル長を有するトランジスタ
のゲート電極は、その対の相対的に短いチャネル長を有
するトランジスタのソース電極に結合されている電源線
に結合してもよい。
のゲート電極は、その対の相対的に短いチャネル長を有
するトランジスタのソース電極に結合されている電源線
に結合してもよい。
本発明の１実施例においては、第１対の相対的に短いチ
ャネル長を有するトランジスタのゲート電極は、その対
の相対的に長いチャネル長を有するトランジスタのソー
ス電極に結合されている電源線に結合してもよい。
ャネル長を有するトランジスタのゲート電極は、その対
の相対的に長いチャネル長を有するトランジスタのソー
ス電極に結合されている電源線に結合してもよい。
本発明のもう１つの別の実施例においては、第１対の相
対的に短いチャネル長を有するトランジスタのゲート電
極を第２ノードに結合させ、第１対のトランジスタを流
れる電流を第２ノードにおける所定の電位変化によって
しゃ断してもよい。
対的に短いチャネル長を有するトランジスタのゲート電
極を第２ノードに結合させ、第１対のトランジスタを流
れる電流を第２ノードにおける所定の電位変化によって
しゃ断してもよい。
第２対の相対的に短いチャネル長を有するトランジスタ
のゲート電極は、その対の相対的に長いチャネル長を有
するトランジスタに結合している電源線に結合してもよ
い。
のゲート電極は、その対の相対的に長いチャネル長を有
するトランジスタに結合している電源線に結合してもよ
い。
本発明の第２局面によると、印加された電源電圧の大き
さがそのトランジスタのしきい値電圧のうちの最大電圧
を超えると表示を与えるCMOSパワーオン検出回路が提供
されており、このCMOSパワーオン検出回路は第1,第2,第
３および第４対の相補形MOSトランジスタを含み、各対
は第１および第２電源線間に直列に結合されており、ｐ
チャネルトランジスタのソースは第１電源線に結合さ
れ、ｎチャネルトランジスタのソースは第２電源線に結
合され、トランジスタの各対は相対的にチャネル長の長
いトランジスタと相対的にチャネル長が短いトランジス
タとを含み、相対的に長いチャネル長を有する各トラン
ジスタの幅−長さ（W/L）比はそのしきい値電圧を上回
る所定値より大きいゲート−ソース電圧VGSに対しては
その電流が同じゲート−ソース電圧VGSに対するその対
の相対的に短いチャネル長を有するトランジスタの電流
より高くなることを保証するのに十分な大きさであり、
第１および第３対のｐチャネルトランジスタは相対的に
長いチャネル長を有し、第２および第４対のｎチャネル
トランジスタは相対的に長いチャネル長を有し、第１対
のｐチャネルトランジスタおよび第４対のｎチャネルト
ランジスタのゲート電極は第２および第１電源線にそれ
ぞれ結合されており、第１対のトランジスタ間に形成さ
れた第１ノードは第２対のｎチャネルトランジスタのゲ
ート電極に結合され、第２対のトランジスタ間に形成さ
れた第２ノードは第１および第３対のｎチャネルトラン
ジスタのゲート電極に結合され、第３対のトランジスタ
間に形成された第３ノードは第２および第４対のｐチャ
ネルトランジスタのゲート電極に結合され、第４対のト
ランジスタ間に形成された第４ノードは第３対のｐチャ
ネルトランジスタのゲート電極に結合されており、第２
および第３ノードにおける所定の電位変化によって前記
表示が与えられる。
さがそのトランジスタのしきい値電圧のうちの最大電圧
を超えると表示を与えるCMOSパワーオン検出回路が提供
されており、このCMOSパワーオン検出回路は第1,第2,第
３および第４対の相補形MOSトランジスタを含み、各対
は第１および第２電源線間に直列に結合されており、ｐ
チャネルトランジスタのソースは第１電源線に結合さ
れ、ｎチャネルトランジスタのソースは第２電源線に結
合され、トランジスタの各対は相対的にチャネル長の長
いトランジスタと相対的にチャネル長が短いトランジス
タとを含み、相対的に長いチャネル長を有する各トラン
ジスタの幅−長さ（W/L）比はそのしきい値電圧を上回
る所定値より大きいゲート−ソース電圧VGSに対しては
その電流が同じゲート−ソース電圧VGSに対するその対
の相対的に短いチャネル長を有するトランジスタの電流
より高くなることを保証するのに十分な大きさであり、
第１および第３対のｐチャネルトランジスタは相対的に
長いチャネル長を有し、第２および第４対のｎチャネル
トランジスタは相対的に長いチャネル長を有し、第１対
のｐチャネルトランジスタおよび第４対のｎチャネルト
ランジスタのゲート電極は第２および第１電源線にそれ
ぞれ結合されており、第１対のトランジスタ間に形成さ
れた第１ノードは第２対のｎチャネルトランジスタのゲ
ート電極に結合され、第２対のトランジスタ間に形成さ
れた第２ノードは第１および第３対のｎチャネルトラン
ジスタのゲート電極に結合され、第３対のトランジスタ
間に形成された第３ノードは第２および第４対のｐチャ
ネルトランジスタのゲート電極に結合され、第４対のト
ランジスタ間に形成された第４ノードは第３対のｐチャ
ネルトランジスタのゲート電極に結合されており、第２
および第３ノードにおける所定の電位変化によって前記
表示が与えられる。
本発明の構成は下記に示す通りである。即ち、本発明
は、第１対のCMOSトランジスタ（1,2）および第２対のC
MOSトランジスタ（3,4）からなる第１回路を具えるCMOS
パワーオン検出回路であって、 前記第１対のCMOSトランジスタ（1,2）および第２対のC
MOSトランジスタ（3,4）を構成するそれぞれ第１、第２
の導電形のトランジスタ（1,2）および第１、第２の導
電形のトランジスタ（3,4）は第１電源線（５）および
第２電源線（６）間に互いに直列に結合され、 第１導電形のトランジスタ（1,3）のソース電極は第１
電源線（５）に結合され、 第２導電形のトランジスタ（2,4）のソース電極は第２
電源線（６）に結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
（２）および第２対のCMOSトランジスタを構成する第１
トランジスタ（３）は印加される電源電圧値が増加する
に伴いターンオンするようにバイアスされ、 第１対のCMOSトランジスタ（1,2）間の第１ノード
（７）は第２対のCMOSトランジスタを構成する第２トラ
ンジスタ（４）のゲート電極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
（１）および第２対のCMOSトランジスタを構成する第２
トランジスタ（４）は相対的に長いチャネル長を有する
トランジスタであり、 第１対のCMOSトランジスタを構成する第２トランジスタ
（２）および第２対のCMOSトランジスタを構成する第１
トランジスタ（３）は相対的に短いチャネル長を有する
トランジスタであることを特徴とし、 相対的に長いチャネル長を有するトランジスタ（1,4）
はしきい値電圧を上回るゲートソース間電圧に対しては
その流れる電流が同じゲートソース間電圧に対してその
対の相対的に短いチャネル長を有するトランジスタ（2,
3）を流れる電流よりも高くなることを保証するのに十
分な幅対長さを有し、 第１対のCMOSトランジスタを構成する第１トランジスタ
（１）のゲート電極は、第１対のCMOSトランジスタを構
成する第２トランジスタ（２）のソース電極に結合され
た第２電源線（６）に結合され、 第１対のCMOSトランジスタ（1,2）および第２対のCMOS
トランジスタ（3,4）を構成するトランジスタ（1,2,3,
4）のしきい値電圧の内の最大値を越えて印加された電
源電圧の大きさのパワーオン表示は、第２対のCMOSトラ
ンジスタ（3,4）間の第２ノード（８）における所定の
電位変化によって与えられることを特徴とするCMOSパワ
ーオン検出回路としての構成を有する。
は、第１対のCMOSトランジスタ（1,2）および第２対のC
MOSトランジスタ（3,4）からなる第１回路を具えるCMOS
パワーオン検出回路であって、 前記第１対のCMOSトランジスタ（1,2）および第２対のC
MOSトランジスタ（3,4）を構成するそれぞれ第１、第２
の導電形のトランジスタ（1,2）および第１、第２の導
電形のトランジスタ（3,4）は第１電源線（５）および
第２電源線（６）間に互いに直列に結合され、 第１導電形のトランジスタ（1,3）のソース電極は第１
電源線（５）に結合され、 第２導電形のトランジスタ（2,4）のソース電極は第２
電源線（６）に結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
（２）および第２対のCMOSトランジスタを構成する第１
トランジスタ（３）は印加される電源電圧値が増加する
に伴いターンオンするようにバイアスされ、 第１対のCMOSトランジスタ（1,2）間の第１ノード
（７）は第２対のCMOSトランジスタを構成する第２トラ
ンジスタ（４）のゲート電極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
（１）および第２対のCMOSトランジスタを構成する第２
トランジスタ（４）は相対的に長いチャネル長を有する
トランジスタであり、 第１対のCMOSトランジスタを構成する第２トランジスタ
（２）および第２対のCMOSトランジスタを構成する第１
トランジスタ（３）は相対的に短いチャネル長を有する
トランジスタであることを特徴とし、 相対的に長いチャネル長を有するトランジスタ（1,4）
はしきい値電圧を上回るゲートソース間電圧に対しては
その流れる電流が同じゲートソース間電圧に対してその
対の相対的に短いチャネル長を有するトランジスタ（2,
3）を流れる電流よりも高くなることを保証するのに十
分な幅対長さを有し、 第１対のCMOSトランジスタを構成する第１トランジスタ
（１）のゲート電極は、第１対のCMOSトランジスタを構
成する第２トランジスタ（２）のソース電極に結合され
た第２電源線（６）に結合され、 第１対のCMOSトランジスタ（1,2）および第２対のCMOS
トランジスタ（3,4）を構成するトランジスタ（1,2,3,
4）のしきい値電圧の内の最大値を越えて印加された電
源電圧の大きさのパワーオン表示は、第２対のCMOSトラ
ンジスタ（3,4）間の第２ノード（８）における所定の
電位変化によって与えられることを特徴とするCMOSパワ
ーオン検出回路としての構成を有する。
或いはまた、第１対のCMOSトランジスタを構成する相対
的に短いチャネル長を有する第２トランジスタ（２）の
ゲート電極は、その対の相対的に長いチャネル長を有す
る第１トランジスタ（１）のソース電極に結合された第
１電源線（５）に結合されることを特徴とするCMOSパワ
ーオン検出回路としての構成を有する。
的に短いチャネル長を有する第２トランジスタ（２）の
ゲート電極は、その対の相対的に長いチャネル長を有す
る第１トランジスタ（１）のソース電極に結合された第
１電源線（５）に結合されることを特徴とするCMOSパワ
ーオン検出回路としての構成を有する。
或いはまた、第１対のCMOSトランジスタを構成する相対
的に短いチャネル長を有する第２トランジスタ（２）の
ゲート電極は、第２対のCMOSトランジスタ（3,4）間の
第２ノード（８）に結合されることを特徴とするCMOSパ
ワーオン検出回路としての構成を有する。
的に短いチャネル長を有する第２トランジスタ（２）の
ゲート電極は、第２対のCMOSトランジスタ（3,4）間の
第２ノード（８）に結合されることを特徴とするCMOSパ
ワーオン検出回路としての構成を有する。
或いはまた、第２対のCMOSトランジスタを構成する相対
的に短いチャネル長を有するトランジスタ（３）のゲー
ト電極は、その対の相対的に長いチャネル長を有するト
ランジスタ（４）のソース電極に結合された第２電源線
（６）に結合されることを特徴とするCMOSパワーオン検
出回路としての構成を有する。
的に短いチャネル長を有するトランジスタ（３）のゲー
ト電極は、その対の相対的に長いチャネル長を有するト
ランジスタ（４）のソース電極に結合された第２電源線
（６）に結合されることを特徴とするCMOSパワーオン検
出回路としての構成を有する。
或いはまた、前記CMOSパワーオン検出回路は更に第３対
のCMOSトランジスタ（9,10）および第４対のCMOSトラン
ジスタ（12,13）からなる第２回路を具え、 前記第３対のCMOSトランジスタ（9,10）および第４対の
CMOSトランジスタ（12,13）を構成するそれぞれ第１、
第２の導電形のトランジスタ（9,10）および第１、第２
の導電形のトランジスタ（12,13）は第１電源線（５）
および第２電源線（６）間に互いに直列に結合され、 第１導電形のトランジスタ（9,12）のソース電極は第１
電源線（５）に結合され、 第２導電形のトランジスタ（10,13）のソース電極は第
２電源線（６）に結合され、 第３対のCMOSトランジスタを構成する第１トランジスタ
（９）および第４対のCMOSトランジスタを構成する第２
トランジスタ（13）は相対的に長いチャネル長を有し、 第３対のCMOSトランジスタを構成する第２トランジスタ
（10）および第４対のCMOSトランジスタを構成する第１
トランジスタ（12）は相対的に短いチャネル長を有し、 第４対のCMOSトランジスタを構成する第２トランジスタ
（13）のゲート電極は、第４対のCMOSトランジスタを構
成する第１トランジスタ（12）のソース電極に結合され
た第１電源線（５）に結合され、 前記第２ノード（８）は第１対のCMOSトランジスタ（1,
2）を構成する第２トランジスタ（２）および第３対のC
MOSトランジスタ（9,10）を構成する第２トランジスタ
（10）のそれぞれのゲート電極に共通に結合され、 第３対のCMOSトランジスタ（9,10）間の第３ノード（1
1）は、第２対のCMOSトランジスタ（3,4）を構成する第
１トランジスタ（３）および第４対のCMOSトランジスタ
（12,13）を構成する第１トランジスタ（12）のゲート
電極に結合され、 第４対のCMOSトランジスタ（12,13）間の第４ノード（1
4）は、第３対のCMOSトランジスタ（9,10）を構成する
第１トランジスタ（９）のゲート電極に結合されること
を特徴とするCMOSパワーオン検出回路としての構成を有
する。
のCMOSトランジスタ（9,10）および第４対のCMOSトラン
ジスタ（12,13）からなる第２回路を具え、 前記第３対のCMOSトランジスタ（9,10）および第４対の
CMOSトランジスタ（12,13）を構成するそれぞれ第１、
第２の導電形のトランジスタ（9,10）および第１、第２
の導電形のトランジスタ（12,13）は第１電源線（５）
および第２電源線（６）間に互いに直列に結合され、 第１導電形のトランジスタ（9,12）のソース電極は第１
電源線（５）に結合され、 第２導電形のトランジスタ（10,13）のソース電極は第
２電源線（６）に結合され、 第３対のCMOSトランジスタを構成する第１トランジスタ
（９）および第４対のCMOSトランジスタを構成する第２
トランジスタ（13）は相対的に長いチャネル長を有し、 第３対のCMOSトランジスタを構成する第２トランジスタ
（10）および第４対のCMOSトランジスタを構成する第１
トランジスタ（12）は相対的に短いチャネル長を有し、 第４対のCMOSトランジスタを構成する第２トランジスタ
（13）のゲート電極は、第４対のCMOSトランジスタを構
成する第１トランジスタ（12）のソース電極に結合され
た第１電源線（５）に結合され、 前記第２ノード（８）は第１対のCMOSトランジスタ（1,
2）を構成する第２トランジスタ（２）および第３対のC
MOSトランジスタ（9,10）を構成する第２トランジスタ
（10）のそれぞれのゲート電極に共通に結合され、 第３対のCMOSトランジスタ（9,10）間の第３ノード（1
1）は、第２対のCMOSトランジスタ（3,4）を構成する第
１トランジスタ（３）および第４対のCMOSトランジスタ
（12,13）を構成する第１トランジスタ（12）のゲート
電極に結合され、 第４対のCMOSトランジスタ（12,13）間の第４ノード（1
4）は、第３対のCMOSトランジスタ（9,10）を構成する
第１トランジスタ（９）のゲート電極に結合されること
を特徴とするCMOSパワーオン検出回路としての構成を有
する。
或いはまた、前記第３対のCMOSトランジスタ（9,10）お
よび前記第４対のCMOSトランジスタ（12,13）を構成す
る相対的に長いチャネル長を有するトランジスタ（9,1
3）の導電形は、前記第１対のCMOSトランジスタ（1,2）
および前記第２対のCMOSトランジスタ（3,4）を構成す
る相対的に長いチャネル長を有するトランジスタ（1,
4）の導電形と相補的であり、前記パワーオン表示が与
えられると、 （ア）前記第１回路（1,2,3,4）の出力が前記第２回路
（9,10,12,13）の所定の第２の導電型のトランジスタ
（10）をOFFするように動作し、かつ、 （イ）前記第２回路（9,10,12,13）の出力が前記第１回
路（1,2,3,4）の所定の第１の導電型のトランジスタ
（３）をOFFするように動作し、かつ、 （ウ）前記第１回路（1,2,3,4）の出力が前記第２回路
（9,10,12,13）の所定の第２の導電型のトランジスタ
（10）をOFFする動作は前記第２回路（9,10,12,13）の
出力動作にとって正帰還であり、かつ、 （エ）前記第２回路（9,10,12,13）の出力が前記第１回
路（1,2,3,4）の所定の第１の導電型のトランジスタ
（３）をOFFする動作は前記第１回路（1,2,3,4）の出力
動作にとって正帰還であることにより、第３対と第１対
及び第４対と第２対のCMOSトランジスタを流れる電流は
遮断されることを特徴するCMOSパワーオン検出回路とし
ての構成を有する。
よび前記第４対のCMOSトランジスタ（12,13）を構成す
る相対的に長いチャネル長を有するトランジスタ（9,1
3）の導電形は、前記第１対のCMOSトランジスタ（1,2）
および前記第２対のCMOSトランジスタ（3,4）を構成す
る相対的に長いチャネル長を有するトランジスタ（1,
4）の導電形と相補的であり、前記パワーオン表示が与
えられると、 （ア）前記第１回路（1,2,3,4）の出力が前記第２回路
（9,10,12,13）の所定の第２の導電型のトランジスタ
（10）をOFFするように動作し、かつ、 （イ）前記第２回路（9,10,12,13）の出力が前記第１回
路（1,2,3,4）の所定の第１の導電型のトランジスタ
（３）をOFFするように動作し、かつ、 （ウ）前記第１回路（1,2,3,4）の出力が前記第２回路
（9,10,12,13）の所定の第２の導電型のトランジスタ
（10）をOFFする動作は前記第２回路（9,10,12,13）の
出力動作にとって正帰還であり、かつ、 （エ）前記第２回路（9,10,12,13）の出力が前記第１回
路（1,2,3,4）の所定の第１の導電型のトランジスタ
（３）をOFFする動作は前記第１回路（1,2,3,4）の出力
動作にとって正帰還であることにより、第３対と第１対
及び第４対と第２対のCMOSトランジスタを流れる電流は
遮断されることを特徴するCMOSパワーオン検出回路とし
ての構成を有する。
或いはまた、更に前記相対的に短いチャネル長を有する
トランジスタ（2,3,10,12）と並列にコンデンサ（15）
を備えることを特徴とするCMOSパワーオン検出回路とし
ての構成を有する。
トランジスタ（2,3,10,12）と並列にコンデンサ（15）
を備えることを特徴とするCMOSパワーオン検出回路とし
ての構成を有する。
［実施例］ 第１図は本発明の実施例としてのCMOSパワーオン検出回
路の回路構成図を示す。第１図を参照すると、本発明の
パワーオン検出回路は、ｐチャネルトランジスタ１とｎ
チャネルトランジスタ２によって形成されている第１対
の相補形MOSトランジスタおよびｐチャネルトランジス
タ３とｎチャネルトランジスタ４によって形成されてい
る第２対の相補形MOSトランジスタを含む。
路の回路構成図を示す。第１図を参照すると、本発明の
パワーオン検出回路は、ｐチャネルトランジスタ１とｎ
チャネルトランジスタ２によって形成されている第１対
の相補形MOSトランジスタおよびｐチャネルトランジス
タ３とｎチャネルトランジスタ４によって形成されてい
る第２対の相補形MOSトランジスタを含む。
各対のトランジスタは第１電源線５と第２電源線６の間
で互に直列に接続されている。ｐチャネルトランジスタ
１および３はそのソース電極を電源線５に接続させてお
り、一方ｎチャネルトランジスタ２および４のソース電
極は電源線６に接続されている。
で互に直列に接続されている。ｐチャネルトランジスタ
１および３はそのソース電極を電源線５に接続させてお
り、一方ｎチャネルトランジスタ２および４のソース電
極は電源線６に接続されている。
ｐチャネルトランジスタ１および３のゲート電極は電源
線６に接続され、ｎチャネルトランジスタ２のゲート電
極は電源線５に接続されている。ｎチャネルトランジス
タ４のゲート電極はトランジスタ１および２の間に形成
されたノード７に接続されている。
線６に接続され、ｎチャネルトランジスタ２のゲート電
極は電源線５に接続されている。ｎチャネルトランジス
タ４のゲート電極はトランジスタ１および２の間に形成
されたノード７に接続されている。
ｎチャネルトランジスタ２のチャネルの長さＬ＊はｐチ
ャネルトランジスタ１のチャネルの長さより短い。ｐチ
ャネルトランジスタ１の幅−長さ比（W/L）はｎチャネ
ルトランジスタ２の比Ｗ＊/L＊より大である。
ャネルトランジスタ１のチャネルの長さより短い。ｐチ
ャネルトランジスタ１の幅−長さ比（W/L）はｎチャネ
ルトランジスタ２の比Ｗ＊/L＊より大である。
第２対のトランジスタについては、ｐチャネルトランジ
スタ３は相対的に短いチャネル長Ｌ＊を有し、一方ｎチ
ャネルトランジスタ４の幅−長さ比（W/L）はｐチャネ
ルトランジスタの比（Ｗ＊/L＊）より大きい。
スタ３は相対的に短いチャネル長Ｌ＊を有し、一方ｎチ
ャネルトランジスタ４の幅−長さ比（W/L）はｐチャネ
ルトランジスタの比（Ｗ＊/L＊）より大きい。
MOSトランジスタのドレイン電流IDSは下記の式によって
すぐれた近似値が与えられる。
すぐれた近似値が与えられる。
IDS＝Ｋ（VGS−VT）２ 但し、Ｋはトランジスタのチャネルの幅−長さ比（W/
L）に比例する係数である。
L）に比例する係数である。
相対的に短いチャネル長を有するMOSトランジスタのし
きい値電圧VT ＊は、相対的に長いチャネル長を有する同
じ導電形のトランジスタのしきい値電圧VTと比べた場
合、それら２つのトランジスタが同じ集積回路に属する
場合には前者の方が後者より低いことは周知である。こ
のことは、３つの相違なるトランジスタについてゲート
−ソース電圧VGSの関数として描いた のグラフを示す第２図において示されている。
きい値電圧VT ＊は、相対的に長いチャネル長を有する同
じ導電形のトランジスタのしきい値電圧VTと比べた場
合、それら２つのトランジスタが同じ集積回路に属する
場合には前者の方が後者より低いことは周知である。こ
のことは、３つの相違なるトランジスタについてゲート
−ソース電圧VGSの関数として描いた のグラフを示す第２図において示されている。
直線Ａはチャネルの長さL1,チャネル幅W1を有するトラ
ンジスタに対するものであり、直線Ｂは幅−長さ比W2/L
2＝W1/L1を有しそのチャネル長L2が直線Ａのトランジス
タのチャネル長L1に比べて短いトランジスタに対するも
のである。直線Ｃは長さがL3＝L1で幅W3が幅W1より広い
トランジスタに対するものである。
ンジスタに対するものであり、直線Ｂは幅−長さ比W2/L
2＝W1/L1を有しそのチャネル長L2が直線Ａのトランジス
タのチャネル長L1に比べて短いトランジスタに対するも
のである。直線Ｃは長さがL3＝L1で幅W3が幅W1より広い
トランジスタに対するものである。
第２図が示すように、直線Ａのトランジスタのしきい値
電圧を少し上回る一定のゲート−ソース電圧に対して
は、相対的に大きい幅−長さ比（W/L）を有する、従っ
て相対的に大きいＫ値を有するこのトランジスタの電流
は、相対的に小さいＫ値（係数）をもちVTよりも低いし
きい値電圧VT ＊をもった直線Ｂのトランジスタの電流よ
り低くなる可能性がある。しかし、係数Ｋが相対的に大
きいトランジスタにおける電流は、相対的に高いゲート
−ソース電圧VGSに対しては低い係数Ｋのトランジスタ
の電流を上回る。
電圧を少し上回る一定のゲート−ソース電圧に対して
は、相対的に大きい幅−長さ比（W/L）を有する、従っ
て相対的に大きいＫ値を有するこのトランジスタの電流
は、相対的に小さいＫ値（係数）をもちVTよりも低いし
きい値電圧VT ＊をもった直線Ｂのトランジスタの電流よ
り低くなる可能性がある。しかし、係数Ｋが相対的に大
きいトランジスタにおける電流は、相対的に高いゲート
−ソース電圧VGSに対しては低い係数Ｋのトランジスタ
の電流を上回る。
第２図に示した原理を、２対のトランジスタ両端に印加
された上昇する方向の電源電圧VDDに応答する場合の第
１図の回路の動作説明に適用することにする。説明を簡
単にするために、トランジスタの出力抵抗の影響は無視
することにし、ｎチャネルトランジスタとｐチャネルト
ランジスタのキャリヤ移動度は同じであると仮定する。
された上昇する方向の電源電圧VDDに応答する場合の第
１図の回路の動作説明に適用することにする。説明を簡
単にするために、トランジスタの出力抵抗の影響は無視
することにし、ｎチャネルトランジスタとｐチャネルト
ランジスタのキャリヤ移動度は同じであると仮定する。
下記の３つの場合が考えられる。即ち、VTP＞VTN,VTP＝
VTNおよびVTP＜VTN。但し、VTPおよびVTNは相対的に長
いチャネル長を有するｐチャネルおよびｎチャネルトラ
ンジスタのしきい値電圧の絶対値をそれぞれ意味する。
VTPがVTNより大である場合についてまず説明をし、トラ
ンジスタ1,2,3および４の各々に対する電源電圧VDDの関
数としてドレイン−ソース間電流IDSが描かれている第
３図もまた参照することにする。第３図において、直線
A,B,CおよびＤはトランジスタ1,2,3および４にそれぞれ
対応する。
VTNおよびVTP＜VTN。但し、VTPおよびVTNは相対的に長
いチャネル長を有するｐチャネルおよびｎチャネルトラ
ンジスタのしきい値電圧の絶対値をそれぞれ意味する。
VTPがVTNより大である場合についてまず説明をし、トラ
ンジスタ1,2,3および４の各々に対する電源電圧VDDの関
数としてドレイン−ソース間電流IDSが描かれている第
３図もまた参照することにする。第３図において、直線
A,B,CおよびＤはトランジスタ1,2,3および４にそれぞれ
対応する。
この場合には、電源電圧VDDの値が増大するにつれて、
相対的に短いチャネル長を有するｎチャネルトランジス
タ２がまずオンになり、このことは電源電圧VDDがトラ
ンジスタ１および２のグラフが交差する値VDD0より小さ
い限りにおいてはノード７の電位が電源線６の電位、即
ち零電位に保持されるようにすることを直線Ｂにより示
している。相対的に短いチャネル長を有するｐチャネル
トランジスタ３は上昇する電源電圧VDDによって制御さ
れるので、ノード８の電位V8はVDDを追跡する（trac
k）。
相対的に短いチャネル長を有するｎチャネルトランジス
タ２がまずオンになり、このことは電源電圧VDDがトラ
ンジスタ１および２のグラフが交差する値VDD0より小さ
い限りにおいてはノード７の電位が電源線６の電位、即
ち零電位に保持されるようにすることを直線Ｂにより示
している。相対的に短いチャネル長を有するｐチャネル
トランジスタ３は上昇する電源電圧VDDによって制御さ
れるので、ノード８の電位V8はVDDを追跡する（trac
k）。
VDDが関係式KA（VDD0−VTP）２＝KB（VDD0−Ｖ＊ TN）２
が成立するVDD0を超えた場合には、ノード７における電
圧V7はVDDに変わる。ノード７において電圧の変化が起
きるのは、トランジスタ１に対するＫ係数KAがトランジ
スタ２に対する係数KBより大であるからである。他方、
トランジスタ４は一定のゲート−ソース電圧に対してト
ランジスタ３よりもより多くの電流を流すことができる
ので、ノード８における電圧V8は同時に零に変化する。
が成立するVDD0を超えた場合には、ノード７における電
圧V7はVDDに変わる。ノード７において電圧の変化が起
きるのは、トランジスタ１に対するＫ係数KAがトランジ
スタ２に対する係数KBより大であるからである。他方、
トランジスタ４は一定のゲート−ソース電圧に対してト
ランジスタ３よりもより多くの電流を流すことができる
ので、ノード８における電圧V8は同時に零に変化する。
VTP＜VTNの場合は第４図のグラフに示されている。この
場合には、ｐチャネルトランジスタ１および３がまずオ
ンになり、ノード７における電圧V7は電源電圧VDDを追
跡する。VDDがVDD0より小である限りにおいては、ノー
ド８における電圧V8はVDDに等しい状態を保つ。VDD＝V
DD0である場合には、KD（VDD0−VTN）２＝KD（VDD0−Ｖ
＊ TP）２となり、トランジスタ４のＫ係数KDがトランジ
スタ３の係数KCより大であるのでノード８における電圧
V8は零に変わる。
場合には、ｐチャネルトランジスタ１および３がまずオ
ンになり、ノード７における電圧V7は電源電圧VDDを追
跡する。VDDがVDD0より小である限りにおいては、ノー
ド８における電圧V8はVDDに等しい状態を保つ。VDD＝V
DD0である場合には、KD（VDD0−VTN）２＝KD（VDD0−Ｖ
＊ TP）２となり、トランジスタ４のＫ係数KDがトランジ
スタ３の係数KCより大であるのでノード８における電圧
V8は零に変わる。
図示したようにVTPがVINより大であるか、小であるかに
関係なく、VDD＝VDD0である場合にはノード８における
電圧は各々の場合に電源電圧VDDから零に変化する。換
言すると、電源電圧がトランジスタのしきい値電圧のう
ちのより高い方の電圧よりやや高い値に達すると、電圧
V8は零になる。VTP＝VTNの場合にも値V8の同様な変化が
起きる。
関係なく、VDD＝VDD0である場合にはノード８における
電圧は各々の場合に電源電圧VDDから零に変化する。換
言すると、電源電圧がトランジスタのしきい値電圧のう
ちのより高い方の電圧よりやや高い値に達すると、電圧
V8は零になる。VTP＝VTNの場合にも値V8の同様な変化が
起きる。
従ってノード８は出力端子として用いることができ、そ
の端子における電圧の所定の変化、即ち値VDDから零値
への変化は、印加された電源電圧が必要とされた値に達
したことを示す。
の端子における電圧の所定の変化、即ち値VDDから零値
への変化は、印加された電源電圧が必要とされた値に達
したことを示す。
第５図は、ノード７およびノード８のそれぞれの電圧V7
およびV8の時間依存性を示すグラフである。換言すれ
ば、ノード７およびノード８の電圧V7、V8の挙動は、電
圧対時間のグラフである第５図に示されている。
およびV8の時間依存性を示すグラフである。換言すれ
ば、ノード７およびノード８の電圧V7、V8の挙動は、電
圧対時間のグラフである第５図に示されている。
第５図に関しては、電源電圧VDDが以下の２つの場合に
おいて時間とともに上昇した時のノード７およびノード
８における電圧V7および電圧V8の変化をグラフの形式で
表わしたものである。２つの場合とは、（ａ）相対的に
長いチャネル長を有するｐチャネルトランジスタのしき
い値電圧VTPが相対的に長いチャネル長を有するｎチャ
ネルトランジスタのしきい値電圧VTNよりも大きい場合
と、（ｂ）この逆の場合、即ち、VTNがVTPよりも大きい
場合である。
おいて時間とともに上昇した時のノード７およびノード
８における電圧V7および電圧V8の変化をグラフの形式で
表わしたものである。２つの場合とは、（ａ）相対的に
長いチャネル長を有するｐチャネルトランジスタのしき
い値電圧VTPが相対的に長いチャネル長を有するｎチャ
ネルトランジスタのしきい値電圧VTNよりも大きい場合
と、（ｂ）この逆の場合、即ち、VTNがVTPよりも大きい
場合である。
第５図の線は第１図の第１電源線５と第２電源線６と
の間に印加された電源電圧VDDの値の上昇を単にグラフ
の形式で表わしたものにすぎない。
の間に印加された電源電圧VDDの値の上昇を単にグラフ
の形式で表わしたものにすぎない。
（ａ）の場合、つまりVTPがVTNよりも大きい場合、第５
図の線で示されるように電源電圧VDDが増加すると、
ノード７における電圧V7は電源電圧VDDが電圧VDD0に到
達するまでは零電位に保持され、VDD＝VDD0となった時
点でVDDに変化する。この変化は第５図中の線で表わ
されている。一方、ノード８での電圧V8は第５図におい
て線で示されているようにVDD＝VDD0となると同時に
零に変化する。
図の線で示されるように電源電圧VDDが増加すると、
ノード７における電圧V7は電源電圧VDDが電圧VDD0に到
達するまでは零電位に保持され、VDD＝VDD0となった時
点でVDDに変化する。この変化は第５図中の線で表わ
されている。一方、ノード８での電圧V8は第５図におい
て線で示されているようにVDD＝VDD0となると同時に
零に変化する。
（ｂ）の場合、つまりVTP＜VTNの場合は、ノード７での
電圧V7は電源電圧VDDの値が上昇するに伴って、VDDの値
を追跡する。従って第５図の線はVDDとV7の両方の値
を表わしていることになる。
電圧V7は電源電圧VDDの値が上昇するに伴って、VDDの値
を追跡する。従って第５図の線はVDDとV7の両方の値
を表わしていることになる。
ノード８での電圧V8は電源電圧VDDが増加してVDD0と等
しくなるまで、VDDとともに原点から斜めに伸びた直線
であって、VDD＝VDD0に達した後、V8は急激に立ち下が
り零電位になる。このことは第５図の線で表わされて
いる。VDD0から真横に伸びた点線はV8の挙動を説明する
ための補助線である。
しくなるまで、VDDとともに原点から斜めに伸びた直線
であって、VDD＝VDD0に達した後、V8は急激に立ち下が
り零電位になる。このことは第５図の線で表わされて
いる。VDD0から真横に伸びた点線はV8の挙動を説明する
ための補助線である。
検出されたしきい値電圧の実際値は下記によって与えら
れることが証明できる： 但し、Ｔは相対的に長いチャネル長を有するｐチャネ
ルおよびｎチャネルトランジスタに対するしきい値電圧
の絶対値の平均値であり、ΔVTはそれらの間の差であ
る。ＫおよびＫ＊はそれぞれ相対的に長いチャネル長お
よび相対的に短いチャネル長のトランジスタのW/Lおよ
びＷ＊/L＊に比例する係数である。
れることが証明できる： 但し、Ｔは相対的に長いチャネル長を有するｐチャネ
ルおよびｎチャネルトランジスタに対するしきい値電圧
の絶対値の平均値であり、ΔVTはそれらの間の差であ
る。ＫおよびＫ＊はそれぞれ相対的に長いチャネル長お
よび相対的に短いチャネル長のトランジスタのW/Lおよ
びＷ＊/L＊に比例する係数である。
第１図のCMOSパワーオン検出回路は所望するパワーオン
検出を与え、印加された電源電圧VDDが回路のトランジ
スタの相対的に高いしきい値電圧を越える点を検出す
る。従って、第１図のCMOSパワーオン検出回路は、電源
電圧VDDがしきい値電圧の和を超えた時にのみ電源電圧V
DDの検出が起きる先行技術回路に優る顕著な利点を与え
る。しかし第１図のトランジスタはひとたび検出が行わ
れるとオフには切り換わらない。
検出を与え、印加された電源電圧VDDが回路のトランジ
スタの相対的に高いしきい値電圧を越える点を検出す
る。従って、第１図のCMOSパワーオン検出回路は、電源
電圧VDDがしきい値電圧の和を超えた時にのみ電源電圧V
DDの検出が起きる先行技術回路に優る顕著な利点を与え
る。しかし第１図のトランジスタはひとたび検出が行わ
れるとオフには切り換わらない。
トランジスタ２のゲート電極を電源線５にではなくノー
ド８に接続させるという変更を第１図の回路に行っても
よい。そのような回路においては、相対的に高いしきい
値電圧が検出されるとトランジスタ２はノード８におけ
る電位の低下によってしゃ断され、このことは従って、
トランジスタ１および２を流れる電流をしゃ断する。
ド８に接続させるという変更を第１図の回路に行っても
よい。そのような回路においては、相対的に高いしきい
値電圧が検出されるとトランジスタ２はノード８におけ
る電位の低下によってしゃ断され、このことは従って、
トランジスタ１および２を流れる電流をしゃ断する。
トランジスタ３および４を流れる電流をしゃ断するため
には、これらのトランジスタがV8に対して相補的な（co
mplementary）電圧によって制御される必要がある。そ
のような電圧は第１図に示したCMOSパワーオン検出回路
に対して相補的な回路により発生し、このような回路は
それ自身の電流をしゃ断するために電圧V8によって制御
される。
には、これらのトランジスタがV8に対して相補的な（co
mplementary）電圧によって制御される必要がある。そ
のような電圧は第１図に示したCMOSパワーオン検出回路
に対して相補的な回路により発生し、このような回路は
それ自身の電流をしゃ断するために電圧V8によって制御
される。
上記のことが起きる本発明の好ましい別の実施例が第６
図に示されており、以下第６図の参照して説明する。第
１図の部品と同じ第６図の部品には同じ参照数字を付し
てある。
図に示されており、以下第６図の参照して説明する。第
１図の部品と同じ第６図の部品には同じ参照数字を付し
てある。
第６図において、相補形MOSトランジスタの第３対およ
び第４対は電源線５および電源線６の間に接続され、各
対のトランジスタは２本の電源線の間に互に直列に接続
されている。
び第４対は電源線５および電源線６の間に接続され、各
対のトランジスタは２本の電源線の間に互に直列に接続
されている。
第３対のトランジスタは相対的に長いチャネル長を有す
るｐチャネルトランジスタ９および相対的に短いチャネ
ル長を有するｎチャネルトランジスタ10を含み、トラン
ジスタ９および10はそれらのソース電極を電源線５およ
び６にそれぞれ接続させており、それらのドレイン電極
を一緒に接続してノード11を形成している。
るｐチャネルトランジスタ９および相対的に短いチャネ
ル長を有するｎチャネルトランジスタ10を含み、トラン
ジスタ９および10はそれらのソース電極を電源線５およ
び６にそれぞれ接続させており、それらのドレイン電極
を一緒に接続してノード11を形成している。
第４対のトランジスタは相対的に短いチャネル長を有す
るｐチャネルトランジスタ12および相対的に長いチャネ
ル長を有するｎチャネルトランジスタ13を含み、トラン
ジスタ12および13はそれらのソース電極を電源線５およ
び６にそれぞれ接続させており、それらのドレイン電極
を一緒に接続してノード14を形成している。
るｐチャネルトランジスタ12および相対的に長いチャネ
ル長を有するｎチャネルトランジスタ13を含み、トラン
ジスタ12および13はそれらのソース電極を電源線５およ
び６にそれぞれ接続させており、それらのドレイン電極
を一緒に接続してノード14を形成している。
トランジスタ13のゲート電極は電源線５に接続され、一
方トランジスタ９およびトランジスタ12のゲート電極は
それぞれノード14および11に結合されている。
方トランジスタ９およびトランジスタ12のゲート電極は
それぞれノード14および11に結合されている。
トランジスタ10のゲート電極はノード８に接続され、第
２対のトランジスタのトランジスタ３のゲート電極は電
源線６にではなくノード11に接続されている。コンデン
サ15は相対的に短いチャネル長を有する各トランジスタ
と並列に接続されている。
２対のトランジスタのトランジスタ３のゲート電極は電
源線６にではなくノード11に接続されている。コンデン
サ15は相対的に短いチャネル長を有する各トランジスタ
と並列に接続されている。
第１および第２対の相補形MOSトランジスタによって構
成される第６図の部分は、第１図に関連して説明したの
と全く同じように動作する。電圧V7は、VDDがVTP＞VTN
の場合にはVDD以下にとどまっている限りにおいては零
にとどまっており、VTP＜VTNの場合にはVDDの値に実質
的に等しい。上記の両方の場合およびVTPがVTNに等しい
場合には、電源電圧VDDがトランジスタの相対的に高い
しきい値より高くなるとノード８における電圧V8は電源
電圧ＶＤの値から零に変る。
成される第６図の部分は、第１図に関連して説明したの
と全く同じように動作する。電圧V7は、VDDがVTP＞VTN
の場合にはVDD以下にとどまっている限りにおいては零
にとどまっており、VTP＜VTNの場合にはVDDの値に実質
的に等しい。上記の両方の場合およびVTPがVTNに等しい
場合には、電源電圧VDDがトランジスタの相対的に高い
しきい値より高くなるとノード８における電圧V8は電源
電圧ＶＤの値から零に変る。
第３および第４対の相補形MOSトランジスタも全く同様
な方法で動作する。VTP＜VTNであれば、ノード14におけ
る電圧V14はVDDが値VDD0に達するまでは電源電圧VDDを
追跡する。VTP＞VTNの場合には、V14の値は零にとどま
っている。上記の両方の場合およびVTP＝VTNの場合に
は、ノード11における電圧の値V11は、電源電圧VDDが値
VDD0に達すると零からVDDに変化する。
な方法で動作する。VTP＜VTNであれば、ノード14におけ
る電圧V14はVDDが値VDD0に達するまでは電源電圧VDDを
追跡する。VTP＞VTNの場合には、V14の値は零にとどま
っている。上記の両方の場合およびVTP＝VTNの場合に
は、ノード11における電圧の値V11は、電源電圧VDDが値
VDD0に達すると零からVDDに変化する。
電源電圧VDDによって電圧VDD0に達すると、ノード８と
ｎチャネルトランジスタ10のゲート電極の間の結合はこ
のトランジスタをオフにし、それにより第３対のトラン
ジスタを流れる電流をしゃ断する。
ｎチャネルトランジスタ10のゲート電極の間の結合はこ
のトランジスタをオフにし、それにより第３対のトラン
ジスタを流れる電流をしゃ断する。
ノード11とｐチャネルトランジスタ３のゲート電極との
間の結合は、ノード11における電位が零から電源電圧V
DDに変化するとこのトランジスタをしゃ断させ、それに
より第２対のトランジスタを流れる電流をしゃ断する。
間の結合は、ノード11における電位が零から電源電圧V
DDに変化するとこのトランジスタをしゃ断させ、それに
より第２対のトランジスタを流れる電流をしゃ断する。
ノード11とｐチャネルトランジスタ12のゲート電極との
間の結合はｐチャネルトランジスタ12をオフにし、その
結果、第４対のMOSトランジスタを流れる電流をしゃ断
する。
間の結合はｐチャネルトランジスタ12をオフにし、その
結果、第４対のMOSトランジスタを流れる電流をしゃ断
する。
ノード８とｎチャネルトランジスタ２のゲート電極との
間の結合はｎチャネルトランジスタ２をオフにし、その
結果第１対のMOSトランジスタを流れる電流をしゃ断す
るように働く。この方法により回路による電流消費は止
まる。
間の結合はｎチャネルトランジスタ２をオフにし、その
結果第１対のMOSトランジスタを流れる電流をしゃ断す
るように働く。この方法により回路による電流消費は止
まる。
一般には１ピコファラドの何十分の一の小型コンデンサ
を相対的に短いチャネル長を有する各トランジスタと並
列に接続してもよい。こうするとこれらのトランジスタ
両端に所望しない電圧が発生されるのを防止する。相対
的に長いチャネル長を有するトランジスタに並列の寄生
コンデンサが有効（significant）であれば、そのよう
な電圧が生じるおそれがある。
を相対的に短いチャネル長を有する各トランジスタと並
列に接続してもよい。こうするとこれらのトランジスタ
両端に所望しない電圧が発生されるのを防止する。相対
的に長いチャネル長を有するトランジスタに並列の寄生
コンデンサが有効（significant）であれば、そのよう
な電圧が生じるおそれがある。
本発明を例を挙げて上記に説明したが、添付の特許請求
の範囲に述べてある本発明の範囲から逸脱せずに変形を
行うことができる。特に、すべての対のトランジスタを
流れる電流をしゃ断する必要がなければ、第６図のトラ
ンジスタ対間の相互接続は省略してもよい。
の範囲に述べてある本発明の範囲から逸脱せずに変形を
行うことができる。特に、すべての対のトランジスタを
流れる電流をしゃ断する必要がなければ、第６図のトラ
ンジスタ対間の相互接続は省略してもよい。
第１図は、本発明の実施例としてのCMOSパワーオン検出
回路の回路構成図を示す。 第２図〜第５図は説明のためのグラフであって、第２図
は３つのトランジスタA,B,Cについての 特性を示す。 第３図はVTPがVTNより大である場合の４つのトランジス
タ（1,2,3,4）の 特性を示す。 第４図はVTPがVTNより小である場合の４つのトランジス
タ（1,2,3,4）の 特性を示す。 第５図はノード７およびノード８のそれぞれの電圧V7お
よびV8の時間軸依存性を示す。 第６図は本発明の別の実施例としてのCMOSパワーオン検
出回路の回路構成図を示す。 1,3……ｐチャネルトランジスタ 2,4……ｎチャネルトランジスタ ５……第１電源線 ６……第２電源線 7,8,11,14……ノード ９……ロングチャネル（相対的に長いチャネル長を有す
る）ｐチャネルトランジスタ 10……ショートチャネル（相対的に短いチャネル長を有
する）ｎチャネルトランジスタ 12……ショートチャネル（相対的に短いチャネル長を有
する）ｐチャネルトランジスタ 13……ロングチャネル（相対的に長いチャネル長を有す
る）ｎチャネルトランジスタ 15……コンデンサ
回路の回路構成図を示す。 第２図〜第５図は説明のためのグラフであって、第２図
は３つのトランジスタA,B,Cについての 特性を示す。 第３図はVTPがVTNより大である場合の４つのトランジス
タ（1,2,3,4）の 特性を示す。 第４図はVTPがVTNより小である場合の４つのトランジス
タ（1,2,3,4）の 特性を示す。 第５図はノード７およびノード８のそれぞれの電圧V7お
よびV8の時間軸依存性を示す。 第６図は本発明の別の実施例としてのCMOSパワーオン検
出回路の回路構成図を示す。 1,3……ｐチャネルトランジスタ 2,4……ｎチャネルトランジスタ ５……第１電源線 ６……第２電源線 7,8,11,14……ノード ９……ロングチャネル（相対的に長いチャネル長を有す
る）ｐチャネルトランジスタ 10……ショートチャネル（相対的に短いチャネル長を有
する）ｎチャネルトランジスタ 12……ショートチャネル（相対的に短いチャネル長を有
する）ｐチャネルトランジスタ 13……ロングチャネル（相対的に長いチャネル長を有す
る）ｎチャネルトランジスタ 15……コンデンサ
Claims (7)
- 【請求項１】第１対のCMOSトランジスタおよび第２対の
CMOSトランジスタを具えるCMOSパワーオン検出回路であ
って、 前記第１対のCMOSトランジスタおよび第２対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは印加される電源電圧値が増加するに伴いターン
オンするようにバイアスされ、 第１対のCMOSトランジスタ間の第１ノードは第２対のCM
OSトランジスタを構成する第２トランジスタのゲート電
極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
および第２対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有するトランジスタ
であり、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有するトランジスタ
であることを特徴とし、 相対的に長いチャネル長を有するトランジスタはしきい
値電圧を上回るゲートソース間電圧に対してはその流れ
る電流が同じゲートソース間電圧に対してその対の相対
的に短いチャネル長を有するトランジスタを流れる電流
よりも高くなることを保証するのに十分な幅対長さを有
し、 第１対のCMOSトランジスタを構成する第１トランジスタ
のゲート電極は、第１対のCMOSトランジスタを構成する
第２トランジスタのソース電極に結合された第２電源線
に結合され、 第１対のCMOSトランジスタおよび第２対のCMOSトランジ
スタを構成するトランジスタのしきい値電圧の内の最大
値を越えて印加された電源電圧の大きさのパワーオン表
示は、第２対のCMOSトランジスタ間の第２ノードにおけ
る所定の電位変化によって与えられることを特徴とする
CMOSパワーオン検出回路。 - 【請求項２】第１対のCMOSトランジスタを構成する相対
的に短いチャネル長を有する第２トランジスタのゲート
電極は、その対の相対的に長いチャネル長を有する第１
トランジスタのソース電極に結合された第１電源線に結
合されることを特徴とする特許請求の範囲第１項記載の
CMOSパワーオン検出回路。 - 【請求項３】第１対のCMOSトランジスタを構成する相対
的に短いチャネル長を有する第２トランジスタのゲート
電極は、第２対のCMOSトランジスタ間の第２ノードに結
合されることを特徴とする特許請求の範囲第１項記載の
CMOSパワーオン検出回路。 - 【請求項４】第２対のCMOSトランジスタを構成する相対
的に短いチャネル長を有するトランジスタのゲート電極
は、その対の相対的に長いチャネル長を有するトランジ
スタのソース電極に結合された第２電源線に結合される
ことを特徴とする特許請求の範囲第１項乃至第３項の
内、いずれか１項記載のCMOSパワーオン検出回路。 - 【請求項５】第１対のCMOSトランジスタおよび第２対の
CMOSトランジスタを具え、 前記第１対のCMOSトランジスタおよび第２対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のドラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは印加される電源電圧値が増加するに伴いターン
オンするようにバイアスされ、 第１対のCMOSトランジスタ間の第１ノードは第２対のCM
OSトランジスタを構成する第２トランジスタのゲート電
極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
および第２対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有するトランジスタ
であり、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有するトランジスタ
であることを特徴とし、 相対的に長いチャネル長を有するトランジスタはしきい
値電圧を上回るゲートソース間電圧に対してはその流れ
る電流が同じゲートソース間電圧に対してその対の相対
的に短いチャネル長を有するトランジスタを流れる電流
よりも高くなることを保証するのに十分な幅対長さ比を
有し、 第１対のCMOSトランジスタを構成する第１トランジスタ
のゲート電極は、第１対のCMOSトランジスタを構成する
第２トランジスタのソース電極に結合された第２電源線
に結合され、 第１対のCMOSトランジスタおよび第２対のCMOSトランジ
スタを構成するトランジスタのしきい値電圧の内の最大
値を越えて印加された電源電圧の大きさのパワーオン表
示は、第２対のCMOSトランジスタ間の第２ノードにおけ
る所定の電位変化によって与えられる、ことを特徴とす
るCMOSパワーオン検出回路において、 前記CMOSパワーオン検出回路は更に第３対のCMOSトラン
ジスタおよび第４対のCMOSトランジスタを具え、 前記第３対のCMOSトランジスタおよび第４対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第３対のCMOSトランジスタを構成する第１トランジスタ
および第４対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有し、 第３対のCMOSトランジスタを構成する第２トランジスタ
および第４対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有し、 第４対のCMOSトランジスタを構成する第２トランジスタ
のゲート電極は、第４対のCMOSトランジスタを構成する
第１トランジスタのソース電極に結合された第１電源線
に結合され、 前記第２ノードは第１対のCMOSトランジスタを構成する
第２トランジスタおよび第３対のCMOSトランジスタを構
成する第２トランジスタのそれぞれのゲート電極に共通
に結合され、 第３対のCMOSトランジスタ間の第３ノードは、第２対の
CMOSトランジスタを構成する第１トランジスタおよび第
４対のCMOSトランジスタを構成する第１トランジスタの
ゲート電極に結合され、 第４対のCMOSトランジスタ間の第４ノードは、第３対の
CMOSトランジスタを構成する第１トランジスタのゲート
電極に結合されることを特徴とするCMOSパワーオン検出
回路。 - 【請求項６】第１対のCMOSトランジスタおよび第２対の
CMOSトランジスタからなる第１回路を具え、 前記第１対のCMOSトランジスタおよび第２対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは印加される電源電圧値が増加するに伴いターン
オンするようにバイアスされ、 第１対のCMOSトランジスタ間の第１ノードは第２対のCM
OSトランジスタを構成する第２トランジスタのゲート電
極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
および第２対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有するトランジスタ
であり、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有するトランジスタ
であることを特徴とし、 相対的に長いチャネル長を有するトランジスタはしきい
値電圧を上回るゲートソース間電圧に対してはその流れ
る電流が同じゲートソース間電圧に対してその対の相対
的に短いチャネル長を有するトランジスタを流れる電流
よりも高くなることを保証するのに十分な幅対長さ比を
有し、 第１対のCMOSトランジスタを構成する第１トランジスタ
のゲート電極は、第１対のCMOSトランジスタを構成する
第２トランジスタのソース電極に結合された第２電源線
に結合され、 第１対のCMOSトランジスタおよび第２対のCMOSトランジ
スタを構成するトランジスタのしきい値電圧の内の最大
値を越えて印加された電源電圧の大きさのパワーオン表
示は、第２対のCMOSトランジスタ間の第２ノードにおけ
る所定の電位変化によって与えられる、ことを特徴とす
るCMOSパワーオン検出回路において、 前記CMOSパワーオン検出回路は更に第３対のCMOSトラン
ジスタおよび第４対のCMOSトランジスタからなる第２回
路を具え、 前記第３対のCMOSトランジスタおよび第４対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第３対のCMOSトランジスタを構成する第１トランジスタ
および第４対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有し、 第３対のCMOSトランジスタを構成する第２トランジスタ
および第４対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有し、 第４対のCMOSトランジスタを構成する第２トランジスタ
のゲート電極は、第４対のCMOSトランジスタを構成する
第１トランジスタのソース電極に結合された第１電源線
に結合され、 前記第２ノードは第１対のCMOSトランジスタを構成する
第２トランジスタおよび第３対のCMOSトランジスタを構
成する第２トランジスタのそれぞれのゲート電極に共通
に結合され、 第３対のCMOSトランジスタ間の第３ノードは、第２対の
CMOSトランジスタを構成する第１トランジスタおよび第
４対のCMOSトランジスタを構成する第１トランジスタの
ゲート電極に結合され、 第４対のCMOSトランジスタ間の第４ノードは、第３対の
CMOSトランジスタを構成する第１トランジスタのゲート
電極に結合され、 前記第３対のCMOSトランジスタおよび前記第４対のCMOS
トランジスタを構成する相対的に長いチャネル長を有す
るトランジスタの導電形は、前記第１対のCMOSトランジ
スタおよび前記第２対のCMOSトランジスタを構成する相
対的に長いチャネル長を有するトランジスタの導電形と
相補的であり、前記パワーオン表示が与えられると、 （ア）前記第１回路の出力が前記第２回路の所定の第２
の導電型のトランジスタをOFFするように動作し、か
つ、 （イ）前記第２回路の出力が前記第１回路の所定の第１
の導電型のトランジスタをOFFするように動作し、か
つ、 （ウ）前記第１回路の出力が前記第２回路の所定の第２
の導電型のトランジスタをOFFする動作は前記第２回路
の出力動作にとって正帰還であり、かつ、 （エ）前記第２回路の出力が前記第１回路の所定の第１
の導電型のトランジスタをOFFする動作は前記第１回路
の出力動作にとって正帰還であることにより、第３対と
第１対及び第４対と第２対のCMOSトランジスタを流れる
電流が遮断されることを特徴とするCMOSパワーオン検出
回路。 - 【請求項７】第１対のCMOSトランジスタおよび第２対の
CMOSトランジスタを具え、 前記第１対のCMOSトランジスタおよび第２対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは印加される電源電圧値が増加するに伴いターン
オンするようにバイアスされ、 第１対のCMOSトランジスタ間の第１ノードは第２対のCM
OSトランジスタを構成する第２トランジスタのゲート電
極に結合され、 第１対のCMOSトランジスタを構成する第１トランジスタ
および第２対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有するトランジスタ
であり、 第１対のCMOSトランジスタを構成する第２トランジスタ
および第２対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有するトランジスタ
であることを特徴とし、 相対的に長いチャネル長を有するトランジスタはしきい
値電圧を上回るゲートソース間電圧に対してはその流れ
る電流が同じゲートソース間電圧に対してその対の相対
的に短いチャネル長を有するトランジスタを流れる電流
よりも高くなることを保証するのに十分な幅対長さ比を
有し、 第１対のCMOSトランジスタを構成する第１トランジスタ
のゲート電極は、第１対のCMOSトランジスタを構成する
第２トランジスタのソース電極に結合された第２電源線
に結合され、 第１対のCMOSトランジスタおよび第２対のCMOSトランジ
スタを構成するトランジスタのしきい値電圧の内の最大
値を越えて印加された電源電圧の大きさのパワーオン表
示は、第２対のCMOSトランジスタ間の第２ノードにおけ
る所定の電位変化によって与えられる、ことを特徴とす
るCMOSパワーオン検出回路において、 前記CMOSパワーオン検出回路は更に第３対のCMOSトラン
ジスタおよび第４対のCMOSトランジスタを具え、 前記第３対のCMOSトランジスタおよび第４対のCMOSトラ
ンジスタを構成するそれぞれ第１、第２の導電形のトラ
ンジスタおよび第１、第２の導電形のトランジスタは第
１電源線および第２電源線間に互いに直列に結合され、 第１導電形のトランジスタのソース電極は第１電源線に
結合され、 第２導電形のトランジスタのソース電極は第２電源線に
結合され、 第３対のCMOSトランジスタを構成する第１トランジスタ
および第４対のCMOSトランジスタを構成する第２トラン
ジスタは相対的に長いチャネル長を有し、 第３対のCMOSトランジスタを構成する第２トランジスタ
および第４対のCMOSトランジスタを構成する第１トラン
ジスタは相対的に短いチャネル長を有し、 第４対のCMOSトランジスタを構成する第２トランジスタ
のゲート電極は、第４対のCMOSトランジスタを構成する
第１トランジスタのソース電極に結合された第１電源線
に結合され、 前記第２ノードは第１対のCMOSトランジスタを構成する
第２トランジスタおよび第３対のCMOSトランジスタを構
成する第２トランジスタのそれぞれのゲート電極に共通
に結合され、 第３対のCMOSトランジスタ間の第３ノードは、第２対の
CMOSトランジスタを構成する第１トランジスタおよび第
４対のCMOSトランジスタを構成する第１トランジスタの
ゲート電極に結合され、 第４対のCMOSトランジスタ間の第４ノードは、第３対の
CMOSトランジスタを構成する第１トランジスタのゲート
電極に結合され、 更に前記相対的に短いチャネル長を有するトランジスタ
と並列にコンデンサを備えることを特徴とするCMOSパワ
ーオン検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8406687 | 1984-03-14 | ||
| GB08406687A GB2155715B (en) | 1984-03-14 | 1984-03-14 | Cmos power-on detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60222777A JPS60222777A (ja) | 1985-11-07 |
| JPH0766014B2 true JPH0766014B2 (ja) | 1995-07-19 |
Family
ID=10558085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051542A Expired - Lifetime JPH0766014B2 (ja) | 1984-03-14 | 1985-03-14 | Ｃｍｏｓパワ−オン検出回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4649292A (ja) |
| EP (1) | EP0156560B1 (ja) |
| JP (1) | JPH0766014B2 (ja) |
| KR (1) | KR920008044B1 (ja) |
| DE (1) | DE3570762D1 (ja) |
| GB (1) | GB2155715B (ja) |
| HK (1) | HK24492A (ja) |
| SG (1) | SG50489G (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1186108B (it) * | 1985-11-27 | 1987-11-18 | Sgs Microelettronica Spa | Circuito ripetitore di tensione a basso offset |
| JPS62210722A (ja) * | 1986-03-12 | 1987-09-16 | Asahi Kasei Micro Syst Kk | 状態記憶回路リセツト装置 |
| US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
| DE3744079A1 (de) * | 1987-12-24 | 1989-07-20 | Licentia Gmbh | Anordnung zum umsetzen von einer innerhalb eines grossen bereichs veraenderlichen spannung in ein binaeres informationsmaterial |
| JP2569684B2 (ja) * | 1988-01-27 | 1997-01-08 | 三菱電機株式会社 | パワーオンリセット回路 |
| DE68905658T2 (de) * | 1988-05-16 | 1993-10-07 | Philips Nv | Schaltung zum Erzeugen eines impulsförmigen Signals. |
| JPH0743952B2 (ja) * | 1988-11-30 | 1995-05-15 | 日本電気株式会社 | 電源電圧低下検出回路 |
| US5338984A (en) * | 1991-08-29 | 1994-08-16 | National Semiconductor Corp. | Local and express diagonal busses in a configurable logic array |
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| AU2002235347A1 (en) * | 2001-01-09 | 2002-07-24 | Broadcom Corporation | Sub-micron high input voltage tolerant input output (i/o) circuit |
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