JPH0766037B2

JPH0766037B2 - テスト回路

Info

Publication number: JPH0766037B2
Application number: JP60162699A
Authority: JP
Inventors: 晋一秋田
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1985-07-23
Filing date: 1985-07-23
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS6222085A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明は複数のタイマー回路をテストするテスト回路に
関するものである。

ロ．従来技術従来、種々の制御装置において、入力パルス信号を計数
したり、或いは所定のパルス時間又は待ち時間を発生す
るために、分周回路を用いた多段カウンター又はタイマ
ーが多用されるに至っている。

第３図には一例として、ファクシミリにおける送信側回
路の一部が示されている。図中、１は原稿、VDCは原稿
１のスキャンデータを受けるビデオコントローラ、T₁及
びT₂は原稿サイズに応じたコントロールを行なうための
各タイマー回路部である。また、SCONTはスキャンコン
トローラであり、読取り用カウンター（タイマー）回路
T₃及びモーター制御用タイマー回路部T₄、T₅、T₆、T₇を
有している。VDCはデータバスを介してランダムアクセ
スメモリRAMで制御され、更にこのデータバスにはライ
ンデータメモリコントローラDMCが接続されている。こ
のコントローラ中のT₈はタイマー回路部である。また、
CECはコンパクションエクスパンジョンコントローラで
あって、タイマー回路部T₉及びT₁₀を有している。

なお、第３図は送信側回路の一部のみを示したが、転送
用のトランスミッションコントローラ等も設けられる。

上記の如きファクシミリ用の回路において、各タイマー
回路部T₁〜T₁₀を構成する各タイマー回路の分周数は処
理すべき信号のビット数に応じて増大し、或いは多機能
に対応するためにタイマー自体の種類も多くなってい
る。このため、各タイマー回路をテストする際、非常に
多くの入力データと試験時間が必要となる。即ち、回路
機能上の制約から、例えば最初のブロックのタイマー回
路部をテストした後でないと次のブロックのタイマー回
路部をテストできないが、従来のテスト法では、それに
加えて各ブロックの各タイマー回路部を構成する複数の
タイマー回路を個々にテストしているので、上記した問
題が生じるのである。

ハ．発明の目的本発明の目的は、タイマー回路（又はカウンター回路）
を短時間のうちに正確に、しかも少ない入力データでテ
ストすることのできるテスト回路を提供することにあ
る。

ニ．発明の構成上記の目的を達成するために、本発明のテスト回路は、
入力するパルス信号のパルス数を計数し、その計数値が
設定値に達すると所定の論理レベルのタイマーキャリー
信号を出力するように構成された複数のタイマー回路を
テストするテスト回路において、前記複数のタイマー回
路をテストするための所定のテストモードを設定するテ
ストモード制御回路と、前記複数のタイマー回路の全て
に対応する共通パルス信号を発生するタイミング発生回
路と、各々の前記タイマー回路にそれぞれ個別的に対応
するパルス信号と前記共通パルス信号とを入力し、前記
所定のテストモードが設定されたときは前記共通パルス
信号を選択して前記タイマー回路に与えるセレクタ回路
と、前記複数のタイマー回路の出力端子に接続され、前
記所定のテストモードが設定されたときは前記複数のタ
イマー回路の出力状態を論理的に処理して、前記複数の
タイマー回路の全てが正常に前記タイマーキャリー信号
を出力したか否かを検出する論理回路とを具備する構成
とした。

ホ．実施例以下、本発明の実施例を詳細に説明する。

第１図は、第３図に示した如き回路の各タイマーのテス
ト回路を示すものである。

第１図において、11は単一のテストモード制御信号13に
よって状態が制御されるテストモード制御回路であっ
て、テストモード制御信号13がその状態を変えられる毎
に次々とテストモード信号18、19、20、21、22を出力し
て、各部のテストのための状態を制御する。12はタイミ
ング発生回路であって、テストモード信号22によって出
力パルス信号40、41、……14の周期が制御される。例え
ば、テストモード信号22によって高速化され、特定クロ
ック（例えば14）のみを出力する。

また、26、28、30は多種多段の分周式タイマー回路であ
って、第３図に示した各タイマー回路部を構成してい
る。これらのタイマー回路若しくは分周回路26、28、30
は、入力パルス信号を計数して、予め定められた数を計
数すると、所定の論理レベルのタイマーキャリー信号を
それぞれ出力する。個々のタイマー回路は通常、並列に
動作するとは限らず、互いに直列に動作する場合があ
る。例えば、16ビットのタイマー回路が４回路分直列に
接続されると、その分周数は（2¹⁶）^４にもなり、膨大
な入力データが必要となる。25、27、29はタイマーの分
周数をプログラムするデータを保持するためのデータラ
ッチであり、データバス31を通じて制御される。

23、24、39は、タイマー回路26、28、30へ与えるクロッ
ク信号を選択するセレクターであって、テストモード信
号18が出力されたとき、タイミング発生回路12の出力パ
ルス信号14が１つの共通クロックとして入力せしめら
れ、これらセレクター23,24,39のいずれもこの出力パル
ス信号14を選択して各々対応するタイマー回路26,28,30
へ出力するようになっている。

35,36,37はゲート回路であって、テストモード制御回路
11よりテストモード信号18が出力されたときは、このテ
ストモード信号18を入力するとともに、タイマー回路2
6,28,30からのタイマー出力32,33,34をそれぞれ入力
し、両入力信号（18,32）、（18,33）、（18,34）につ
いてそれぞれ所定の論理処理（論理積又は和演算）を行
い、その論理処理の結果を表すデータを共通のバス信号
線38に出力するようになっている。バス信号線38は、ゲ
ート回路35,36,37と共にワイヤードOR機能又はワイヤー
ドAND機能を果たすものである。

たとえば、活性化されたテストモード信号18の論理レベ
ルが“H"に設定され、かつタイマーキャリー信号32,33,
34の論理レベルが“H"に設定された場合は、ゲート回路
35,36,37は論理処理として論理積演算を行うように構成
され、バス信号線38はワイヤードAND機能を果たすよう
に接続される。この場合、タイマー出力32,33,34の全て
が“H"のときに限り、ゲート回路35,36,37の出力データ
が全て“H"になり、バス信号線38に“H"の信号が得られ
る。

また、活性化されたテストモード信号18の論理レベルが
“L"に設定され、かつタイマーキャリー信号32,33,34の
論理レベルが“L"に設定された場合は、ゲート回路35,3
6,37は論理処理として論理和演算を行うように構成さ
れ、バス信号線38はワイヤードOR機能を果たすように接
続される。この場合、タイマー出力32,33,34の全てが
“L"のときに限り、ゲート回路35,36,37の出力データが
全て“L"になり、バス信号線38に“L"の信号が得られ
る。

第２図は、テストモード制御回路11の動作を説明するも
のである。テストモード制御信号13の状態を次々と変化
させることによって、次々とテストモード信号18、22、
19……を発生し、テストモードを制御する。例えば、テ
ストモード（１）のとき、テストモード信号18が出力さ
れ、セレクター回路23、24、39によって各タイマーの入
力クロックは共通のパルス信号へ切換えられる。

次に、第１図について、本例による回路の動作を説明す
る。

まず、データラッチ25、27、29にそれぞれ同一のデータ
“N"をセットして、タイマー回路26、28、30が同一分周
数となるようにプログラミングを行なう。そして次に、
テストモード信号18をテストモード制御信号13の操作で
出力し、共通のパルス信号14をセレクター回路23、24、
39に取込み、各タイマー回路26、28、30へ供給する。こ
こで、入力パルスとしてＮ個のクロックパルスを与える
と、すべてのタイマー回路から同時に所定の論理レベル
のキャリー信号が出て、バス信号線38に所定の論理レベ
ルの信号が出力される。

この際、仮にタイマー回路26、28、30のうちいずれか１
つでも動作異常があると、バス信号線38には信号が出力
されないので、不良の検出が容易に行なわれる。従っ
て、本例によるテスト回路は、複数のタイマー回路をテ
ストするに際し、共通のパルス信号の（クロック信号）
14を入力してゲート回路での論理処理を行ない、この出
力をバス信号線38で検知するだけで、タイマー回路の正
常、不正常がすぐに判別できるので、高速にして正確に
（少ない入力データで）テストを行なうことができる。
例えば、第３図に示した如き回路においては、従来のテ
スト法ではテストに５分間も要していたが、本実施例に
よれば20秒程度で済むことが確認されている。

なお、本例のテスト回路は、通常のタイマー回路構成
に、テストモード制御回路11、セレクター23、24及び3
9、ゲート回路35、36及び37を付加するのみでよく、第
１図中に一点鎖線で囲まれた範囲がIC化される領域であ
る。従って、テストの結果、タイマー回路が正常であ
り、使用に供される場合、共通のパルス信号14はなく、
通常動作としてタイマークロック信号15、16、17をセレ
クター23、24、39に入力せしめ、各タイマー回路26、2
8、30を夫々動作させることになる。

以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。

例えば、上述したテスト回路の構成、動作態様等は変更
してもよい。また、その適用対象も、上述した以外に
も、タイマー回路を有するものであれば広く適用可能で
ある。

ヘ．発明の作用効果以上説明したように、本発明のテスト回路によれば、複
数のタイマー回路をテストするに際し、共通のパルス信
号を選択して全てのタイマー回路に同時入力せしめ、そ
れら複数のタイマー回路の出力状態を論理的に処理し
て、全てのタイマー回路が正常にタイマーキャリー信号
を出力したか否かを検出するようにしたので、高速にし
て正確にしかも少ない入力データでタイマー回路全体の
正常、不正常を判定することができる。

【図面の簡単な説明】

第１図は本発明の実施例によるテスト回路の回路図、第
２図はテストモード制御回路の動作を示すタイミングチ
ャート、第３図はタイマー回路を有する機器の一部分の
回路図である。なお、図面に示す符号において、 11……テストモード制御回路 12……タイミング発生回路 13……テストモード制御信号 14……パルス信号 15、16、17……タイマークロック信号 18、19、20、21、22……テストモード信号 23、24、39……セレクター（入力信号切換回路） 25、27、29……データラッチ回路 26、28、30……タイマー回路 32、33、34……タイマーキャリー信号 35、36、37……ゲート回路 38……バス信号線である。

Claims

【特許請求の範囲】

【請求項１】入力するパルス信号のパルス数を計数し、
その計数値が設定値に達すると所定の論理レベルのタイ
マーキャリー信号を出力するように構成された複数のタ
イマー回路をテストするテスト回路において、前記複数のタイマー回路をテストするための所定のテス
トモードを設定するテストモード制御回路と、前記複数のタイマー回路の全てに対応する共通パルス信
号を発生するタイミング発生回路と、各々の前記タイマー回路にそれぞれ個別的に対応するパ
ルス信号と前記共通パルス信号とを入力し、前記所定の
テストモードが設定されたときは前記共通パルス信号を
選択して前記タイマー回路に与えるセレクタ回路と、前記複数のタイマー回路の出力端子に接続され、前記所
定のテストモードが設定されたときは前記複数のタイマ
ー回路の出力状態を論理的に処理して、前記複数のタイ
マー回路の全てが正常に前記タイマーキャリー信号を出
力したか否かを検出する論理回路と、を具備することを特徴とするテスト回路。
【請求項２】前記所定のテストモードのために前記複数
のタイマー回路における前記計数値の設定値を全て同一
の値に設定するようにした特許請求の範囲第１項に記載
のテスト回路。