JPH02181516A - カウンタのテスト回路 - Google Patents
カウンタのテスト回路Info
- Publication number
- JPH02181516A JPH02181516A JP64000112A JP11289A JPH02181516A JP H02181516 A JPH02181516 A JP H02181516A JP 64000112 A JP64000112 A JP 64000112A JP 11289 A JP11289 A JP 11289A JP H02181516 A JPH02181516 A JP H02181516A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- counters
- circuit
- bit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はゲートアレイ内のカウンタの動作をテストする
カウンタのテスト回路に関する。
カウンタのテスト回路に関する。
（従来の技術）
従来、ゲートアレイ内の例えば４ビツトのカウンタを４
個用いて構成される１６ビツトのカウンタ回路の動作テ
ストを行うと、最終段である第４段目のカウンタからキ
ャリィが出力されるのに、２１６１個分のクロック時間
がかかる。又、上記カウンタ回路に入力した全てのデー
タが反転するのに、２１５個分のクロック時間が必要で
あった。
個用いて構成される１６ビツトのカウンタ回路の動作テ
ストを行うと、最終段である第４段目のカウンタからキ
ャリィが出力されるのに、２１６１個分のクロック時間
がかかる。又、上記カウンタ回路に入力した全てのデー
タが反転するのに、２１５個分のクロック時間が必要で
あった。
従って、カウンタ回路のビット数が多くなればなるほど
、テスト結果を得るのに必要な時間が指数関数的に増大
し、テストに時間がかかり過ぎるという不都合があった
。
、テスト結果を得るのに必要な時間が指数関数的に増大
し、テストに時間がかかり過ぎるという不都合があった
。
（発明が解決しようとする課題）
従来、ゲートアレイ内のｍビットのカウンタを複数個用
いて構成されるｎビットのカウンタ回路の動作テストを
行う際に、前記カウンタ回路のビット数が大きくなれば
なる程、テストに時間がかかるという欠点があった。そ
こで、本発明は上記の欠点を除去するもので、ビット数
が大きいカウンタ回路のテスト時間を削減することがで
きるカウンタのテスト回路を提供することを目的として
いる。
いて構成されるｎビットのカウンタ回路の動作テストを
行う際に、前記カウンタ回路のビット数が大きくなれば
なる程、テストに時間がかかるという欠点があった。そ
こで、本発明は上記の欠点を除去するもので、ビット数
が大きいカウンタ回路のテスト時間を削減することがで
きるカウンタのテスト回路を提供することを目的として
いる。
［発明の構成］
（課題を解決するための手段）
本発明は、ｍビットのカウンタを複数個用いて構成され
るｎビットのカウンタ回路において、前段のカウンタの
カウント終了と共に出力されるキャリィ（“１パ）を次
段のカウンタに入力して次段のカウンタを順次起動する
経路か、又はカウンタを起動する信号を全カウンタに同
時に入力させて全カウンタを一斉に起動させる経路かの
いずれか一方を選択するモード切換手段と、各カウンタ
のカウント終了と共に出力される前記キャリィの論理積
をとる論理処理手段とを具備して成る構成を有している
。
るｎビットのカウンタ回路において、前段のカウンタの
カウント終了と共に出力されるキャリィ（“１パ）を次
段のカウンタに入力して次段のカウンタを順次起動する
経路か、又はカウンタを起動する信号を全カウンタに同
時に入力させて全カウンタを一斉に起動させる経路かの
いずれか一方を選択するモード切換手段と、各カウンタ
のカウント終了と共に出力される前記キャリィの論理積
をとる論理処理手段とを具備して成る構成を有している
。
（作用）
本発明のカウンタのテスト回路において、モード切換手
段はカウンタを起動する信号（“１″）を全カウンタに
同時に入力させて全カウンタを一斉に起動させる経路を
選択して、カウンタ回路をテストモードとする。これに
より、カウンタ回路を構成する各カウンタは別途ロード
された初期値を一斉にカウントし、カウント終了と共に
キャリィを論理処理手段に出力する。論理処理手段は各
カウンタのカウント終了と共に出力される前記キャリィ
の論理積をとる。この論理処理手段の処理結果が“１パ
であれば前記カウンタ回路の動作が正常であると判定さ
れる。
段はカウンタを起動する信号（“１″）を全カウンタに
同時に入力させて全カウンタを一斉に起動させる経路を
選択して、カウンタ回路をテストモードとする。これに
より、カウンタ回路を構成する各カウンタは別途ロード
された初期値を一斉にカウントし、カウント終了と共に
キャリィを論理処理手段に出力する。論理処理手段は各
カウンタのカウント終了と共に出力される前記キャリィ
の論理積をとる。この論理処理手段の処理結果が“１パ
であれば前記カウンタ回路の動作が正常であると判定さ
れる。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。図
は本発明のカウンタのテスト回路の一実施例を示したブ
ロック図である。１１〜１４は１６ビツトのカウンタ回
路を構成する４ビツトのカウンタ、２１〜２３は上記カ
ウンタ回路を通常モードかテストモードかのいずれかに
切換えるセレクタ、３はカウンタ１１〜１４から出力さ
れるキャリィ２０１〜２０４の論理積をとるアンドゲー
トである。なお、カウンタのテスト回路はセレクタ２１
〜２３とアンドゲート３が上記１６ビツトのカウンタ回
路に接続されることによって構成されている。
は本発明のカウンタのテスト回路の一実施例を示したブ
ロック図である。１１〜１４は１６ビツトのカウンタ回
路を構成する４ビツトのカウンタ、２１〜２３は上記カ
ウンタ回路を通常モードかテストモードかのいずれかに
切換えるセレクタ、３はカウンタ１１〜１４から出力さ
れるキャリィ２０１〜２０４の論理積をとるアンドゲー
トである。なお、カウンタのテスト回路はセレクタ２１
〜２３とアンドゲート３が上記１６ビツトのカウンタ回
路に接続されることによって構成されている。
次に本実施例の動作について説明する。カウンタ１１〜
１４のＣＫ端子にはクロック１００が入力され、各カウ
ンタはこのクロック１００によってカウント動作する。
１４のＣＫ端子にはクロック１００が入力され、各カウ
ンタはこのクロック１００によってカウント動作する。
セレクタ２１〜２３のＳＬ端子にはモード切換信号５０
が入力され、この信号５０が通常モードの信号であると
、セレクタ２１〜２３は端子Ｘ側の信号を選択して、こ
れを端子Ｚからカウンタの１２〜１４のＣＩ端子に出力
する。各カウンタにデータが図示されないロード信号に
よってロードされ、第１段目のカウンタ１１のＣＩ端子
に“１″の起動信号が与えられると、このカウンタ１１
が動作を開始する。このカウンタ１１がカウントを終了
すると、ＣＯ端子からキャリィ２０１（“１”）を出力
し、このキャリィ２０，１がセレクタ２１を介して次段
のカウンタ１２のＣＩ端子に入力され、これによりカウ
ンタ１２が動作を開始し、カウントを終了するとＣＯ端
子からキャリィ２０２を出力する。このキャリィ２０２
はセレクタ２２を介してカウンタ１３のＣＩ端子に入力
され、これによりカウンタ１３が動作を開始する。
が入力され、この信号５０が通常モードの信号であると
、セレクタ２１〜２３は端子Ｘ側の信号を選択して、こ
れを端子Ｚからカウンタの１２〜１４のＣＩ端子に出力
する。各カウンタにデータが図示されないロード信号に
よってロードされ、第１段目のカウンタ１１のＣＩ端子
に“１″の起動信号が与えられると、このカウンタ１１
が動作を開始する。このカウンタ１１がカウントを終了
すると、ＣＯ端子からキャリィ２０１（“１”）を出力
し、このキャリィ２０，１がセレクタ２１を介して次段
のカウンタ１２のＣＩ端子に入力され、これによりカウ
ンタ１２が動作を開始し、カウントを終了するとＣＯ端
子からキャリィ２０２を出力する。このキャリィ２０２
はセレクタ２２を介してカウンタ１３のＣＩ端子に入力
され、これによりカウンタ１３が動作を開始する。
以下同様で、最後に、カウンタ１４の動作が開始され、
このカウンタ１４の動作が終了すると、ＣＯ端子からキ
ャリィ２０４が出力されて１６ビツト全てのデータのカ
ウントが終了し、そのカウント結果が蚤カウンタから出
力された状態となる。その後、各カウンタは図示されな
いクリア信号によってクリアされて、初期状態に戻る。
このカウンタ１４の動作が終了すると、ＣＯ端子からキ
ャリィ２０４が出力されて１６ビツト全てのデータのカ
ウントが終了し、そのカウント結果が蚤カウンタから出
力された状態となる。その後、各カウンタは図示されな
いクリア信号によってクリアされて、初期状態に戻る。
次にセレクタ２１〜２３の端子ＳＬに入力されるモード
切換信号５０がテストモード信号である場合、セレクタ
２１〜２３は端子Ｙに入力される起動信号“１″を選択
して、これを端子Ｚからカウンタ１２〜１４のＣＩ端子
に出力するように切り換わる。このような状態で各カウ
ンタに初期値として零のデータがロードされた後、カウ
ンタ１１のＣＩ端子に“１″が、セレクタ２１〜２３の
Ｙ端子に゛１パが印加されると、カウンタ１１〜１４の
各ＣＩ端子に同時に“１パが入力されて、各カウンタは
一斉にカウント動作を開始する。各カウンタは各ＧＫ端
子から２４−１個分のクロツりが入力された所でカウン
トを終了し、各ＣＯ端子からキャリィく“１ ” ＞
２０１〜２０４が一斉にアンド回路３に出力される。従
って、アンド回路３は入力されるキャリィ２０１〜２０
４が全て“１″の場合のみ、その出力を“１″として、
カウンタ回路が正常に動作することを示す。
切換信号５０がテストモード信号である場合、セレクタ
２１〜２３は端子Ｙに入力される起動信号“１″を選択
して、これを端子Ｚからカウンタ１２〜１４のＣＩ端子
に出力するように切り換わる。このような状態で各カウ
ンタに初期値として零のデータがロードされた後、カウ
ンタ１１のＣＩ端子に“１″が、セレクタ２１〜２３の
Ｙ端子に゛１パが印加されると、カウンタ１１〜１４の
各ＣＩ端子に同時に“１パが入力されて、各カウンタは
一斉にカウント動作を開始する。各カウンタは各ＧＫ端
子から２４−１個分のクロツりが入力された所でカウン
トを終了し、各ＣＯ端子からキャリィく“１ ” ＞
２０１〜２０４が一斉にアンド回路３に出力される。従
って、アンド回路３は入力されるキャリィ２０１〜２０
４が全て“１″の場合のみ、その出力を“１″として、
カウンタ回路が正常に動作することを示す。
なお、キャリィ２０１〜２０４の中の少なくとも１つが
“Ｏ″の場合、アンド回路３の出力はＯ″のままであり
、カウンタ回路の動作が異常であることを示す。即ち、
アンド回路３の出力は１５クロツク目までは“Ｏ″でカ
ウンタ回路の正常を、“１″であるならばカウンタ回路
の異常を示し、１６クロツク目以降で“Ｏｐｔならばカ
ウンタ回路の異常を、“１″であるならばカウンタ回路
の正常を示すことになる。
“Ｏ″の場合、アンド回路３の出力はＯ″のままであり
、カウンタ回路の動作が異常であることを示す。即ち、
アンド回路３の出力は１５クロツク目までは“Ｏ″でカ
ウンタ回路の正常を、“１″であるならばカウンタ回路
の異常を示し、１６クロツク目以降で“Ｏｐｔならばカ
ウンタ回路の異常を、“１″であるならばカウンタ回路
の正常を示すことになる。
本実施例によれば、１６ビツトのカウンタ回路の正常／
異常のテストを２４−１個分のクロック時間にて行うこ
とができ、従来に比較してそのテスト時間を大幅に削減
することができる。なお、本発明をｍビットカウンタを
１個用にてｎビットのカウンタ回路に適用した場合、２
−１個分のクロック時間にて上記テストを行うことがで
き、上記実施例と同様の効果がある。
異常のテストを２４−１個分のクロック時間にて行うこ
とができ、従来に比較してそのテスト時間を大幅に削減
することができる。なお、本発明をｍビットカウンタを
１個用にてｎビットのカウンタ回路に適用した場合、２
−１個分のクロック時間にて上記テストを行うことがで
き、上記実施例と同様の効果がある。
［発明の効果コ
以上記述した如く本発明のカウンタのテスト回路によれ
ば、ビット数が大きいカウンタ回路のテスト時間を削減
することができる。
ば、ビット数が大きいカウンタ回路のテスト時間を削減
することができる。
図は本発明のカウンタのテスト回路の一実施例を示した
ブロック図である。 ’＋１．１２．１３．１４・・・カウンタ２１．２２，
２３・・・セレクタ ３・・・アンド回路 代理人 弁理士 則 近 憲 佑 同 山王 −
ブロック図である。 ’＋１．１２．１３．１４・・・カウンタ２１．２２，
２３・・・セレクタ ３・・・アンド回路 代理人 弁理士 則 近 憲 佑 同 山王 −
Claims (1)
- ｍビットのカウンタを複数個用いて構成されるｎビット
のカウンタ回路において、前段のカウンタのカウント終
了と共に出力されるキャリィ（“１”）を次段のカウン
タに入力して次段のカウンタを順次起動する経路か、又
はカウンタを起動する信号を全カウンタに同時に入力さ
せて全カウンタを一斉に起動させる経路かのいずれか一
方を選択するモード切換手段と、各カウンタのカウント
終了と共に出力される前記キャリィの論理積をとる論理
処理手段とを具備して成ることを特徴とするカウンタの
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000112A JPH02181516A (ja) | 1989-01-05 | 1989-01-05 | カウンタのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000112A JPH02181516A (ja) | 1989-01-05 | 1989-01-05 | カウンタのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181516A true JPH02181516A (ja) | 1990-07-16 |
Family
ID=11464982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000112A Pending JPH02181516A (ja) | 1989-01-05 | 1989-01-05 | カウンタのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181516A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130824A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | カウンタテスト回路 |
| JP2006098308A (ja) * | 2004-09-30 | 2006-04-13 | Yamaha Corp | 磁気測定装置 |
| JP2009071929A (ja) * | 2007-09-11 | 2009-04-02 | Ricoh Co Ltd | 回路システムおよび半導体装置 |
-
1989
- 1989-01-05 JP JP64000112A patent/JPH02181516A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130824A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | カウンタテスト回路 |
| JP2006098308A (ja) * | 2004-09-30 | 2006-04-13 | Yamaha Corp | 磁気測定装置 |
| JP2009071929A (ja) * | 2007-09-11 | 2009-04-02 | Ricoh Co Ltd | 回路システムおよび半導体装置 |
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