JPH0766040B2 - プログラマブルロジツクアレイ試験器 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は各種の論理回路を書込走査によつて簡単に作
ることができるプログラマブルロジツクアレイ試験器に
関する。

「従来技術」 本出願人は「特願昭52−145399号（特開昭54−78047
号）」によりプログラマブルロジツクアレイ試験器を提
案している。この先に提案した試験器の概要を第９図に
示す。第９図において１は被試験素子つまりプログラマ
ブルロジツクアレイ（以下FPLAと称す）を示す。２はこ
のFPLA1の入力端子INに試験パターンを与えるパターン
発生器、３はパターン発生器２からFPLA1に与えられて
いるパターン信号を取込んでそのパターン信号毎に全て
のプログラムターム毎の期待値を演算して求める期待値
演算器を示す。この期待値演算器３から得られる各期待
値を論理比較器４に与え、論理比較器４においてFPLA1
の出力端子OUTから得られる応答出力と期待値を比較
し、一致，不一致を判定して書込が正しく行なわれたか
否かを試験する構造となつている。

「発明が解決しようとしている問題点」 第９図に示した従来技術においてFPLA1の入力端子数を
ｎとすると入力端子INに与えるパターン信号の数は2ⁿと
なる。このため入力端子数ｎが大きくなるとパターン数
が多くなり、この点で試験時間が長くなる欠点がある。
また各パターン毎にFPLA1内のプログラムタームに対応
した期待値パターンを期待値演算器３（マイクロコンピ
ユータ）によつて演算して求めるため、その演算に時間
が掛り、この点でも時間が掛る欠点がある。

特にFPLAの大容量化に伴なつて最近ではプログラムター
ム数72,入力端子数ｎ＝24,内部フイードバツク数16ビツ
トのようなFPLAが作られるようになり、このようなFPLA
を従来の試験器によつて試験したとすると１ステツプの
試験を１マイクロ秒で行なつたとしても全プログラムタ
ームの状態を試験するのに約２年半近くの時間が必要と
なる。従つて容量の大きいFPLAを試験することは実用上
不可能である。

「問題点を解決するための手段」 この発明ではパターン発生及び期待値演算の一部を専用
回路によつて行なうように構成し、短時間に試験を終了
できるようにしたものである。

この発明による試験器の概略構造を第１図に示す。図中
１は試験を行なうFPLAを示す。FPLA1は周知のようにア
ンドアレイ1Aとオアアレイ1Bと、プログラムタームセレ
クタ1Cとを有し、アンドアレイ1Aから入力端子INが導出
され、オアアレイ1Bから出力端子OUTが導出される。

２はこの発明によるFPLA試験器を示す。この発明による
FPLA試験器２は書込時にFPLA1に書込んだデータを記憶
し、その書込データからFPLA1の応答出力つまり期待値
と、その期待値を出力するためのパターン信号を発生す
るパターン発生器３と、このパターン発生器３から出力
されるパターン信号が与えられ、そのパターン信号を基
に変形パターン信号を発生するパターン走査器４と、こ
のパターン走査器４を構成する２ビツトカウンタ4A,4B
〜4Nをチツプセレクトし、チツプセレクトしたときそれ
ぞれをカウンタとして動作させるチツプセレクタ５と、
パターン発生器３から期待値を取込むラツチ回路６と、
このラツチ回路６に取込んだ期待値とFPLA1から出力さ
れる応答出力とを比較する論理比較器７と、論理比較器
７の比較結果を表示する表示器８と、ラツチ回路６をイ
ネーブル及び非イネーブルに制御する条件信号記憶用シ
フトレジスタ９と、パターン走査器４を走査させるクロ
ツク源11とによつて構成することができる。

パターン発生器３はマイクロコンピユータによつて構成
することができ、書込時に記憶した書込データからパタ
ーン信号と、期待値パターンを出力することができる。
また各部の制御を行なう制御機としても動作する。

つまりパターン発生器３の他の制御機能としてFPLA1内
に設けられたプログラムタームセレクタ1Cに制御信号を
送り例えば72本のプログラムタームの中の一本を選択的
にイネーブル状態に制御することができる。この制御は
セレクタ1Cにモードセレクト信号MDを与え、このモード
セレクト信号MDによりプログラムタームセレクト状態に
切換える。プログラムタームセレクト状態において制御
パルスCPを与えることにより72本のプログラムタームが
一本ずつイネーブル状態に切換られる。このプログラム
タームセレクト機能はFPLAの書込を１プログラムターム
毎に分けて行なうことができるようにFPLAの製造会社に
おいて特に付加したものである。

この発明の特徴とする構造はパターン走査器４と、ラツ
チ回路６と、条件信号記憶用シフトレジスタ９とを設け
た点を特徴とするものである。

「簡単な動作説明」 つまりプログラムタームセレクタ1Cにおいて例えば第１
プログラムタームを選択すると共にその選択されたプロ
グラムタームと入力端子INとの間の接続状態（アンドア
レイ1Aのプログラム状態）に対応したパターン信号をパ
ターン発生器３から出力させ、このパターン信号をパタ
ーン走査器４を構成する２ビツトカウンタ4A〜4Nにプリ
セツトしラツチさせる。

一方このパターン信号を与えたとき、出力端子OUTから
出力される期待値パターンをパターン発生器３において
書込データから演算して求め、この期待値パターンをラ
ツチ回路６にラツチする。ラツチ回路６にラツチした期
待値パターンは論理比較器７に与え論理比較器７におい
てFPLA1の応答出力と期待値パターンとを比較する。こ
こで本願の特徴はパターン走査器４において２ビツトカ
ウンタ4A〜4Nを順次チツプセレクタ５によつて選択し、
選択した２ビツトカウンタ4A〜4Nを順次カウンタとして
動作させ、パターン信号を走査させるようにした点であ
る。このパターン走査により１本のプログラムタームと
入力線の各交点の状態を走査して試験することがてき
る。

パターン走査は例えば入力端子数が24,内部フイードバ
ツクが16ビツトの合計で入力数が40の場合20個の２ビツ
トカウンタをそれぞれ４カウントずつ計数させてパター
ン信号を走査させると一本のプログラムタームの状態を
試験するのに４カウント×20＝80カウントで済むことと
なる。プログラムタームが72本あつたとすると72×80＝
5760カウントで全ての試験を終了できる。１カウントを
１マイクロ秒とした場合試験時間は約６ミリ秒程度で済
むこととなる。実際はパターン発生器３において各プロ
グラムターム毎のプログラムに対応したパターン信号及
び期待値パターンを求めるため１回の試験に約0.6秒程
度掛る。現実にはFPLAに与える電源電圧を変えて３回繰
返して試験を行なつている。よつて１個のFPLAを約２秒
で試験することができる。このように試験時間を短時間
にできた理由は全てのパターン信号を演算により求めて
発生させるのではなく、パターン走査器４によつて初期
パターンからクロツクに同期してパターンを走査させる
構造としたからである。

「発明の更に詳細な説明」 この発明で試験対象とするFPLAの構造を第２図を用いて
説明する。第２図において1A,1B,1Cは第１図で説明した
のと同様にアンドアレイ，オアアレイプログラムターム
セレクタをそれだれ示す。アンドアレイ1Aは例えば72本
のプログラムタームY₀〜Y₇₁（積項線と呼ぶ場合もあ
る）と、80本の入力線X₀〜X₇₉が交叉するように配置形
成され、プログラムタームY₀〜Y₇₉と入力線X₀〜X₇₉を各
交点において接続するかしないかによりプログラムを書
込む。1Dはオアアレイドライバ群を示す。このドライバ
群1Dによつてアンドアレイ1AのプログラムタームY₀〜Y
₇₁の各電位を増幅してオアアレイ1Bの各プログラムター
ムに電位を伝達する。1E₁〜1E₂₀は２ビツトデコーダを
示す。この例では20個の２ビツトデコーダを用いた場合
を示す。２ビツトデコーダ1E₁〜1E₂₀の中の８個の２ビ
ツトデコーダ1E₁₃〜1E₂₀はレジスタ1Fに取出されるオア
アレイ1Bの応答出力を取込んで、この信号を内部帰還信
号として入力側に帰還するデコーダである。

1Gは出力バツフアを示し、レジスタ1Fと出力ラツチ回路
1Hにオアアレイ1Bの出力を与える動作を行なう。出力ラ
ツチ回路1Hにラツチした内容は出力端子O₀〜O₁₅に取出
すことができる。

尚レジスタ1Fはクロツク端子CKにクロツク信号を与える
ことによりレジスタ1F取込んだ内部帰還信号を端子JOUT
から直列信号として取出すことができる。また入力端子
JINに外部から直列信号を与えクロツク信号で駆動する
ことにより外部からレジスタ1Fにデータを書込むことが
できる構造となつている。

アンドアレイ1Aは例えば第３図に示すように72本のプロ
グラムタームY₀〜Y₇₁と、80本の入力線X₀〜X₇₉と、プロ
グラムタームY₀〜Y₇₁と入力線X₀〜X₇₉の各交点に接続し
た半導体セルＱによつて構成される。オアアレイ1Bは72
本のプログラムタームY₀〜Y₇₁と48本の出力線Z₀〜Z
₄₇と、各交点に接続した半導体素子Ｑとによつて構成さ
れる。半導体素子Ｑは書込により接続状態にプログラム
すると第４図に示すようにダイオードＤに変化する。

書込は第５図に示すような直列信号によつて一点ずつ行
なわれる。つまり、プログラムタームY₀〜Y₇₁を順次選
択し、その各プログラムタームY₀〜Y₇₁に書込むデータA
₀〜A₇₁により書込を行なう。図では「１」を書込むデー
タとしている。

次に２ビツトデコーダ1E₁〜1E₂₀について説明する。２
ビツトデコーダ1E₁〜1E₂₀はそれぞれ２本の入力端子と
４つの出力端子を有し、４つの出力端子を入力線X₀〜X₃
に接続する。図中黒丸を付した部分をプログラムポイン
トと称し、入力線とプログラムタームを接続した状態を
示す。

デコーダ1Eは入力信号ＡとＢを（L,L）（H,L）（L,H）
（H,H）の順に変化させた場合入力線X₀〜X₃に第７図に
示すような信号を与える。入力線X₀〜X₃に与えられる信
号は第７図に示すようにＬ論理が順次移動することが解
る。この移動によつて入力線X₀〜X₃とプログラムターム
の交点を走査して状態を調べることができ、この動作を
ここではパターン走査と称している。

第６図に示したプログラムタームY₀は入力線X₀〜X₃に対
し接続点を全く持たない。このためデコーダ1Eの出力が
どのように変化してもつまり入力線X₀〜X₃の中のどの線
にＬ論理を与えてもプログラムタームY₀は常にアクテブ
状態に保持される。この結果入力信号ＡとＢに関係なく
オアアレイ1Bの出力線Z₀〜Z₄（この例では出力線を５本
で示している）にオアアレイ1BBにプログラムした通り
の出力信号H,H,H,L,Hが出力される。このような設定状
態をドントケアと呼んでいる。

プログラムタームY₁は入力線X₀に対してだけ接続点を持
つている。この状態では入力信号ＡとＢをL,Lとした場
合に入力線X₀がＬ論理となる。よつてこのときオアアレ
イ1Bの出力線Z₀〜Z₄は全てＬ論理となり、Ａ＋Ｂ＝Ｏが
成立する。入力信号ＡとＢがその他の状態では入力線X₀
はＨ論理に保持されるため、出力線Z₀〜Z₄にはオアアレ
イ1Bにプログラムした通りのH,L,H,H,L（プログラムタ
ームがアクティブのときオアアレイ1Bの接続点にＨ論理
が出力される）が出力される。つまりプログラムターム
Y₁はＡ＋Ｂの論理回路（オア回路）を構成している。

プログラムタームY₂の場合は入力線X₁だけに接続点を有
する。よつてＡ＝L,B＝ＨのときはプログラムタームY₂
は非アクテイブとなりオアアレイ1Bの出力は全てＬとな
る。その他の入力に対しては出力線Z₀〜Z₄にプログラム
した通りの信号H,L,L,L,Hが出力される。つまりプログ
ラムタームY₂は＋Ｂの論理回路即ち一方が反転入力端
子とされたオア回路を構成している。

このようにして各プログラムタームY₀〜Y₁₅は第６図の
右側の欄に列記した論理式で表わされる論理回路を構成
している。

「実施例」 ここまでの説明を理解した上で第８図に示す実施例を説
明する。

第８図において第１図と対応する部分に同一符号を付し
て示す。パターン走査器４は20個の２ビツトカウンタN
o.1〜No.20によつて構成される。20個の２ビツトカウン
タの中でNo.1〜No.12までの２ビツトカウンタの出力端
子をFPLA1の入力端子I₀,I₁〜I₂₂,I₂₃に直接接続する。
またNo.13〜No.20までの２ビツトカウンタの出力端子は
16ビツトのシフトレジスタ12に並列信号で入力し、シフ
トレジスタ12をクロツク信号P₁によつて駆動することに
より２ビツトカウンタ４から入力したパターン信号をFP
LA1に内蔵したレジスタ1Fに転送し２ビツトデコーダ1E
₁₃〜1E₂₀の入力信号として与える。

パターン走査器４には先ず例えばプログラムタームY₀に
プログラムしたデータがプログラムタームY₀をアクテブ
状態に保つためのパターン信号を与える。つまりプログ
ラムタームY₀との間に接続点がある入力線にＬ論理を出
力しない条件を満すパターン信号をパターン発生器３に
おいて書込データから算出して求め、そのパターン信号
をパターン走査器４を介してFPLA1の入力端子に与え
る。

パターン走査器４に初期パターン信号をラツチするのと
同時にパターン走査器４を構成する２ビツトカウンタの
No.1をチツプセレクタ５によつて選択しカウンタとして
動作させる。２ビツトカウンタNo.1がカウンタとして動
作するとき例えば入力端子I₀とI₁に入力信号A,Bとして
（L,L）（L,H）（H,L）（H,H）の順に信号が与えられ、
入力線に与えられるＬ論理の位置が漸次移動し、入力線
とプログラムタームY₀の各交点が接続されているか否か
を試験する。カウンタNo.1が４進して初期状態に戻ると
No.2のビツトカウンタがセレクトされてカウンタとして
動作する。このようにして各２ビツトカウンタが順次チ
ツプセレクトされてクロツクを計数動作することにより
その計数出力を２ビツトデコーダ1E₁〜1E₂₀に与えプロ
グラムタームY₀と交叉する入力線が書込データ通りプロ
グラムタームY₀と接続されているか否かを試験する。

ここでパターン走査中にパターン走査器４から出力され
るパターン信号に応じてプログラムタームY₀がアクテイ
ブの状態と非アクテイブの状態に変化する。つまり第６
図で説明したように接続点を持つ入力線に２ビツトデコ
ーダがＬ論理を与える状態ではプログラムタームY₀が非
アクテイブとなりオアアレイ1Bの出力は全てＬ論理とな
る。その他の状態つまりプログラムタームY₀がアクテイ
ブ状態のときはオアアレイ1Bはオアアレイ1Bにプログラ
ムした通りの応答信号を出力する。このためラツチ回路
6Aにパターン発生器３からプログラムタームY₀と交互す
るオアアレイ1Bにプログラムしたデータつまり期待値を
送給してラツチさせ、このラツチ回路6Aにラツチした期
待値とオアアレイ1Bから出力される応答出力とを論理比
較器7Aで比較する。

ここでパターン走査器４のパターン走査と連動してパタ
ーン信号により今選択しているプログラムタームY₀が非
アクテイブの状態になる条件信号（この条件信号は第５
図に示した書込データと一致している）をレジスタ９に
取込んでおき、この条件信号をラツチ回路6Aのイネーブ
ル端子Ｅに与え、接続点にＬ論理信号が与えられプログ
ラムタームY₀が非アクテイブになる条件のとき条件信号
によつてラツチ回路6Aを非イネーブル状態に制御し出力
を全てＬ論理に転換し、オアアレイ1Bから出力されるオ
ールＬ論理の応答出力と一致させるようにしている。

またレジスタ6BにはFPLA1に内蔵したレジスタ1Fに取込
む応答出力に対応した期待値をパターン発生器３から転
送ラツチしている。パターン信号を一ステツプ走査させ
る毎にレジスタ1Fに取込んだ応答出力を読出し、この読
出した応答出力とレジスタ6Bに取込んだ期待値とを比較
器7Bで比較し、一致，不一致を表示器８に表示させる。

レジスタ6Bのイネーブル端子Ｅにもレジスタ９からプロ
グラムタームY₀が非アクテイブとなる条件信号を与え、
プログラムタームが非アクテイブとなるときレジスタ6B
の出力を全てＬ論理にし、レジスタ1Fの出力と一致させ
るようにしている。

レジスタ９から出力される条件信号は例えばパターン発
生器３からレジスタ９に設けたランダムアクセスメモリ
9Aに転送し、このランダムアクセスメモリ9Aに取込んだ
条件信号をアドレスカウンタ13によつて例えば４ビツト
ずつ並列信号として読出し、その読出した条件信号を並
列−直列変換器9Bによつて直列信号に変換し、その直列
信号に変換された条件信号をラツチ回路6Aとレジスタ6B
のイネーブル端子に供給する。

「効 果」 上述したようにこの発明によればプログラムタームセレ
クタICによつてプログラムタームY₀〜Y₇₁を１本ずつ選
択し、その選択されたプログラムタームをアクテイブ状
態にする条件を持つパターン信号をパターン走査器４に
初期設定し、その状態からパターン走査器４を構成する
20個の２ビツトカウンタをNo.1からNo.20までを選択し
てそれぞれを計数動作させてパターンを走査し、この走
査によりプログラムタームと交叉する入力線X₀〜X₇₉の
各交点の状態を書込条件と一致するか否かを試験する。

従つてこの発明ではプログラムタームを１本ずつ試験す
るものであるからプログラムタームの本数と入力線X₀〜
X₇₉の本数の積で決まる交点の数だけパターン信号を発
生させ論理比較を行なえばよいため、試験のステツプ数
を大幅に少なくできる。

つまり従来のようにプログラムタームを１本ずつ分離し
ない試験方法を採るときは比較試験の回数は入力線の数
を80本とした場合2⁸⁰となる。これに対しこの発明によ
ればプログラムタームの本数を72,入力線の本数を80と
した場合72×80＝5760回比較動作を行なえばよいためこ
の点で試験時間を大幅に短縮することができる。

またこの発明によればパターン発生器３は各プログラム
タームY₀〜Y₇₁に書込んだデータからパターン信号を求
め、そのパターン信号を基にパターン走査器４がパター
ン走査する構造としたからFPLA1に与えるパターン信号
の走査速度を高速度に選定できこの点でも試験時間を短
かくできる。

またパターン発生器３はプログラムタームの本数分だけ
パターン信号を求める動作を行なえばよいから演算によ
つて発生させるパターン信号の数を大幅に少なくするこ
とができる。この結果パターンを求める演算に多少時間
が掛つたとしても、その影響は小さい。

【図面の簡単な説明】

第１図はこの発明の概要を説明するためのブロツク図、
第２図は大容量FPLAの内部構造を説明するためのブロツ
ク図、第３図は大容量FPLAの内部構造の更に細部構造を
説明するための接続図、第４図はプログラム前とプログ
ラム後の状態を説明するための接続図、第５図は書込デ
ータを説明するための図、第６図はFPLAに内蔵した２ビ
ツトデコーダの構造及びアンドアレイ，オアアレイの構
造を説明するための接続図、第７図は２ビツトデコーダ
の動作を説明するための論理値を説明するための図、第
８図はこの発明の更に詳細な実施例を示すブロツク図、
第９図は従来のFPLA試験器を説明するためのブロツク図
である。 1:FPLA、1A:アンドアレイ、1B:オアアレイ、1C:プログ
ラムタームセレクタ、1D:オアアレイドライバ、1E₁〜1E
₂₀:2ビツトデコーダ、1F:レジスタ、1G:出力バツフア、
1H:出力ラツチ、Z:この発明によるFPLA試験器、3:パタ
ーン発生器、4:パターン走査器、5:チツプセレクタ、6:
ラツチ回路、7:論理比較器、8:表示器、9:条件信号記憶
用レジスタ、11:クロツク源。

Claims (1)

【特許請求の範囲】
1. 【請求項１】A.2ビットの単位入力端子と、この単位入
   力端子に入力される入力信号を２ビットより大きい数の
   ビット信号に変換するデコーダと、このデコーダの出力
   側に接続された複数の単位入力線と、この単位入力線と
   交叉して設けられた複数本のプログラムタームと、上記
   単位入力線と上記プログラムタームとの各交叉点に設け
   られ各単位入力線と各プログラムタームとの間を導通及
   び非導通の状態にプログラムされる半導体素子と、各プ
   ログラムタームと交叉して設けられた複数本の出力線
   と、この各出力線と上記各プログラムタームとの交叉点
   に設けられ、これら各出力線と各プログラムタームとの
   間を導通、非導通の状態にプログラムする半導体素子
   と、上記プログラムタームを１本毎にイネーブル状態に
   制御するプログラムタームセレクタとを具備し、上記単
   位入力端子及びデコーダ、単位入力線が複数単位設けら
   れて構成されるプログラマブルロジックアレイを被試験
   素子として試験する試験器において、 B.上記被試験素子に設けられたプログラムタームセレク
   タにイネーブル制御信号を与え、被試験素子に存在する
   複数本のプログラムタームを１本毎にイネーブル状態に
   制御する動作及び各プログラムタームがイネーブル状態
   に制御される毎にこのイネーブル状態にあるプログラム
   タームと単位入力線との間を導通状態にプログラムした
   書込データから、導通状態にプログラムした入力線にＬ
   論理を与えることなくこのプログラムタームをアクテブ
   状態にする初期パターン信号を算出して出力する動作及
   び被試験素子に与えるパターン信号から被試験素子が出
   力する応答出力を算出し、この算出値を期待値として出
   力する動作を行うパターン発生器と、 C.このパターン発生器から出力された初期パターン信号
   をラッチし、被試験素子の入力端子にこの初期パターン
   信号を与えると共に、上記単位入力線毎に分割して各入
   力線に順次Ｌ論理を与える走査を行うパターン走査器
   と、 D.上記被試験素子の上記出力線から出力される応答出力
   と上記パターン発生器から出力される期待値とを比較
   し、被試験素子の良否を判定する論理比較器と、 を設けて構成したことを特徴とするプログラマブルロジ
   ックアレイ試験器。