JPH0766341B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0766341B2 JPH0766341B2 JP2292236A JP29223690A JPH0766341B2 JP H0766341 B2 JPH0766341 B2 JP H0766341B2 JP 2292236 A JP2292236 A JP 2292236A JP 29223690 A JP29223690 A JP 29223690A JP H0766341 B2 JPH0766341 B2 JP H0766341B2
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- register
- latch
- clock
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/10—Distribution of clock signals, e.g. skew
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- Test And Diagnosis Of Digital Computers (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明の論理回路に関するものであり、より詳細にい
えば、該回路内の多数ビット・レジスタを通してデータ
のクロック操作をするためのクロック操作装置を含んで
なる論理回路に関するものである。
えば、該回路内の多数ビット・レジスタを通してデータ
のクロック操作をするためのクロック操作装置を含んで
なる論理回路に関するものである。
B.従来の技術およびその課題 同期式の相補型金属酸化物半導体（CMOS）論理回路は、
通常、レベル・センシティブ・スキャン・デザイン（LS
SD）技術に従って設計されている。これらのLSSD回路は
Ｃクロック信号およびＢクロック信号の組み合わせに応
答するものである。該Ｃクロック信号およびＢクロック
信号はオーバラップするものではない。より詳細にいえ
ば、それらは 同−周波数のものではあるが、LSSDについて必要とされ
ることは、該２個の信号の活動（active）周期が一致し
ないということである。論理回路内のレジスタはLSSD技
術に従って設計されたものであり、シフト・レジスタ・
ラッチ（SRLs）のアレイによって構成されている。１個
のSRLを構成するものは、Ｃクロック信号に応答する第
１のラッチ、および、Ｂクロック信号に応答する第２の
ラッチである。Ｃクロック信号が真（true）であるとき
には、１個の入力データ・ビットが第１のラッチに蓄積
される。Ｂクロック信号が真であるときには、該入力デ
ータ・ビットが第１のラッチから通されて、第２のラッ
チに蓄積される。説明の目的のために、また、この発明
の重要な局面に対して、データ・ビットを蓄積すること
によってラッチがクロック信号に応答するプロセスを、
これからはクロック操作（clocking）として参照するこ
とにする。
通常、レベル・センシティブ・スキャン・デザイン（LS
SD）技術に従って設計されている。これらのLSSD回路は
Ｃクロック信号およびＢクロック信号の組み合わせに応
答するものである。該Ｃクロック信号およびＢクロック
信号はオーバラップするものではない。より詳細にいえ
ば、それらは 同−周波数のものではあるが、LSSDについて必要とされ
ることは、該２個の信号の活動（active）周期が一致し
ないということである。論理回路内のレジスタはLSSD技
術に従って設計されたものであり、シフト・レジスタ・
ラッチ（SRLs）のアレイによって構成されている。１個
のSRLを構成するものは、Ｃクロック信号に応答する第
１のラッチ、および、Ｂクロック信号に応答する第２の
ラッチである。Ｃクロック信号が真（true）であるとき
には、１個の入力データ・ビットが第１のラッチに蓄積
される。Ｂクロック信号が真であるときには、該入力デ
ータ・ビットが第１のラッチから通されて、第２のラッ
チに蓄積される。説明の目的のために、また、この発明
の重要な局面に対して、データ・ビットを蓄積すること
によってラッチがクロック信号に応答するプロセスを、
これからはクロック操作（clocking）として参照するこ
とにする。
多くの同期式の論理回路には多くの多数ビット・レジス
タが含まれており、従って、数千個ものSRLsが含まれる
ことになる。１枚のシリコン基板の上にCMOSデバイスを
集積させることにより、このような論理回路が製造され
るときには、電力消費に関する問題が起きてくる可能性
がある。CMOSデバイスからなる論理ゲートは、その論理
状態の間での過渡的な変移の間に多くの電力が消費され
る。この電力は熱として消散される。従って、多くのCM
OS SRLsによって消費される電力、クロック・サイクル
毎のスイッチングは、論理回路によって消散される熱に
ついて重大な影響をおよぼす。このような熱の消散のた
めに、適当なヒートシンク（heatsinking）特性を有す
る材料を、論理回路を包み込むためのパッケージ材料と
して選択するような制約を受けるが、このような材料は
利用可能な最も安価な材料ということではない。従っ
て、デバイスの集積化を更に高めること、および、クロ
ック速度（rate）を更に速めることの要求があることか
ら、チップ上でのプロセスのための電力を増大させるた
めに、CMOSデバイス技術に関連する電力消費を節減させ
るための方法を調査する必要性が生じてきている。
タが含まれており、従って、数千個ものSRLsが含まれる
ことになる。１枚のシリコン基板の上にCMOSデバイスを
集積させることにより、このような論理回路が製造され
るときには、電力消費に関する問題が起きてくる可能性
がある。CMOSデバイスからなる論理ゲートは、その論理
状態の間での過渡的な変移の間に多くの電力が消費され
る。この電力は熱として消散される。従って、多くのCM
OS SRLsによって消費される電力、クロック・サイクル
毎のスイッチングは、論理回路によって消散される熱に
ついて重大な影響をおよぼす。このような熱の消散のた
めに、適当なヒートシンク（heatsinking）特性を有す
る材料を、論理回路を包み込むためのパッケージ材料と
して選択するような制約を受けるが、このような材料は
利用可能な最も安価な材料ということではない。従っ
て、デバイスの集積化を更に高めること、および、クロ
ック速度（rate）を更に速めることの要求があることか
ら、チップ上でのプロセスのための電力を増大させるた
めに、CMOSデバイス技術に関連する電力消費を節減させ
るための方法を調査する必要性が生じてきている。
ある種の同期的な論理回路には、“セット・アップ（se
t−up）”パラメータのような、従属的なデータ・グル
ープを蓄積するためのレジスタが含まれている。論理回
路の正常な動作の間は、このようなデータ・グループは
希にしか修正されない。このようなデータ・グループが
変化すると、該データ・グループに関連しているアドレ
ス・ワードを、該論理回路内の組み合わせ論理で発生さ
せることができる。該アドレス・ワードは該組み合わせ
論理によって更にデコードすることができて、I/Oアド
レス・ラインにおいて真（true）の状態を生成させる
が、そうでないときには偽（false）を維持する。同様
な態様において、その他のI/Oアドレス・ラインを、該
同期的な論理回路における他のレジスタに蓄積されてい
る他のデータ・グルーブに関連させることができる。一
つのこのような既知の同期的な論理回路の設計において
は、ある１個の抑止ゲートが、ある１個の従属的なデー
タ・グループを蓄積している全レジスタに対応してい
る。関連のI/Oアドレス・ラインが真ではない限り、こ
の抑止ゲートによって、第１のラッチからのクロック操
作からのＣクロック信号が防止される。当該技術におい
ては、このような機能はゲート操作機能として参照され
る。この装置の有する利点としては、Ｃクロックの抑止
を用いることによりアドレス操作論理の複雑性を減少さ
せることにあり、このために、論理回路における組み合
わせ論理のコストを減少させることにある。更に、Ｃク
ロックの抑止によれば、該論理回路によって消費される
電力にある程度の節減ももたらされる。しかしながら、
ある特定のレジスタに対するＣクロック信号の禁止がで
きるときには、対応のI/Oアドレス・ラインが偽である
ことから、Ｂクロック信号は第２のラッチに対するクロ
ック操作を継続しており、これによって不要な電力消費
が生じることになる。
t−up）”パラメータのような、従属的なデータ・グル
ープを蓄積するためのレジスタが含まれている。論理回
路の正常な動作の間は、このようなデータ・グループは
希にしか修正されない。このようなデータ・グループが
変化すると、該データ・グループに関連しているアドレ
ス・ワードを、該論理回路内の組み合わせ論理で発生さ
せることができる。該アドレス・ワードは該組み合わせ
論理によって更にデコードすることができて、I/Oアド
レス・ラインにおいて真（true）の状態を生成させる
が、そうでないときには偽（false）を維持する。同様
な態様において、その他のI/Oアドレス・ラインを、該
同期的な論理回路における他のレジスタに蓄積されてい
る他のデータ・グルーブに関連させることができる。一
つのこのような既知の同期的な論理回路の設計において
は、ある１個の抑止ゲートが、ある１個の従属的なデー
タ・グループを蓄積している全レジスタに対応してい
る。関連のI/Oアドレス・ラインが真ではない限り、こ
の抑止ゲートによって、第１のラッチからのクロック操
作からのＣクロック信号が防止される。当該技術におい
ては、このような機能はゲート操作機能として参照され
る。この装置の有する利点としては、Ｃクロックの抑止
を用いることによりアドレス操作論理の複雑性を減少さ
せることにあり、このために、論理回路における組み合
わせ論理のコストを減少させることにある。更に、Ｃク
ロックの抑止によれば、該論理回路によって消費される
電力にある程度の節減ももたらされる。しかしながら、
ある特定のレジスタに対するＣクロック信号の禁止がで
きるときには、対応のI/Oアドレス・ラインが偽である
ことから、Ｂクロック信号は第２のラッチに対するクロ
ック操作を継続しており、これによって不要な電力消費
が生じることになる。
C.課題を解決するための手段 従って、この発明の目的は、同期式のCMOS論理回路によ
って消費される電力を最小にするためのクロック構成を
提供することにある。
って消費される電力を最小にするためのクロック構成を
提供することにある。
この発明によってここに提案される論理回路は複数個の
レジスタを含んでなるものであり；各レジスタは、第１
のクロック信号に応答して該レジスタに対するデータの
クロック操作をする第１のレジスタ・ラッチ、第２のク
ロック信号に応答してレジスタからのデータのクロック
操作をする第２のレジスタ・ラッチ、および、レジスタ
に対するデータのアドレス操作のためのアドレス論理と
該アドレス論理に応答して該レジスタに対する該第１の
クロック信号を禁止するための抑止論理とを含んでなる
組み合わせ論理（combinatorial logic）を備えてお
り、該論理回路は、該アドレス論理および該第１のクロ
ック信号に集合的に応答して、該レジスタに対する該第
２のクロック信号を禁止するための第２の抑止論理を更
に含んでなるものである。
レジスタを含んでなるものであり；各レジスタは、第１
のクロック信号に応答して該レジスタに対するデータの
クロック操作をする第１のレジスタ・ラッチ、第２のク
ロック信号に応答してレジスタからのデータのクロック
操作をする第２のレジスタ・ラッチ、および、レジスタ
に対するデータのアドレス操作のためのアドレス論理と
該アドレス論理に応答して該レジスタに対する該第１の
クロック信号を禁止するための抑止論理とを含んでなる
組み合わせ論理（combinatorial logic）を備えてお
り、該論理回路は、該アドレス論理および該第１のクロ
ック信号に集合的に応答して、該レジスタに対する該第
２のクロック信号を禁止するための第２の抑止論理を更
に含んでなるものである。
この発明による論理回路の有する利点は第２のゲート操
作の機能を提供することにあり、第１のクロック信号に
対して依然として応答している第２のクロック信号に適
用可能なものである。そして、この手段によれば、蓄積
されているデータが変更されようとするときに、任意の
レジスタに対するデータが受け入れられるだけである。
そこで、論理回路において第２のラッチによって受けら
れるクロック変移の数を減少することができる。このよ
うな第１のクロック信号入力は第１のゲート操作の機能
に従うものであることから、CMOS論理回路によって消費
される電力を更に減少させるため機構が提供される。
作の機能を提供することにあり、第１のクロック信号に
対して依然として応答している第２のクロック信号に適
用可能なものである。そして、この手段によれば、蓄積
されているデータが変更されようとするときに、任意の
レジスタに対するデータが受け入れられるだけである。
そこで、論理回路において第２のラッチによって受けら
れるクロック変移の数を減少することができる。このよ
うな第１のクロック信号入力は第１のゲート操作の機能
に従うものであることから、CMOS論理回路によって消費
される電力を更に減少させるため機構が提供される。
D.実施例 この発明は、１枚のシリコン基板上の（例えばCMOSデバ
イス）の超大規模集積（VLSI）によって実現される論理
を処理するために広く適用可能なものである。第４図に
示されている一般的な論理回路は、このような論理を処
理することの象徴的な例示図である。従って、その背景
的な情報のために、この一般的な論理回路についての説
明をするが、これにはこの発明による論理の例を含ませ
ることができる。この一般的な論理回路を構成するもの
は、データ蓄積のための多数ビット・レジスタ・ブロッ
ク３、および、データ処理のための組み合わせ論理ネッ
トワーク４である。該多数ビット・レジスタ・ブロック
は、フィードバック・データ１を蓄積するための分離し
たレジスタから構成されている。前記のフィードバック
・データは、クロック発生器５によって生成されるオー
バラップなしのクロックによる刺激に応答して、多数ビ
ットLSSDレジスタ・ブロックを通して、組み合わせ論理
に至るようにされる。このような刺激および付加的な入
力データ６の結果として、フィードバック・データおよ
び出力８からのデータの双方がリフレッシュ（更新）さ
れる。
イス）の超大規模集積（VLSI）によって実現される論理
を処理するために広く適用可能なものである。第４図に
示されている一般的な論理回路は、このような論理を処
理することの象徴的な例示図である。従って、その背景
的な情報のために、この一般的な論理回路についての説
明をするが、これにはこの発明による論理の例を含ませ
ることができる。この一般的な論理回路を構成するもの
は、データ蓄積のための多数ビット・レジスタ・ブロッ
ク３、および、データ処理のための組み合わせ論理ネッ
トワーク４である。該多数ビット・レジスタ・ブロック
は、フィードバック・データ１を蓄積するための分離し
たレジスタから構成されている。前記のフィードバック
・データは、クロック発生器５によって生成されるオー
バラップなしのクロックによる刺激に応答して、多数ビ
ットLSSDレジスタ・ブロックを通して、組み合わせ論理
に至るようにされる。このような刺激および付加的な入
力データ６の結果として、フィードバック・データおよ
び出力８からのデータの双方がリフレッシュ（更新）さ
れる。
次に、この発明によって配列されるLSSDレジスタの構成
について、第１図を参照しながら説明する。このレジス
タを構成するものは、論理回路に関連したデータ・グル
ープを蓄積するための分離したレジスタである。例え
ば、レジスタ30はデータ・グループＡを蓄積するために
使用される。データ・グループＡのデータ・ビットA1は
SRLラッチ36に蓄積されている。アドレス・ラインCaも
真である間に生じるＣクロック信号37が真の状態である
ことに応答して、SRLアレイ36の第１のラッチ31にはデ
ータ・ビットA1がロードされる。アドレス・ラインCaが
偽であるときには、レジスタにおける第１のラッチをＣ
クロック信号でクロック操作することが、ANDゲート33
によって防止される。該レジスタにはコントロール・ラ
ッチ34も含まれており、Ｃクロック信号における真の状
態に応答してアドレス・ラインCaの状態がロードされ
る。遅延したアドレス・ラインＣ′ａも真である間に生
じるＢクロック信号38が真の状態であることに応答し
て、SRLアレイ36の第２のラッチ32にはデータ・ビットA
1がロードされる。遅延したアドレス・ラインＣ′ａの
状態は、コントロール・ラッチの内容によって特定され
る。遅延したアドレス・ラインＣ′ａが偽であるときに
は、レジスタにおける第２のラッチをＢクロック信号で
クロック操作することが、ANDゲート35によって防止さ
れる。より詳細にいえば、Ｂクロック信号における真の
状態の間、該遅延したアドレス・ラインＣ′ａの状態
は、Ｃクロック信号の直前の真の状態の間のアドレス・
ラインCaの状態と同じである。従って、“ルック・アヘ
ッド（look ahead）”式のクロック構成が付与され、レ
ジスタを先にクロック操作するＣクロック信号に応答し
て、Ｂクロック信号だけが該レジスタをクロック操作す
る。次いで、このレジスタは、アドレス・ラインCaを真
の状態にスイッチすることによって可能にされる。
について、第１図を参照しながら説明する。このレジス
タを構成するものは、論理回路に関連したデータ・グル
ープを蓄積するための分離したレジスタである。例え
ば、レジスタ30はデータ・グループＡを蓄積するために
使用される。データ・グループＡのデータ・ビットA1は
SRLラッチ36に蓄積されている。アドレス・ラインCaも
真である間に生じるＣクロック信号37が真の状態である
ことに応答して、SRLアレイ36の第１のラッチ31にはデ
ータ・ビットA1がロードされる。アドレス・ラインCaが
偽であるときには、レジスタにおける第１のラッチをＣ
クロック信号でクロック操作することが、ANDゲート33
によって防止される。該レジスタにはコントロール・ラ
ッチ34も含まれており、Ｃクロック信号における真の状
態に応答してアドレス・ラインCaの状態がロードされ
る。遅延したアドレス・ラインＣ′ａも真である間に生
じるＢクロック信号38が真の状態であることに応答し
て、SRLアレイ36の第２のラッチ32にはデータ・ビットA
1がロードされる。遅延したアドレス・ラインＣ′ａの
状態は、コントロール・ラッチの内容によって特定され
る。遅延したアドレス・ラインＣ′ａが偽であるときに
は、レジスタにおける第２のラッチをＢクロック信号で
クロック操作することが、ANDゲート35によって防止さ
れる。より詳細にいえば、Ｂクロック信号における真の
状態の間、該遅延したアドレス・ラインＣ′ａの状態
は、Ｃクロック信号の直前の真の状態の間のアドレス・
ラインCaの状態と同じである。従って、“ルック・アヘ
ッド（look ahead）”式のクロック構成が付与され、レ
ジスタを先にクロック操作するＣクロック信号に応答し
て、Ｂクロック信号だけが該レジスタをクロック操作す
る。次いで、このレジスタは、アドレス・ラインCaを真
の状態にスイッチすることによって可能にされる。
第１図を参照することで認められることは、論理回路で
必要なだけ多くのレジスタにおいて、この“ルック・ア
ヘッド（look ahead）”式のクロック構成を実現できる
ということである。例えば、この第１図において、デー
タ・グループＢを蓄積するための他のレジスタ39は、デ
ータ・グループＡを蓄積するためのレジスタ30と同様な
トポロジーを有している。しかしながら、データ・グル
ヒプＢの場合には、ＣおよびＢクロック信号は、アドレ
ス・ラインCbの状態に従って、レジスタ39のクロック操
作をする。従って、この発明によれば、このようなアド
レス・ラインは、Ｃクロック信号が加えられるレジスタ
を選択することに加えて、Ｂクロック信号が加えられる
レジスタを選択することができる。これに続けて、“ル
ック・アヘッド（look ahead）”式のクロック構成によ
れば、論理回路内のレジスタが従うクロック変移の数を
相当に減少することができる。その電力減少の程度は、
アドレス・ラインが真であるＢクロック・サイクルの数
の依存している。アドレス・ラインが真であるときの方
が偽であるときよりは多いときには、その電力減少の程
度はこれに従って小さくなる。従って、この発明が特に
適用可能なものは、その正常な動作の間に余り変化しな
い“セット・アップ（set−up）”パラメータを蓄積す
るための、多くのレジスタを含んでなる論理回路であ
る。
必要なだけ多くのレジスタにおいて、この“ルック・ア
ヘッド（look ahead）”式のクロック構成を実現できる
ということである。例えば、この第１図において、デー
タ・グループＢを蓄積するための他のレジスタ39は、デ
ータ・グループＡを蓄積するためのレジスタ30と同様な
トポロジーを有している。しかしながら、データ・グル
ヒプＢの場合には、ＣおよびＢクロック信号は、アドレ
ス・ラインCbの状態に従って、レジスタ39のクロック操
作をする。従って、この発明によれば、このようなアド
レス・ラインは、Ｃクロック信号が加えられるレジスタ
を選択することに加えて、Ｂクロック信号が加えられる
レジスタを選択することができる。これに続けて、“ル
ック・アヘッド（look ahead）”式のクロック構成によ
れば、論理回路内のレジスタが従うクロック変移の数を
相当に減少することができる。その電力減少の程度は、
アドレス・ラインが真であるＢクロック・サイクルの数
の依存している。アドレス・ラインが真であるときの方
が偽であるときよりは多いときには、その電力減少の程
度はこれに従って小さくなる。従って、この発明が特に
適用可能なものは、その正常な動作の間に余り変化しな
い“セット・アップ（set−up）”パラメータを蓄積す
るための、多くのレジスタを含んでなる論理回路であ
る。
この発明の他の例によれば、他のLSSDレジスタの構成が
第２図に示されている。このレジスタの構成のものは、
前文で説明されたと同様の“ルック・アヘッド（look a
head）”式のクロック機能を有している。しかしなが
ら、この場合においては、代替的な“ルック・アヘッド
（look ahead）”式のクロック構成が用いられている。
次に、この代替的な“ルック・アヘッド（look ahea
d）”式のクロック構成について第２図を参照しながら
説明するが、ここに、レジスタ50は、先行の例における
説明で用いられたような、データ・グループＡを蓄積す
るためのものである。データ・ビットA1はSRL 54に蓄積
されている。アドレス・ラインCaおよびI/O書き込みラ
インW53が真である周期の間に生じる、Ｃクロック信号
における真の状態に応答して、SRL 54の第１のラッチ55
にデータ・ビットA1がロードされる。I/O書き込みライ
ンW53およびアドレス・ラインCaが同時に真であるとき
を除いて、ANDゲート56は、レジスタ50における第１の
ラッチをＣクロック信号でクロック操作をすることを防
止する。遅延したI/O書き込みラインＷ′も真である間
に生じるＢクロック信号が真の状態であることに応答し
て、SRLアレイ54の第２のラッチ57にはデータ・ビットA
1がロードされる。「遅延したI/O書き込みラインＷ′の
状態はI/O書き込みラッチ52の内容によって特定され
る。」このラッチ52には、Ｃクロック信号における真の
状態に応答して、I/O書き込みラインＷの状態がロード
される。遅延したI/O書き込みラインＷ′が偽であると
きには、ANDゲート58は、レジスタ50における第２のラ
ッチをＢクロック信号でクロック操作することを防止す
る。ANDゲート58およびI/O書き込みラッチで実施される
“ルック・アヘッド（look ahead）”式のクロック機能
は、レジスタ50のクロック操作をＢクロック信号で防止
するだけではなく、レジスタ51のクロック操作も防止す
る。このレジスタ51はデータ・グルーブＢを蓄積するた
めのものであって、Ｃクロック信号における真の状態の
間で、アドレス・ラインCbが真であるときにのみ、デー
タ・グループＢを蓄積することができる。この構成にお
いては、単一のコントロール・ラッチ、単一のANDゲー
トおよび単一の付加的なI/O書き込みビットの付加を介
して、“ルック・アヘッド（look ahead）”式のクロッ
ク機能を、論理回路において必要なだけの多くのレジス
タで実施することができる。これと対照的に、前文で説
明されたこの発明の例においては、各レジスタに対し
て、分離したラッチおよびANDゲートからなる、個別の
Ｂクロック抑止論理が割り当てられた。従って、この文
で説明されたこの発明の例は、その実施における複雑性
が少なくされている。この構成によって付与される電力
節減の程度は、I/O書き込みビットが真であるＢクロッ
ク・サイクルの数に依存している。レジスタに蓄積され
たデータに変化が示されたときには、I/O書き込みピッ
トが真である。I/O書き込みビットが真であるときの方
が、それが偽であるときよりも多ければ、電力節減の程
度はそれに従って小さくなる。しかしながら、前文で述
べたように、その正常な動作の間には余り変化しない
“セット・アップ（set−up）”パラメータを蓄積する
ための、多くのレジスタを備えた論理回路においては、
このような状況が生じることは殆どない。
第２図に示されている。このレジスタの構成のものは、
前文で説明されたと同様の“ルック・アヘッド（look a
head）”式のクロック機能を有している。しかしなが
ら、この場合においては、代替的な“ルック・アヘッド
（look ahead）”式のクロック構成が用いられている。
次に、この代替的な“ルック・アヘッド（look ahea
d）”式のクロック構成について第２図を参照しながら
説明するが、ここに、レジスタ50は、先行の例における
説明で用いられたような、データ・グループＡを蓄積す
るためのものである。データ・ビットA1はSRL 54に蓄積
されている。アドレス・ラインCaおよびI/O書き込みラ
インW53が真である周期の間に生じる、Ｃクロック信号
における真の状態に応答して、SRL 54の第１のラッチ55
にデータ・ビットA1がロードされる。I/O書き込みライ
ンW53およびアドレス・ラインCaが同時に真であるとき
を除いて、ANDゲート56は、レジスタ50における第１の
ラッチをＣクロック信号でクロック操作をすることを防
止する。遅延したI/O書き込みラインＷ′も真である間
に生じるＢクロック信号が真の状態であることに応答し
て、SRLアレイ54の第２のラッチ57にはデータ・ビットA
1がロードされる。「遅延したI/O書き込みラインＷ′の
状態はI/O書き込みラッチ52の内容によって特定され
る。」このラッチ52には、Ｃクロック信号における真の
状態に応答して、I/O書き込みラインＷの状態がロード
される。遅延したI/O書き込みラインＷ′が偽であると
きには、ANDゲート58は、レジスタ50における第２のラ
ッチをＢクロック信号でクロック操作することを防止す
る。ANDゲート58およびI/O書き込みラッチで実施される
“ルック・アヘッド（look ahead）”式のクロック機能
は、レジスタ50のクロック操作をＢクロック信号で防止
するだけではなく、レジスタ51のクロック操作も防止す
る。このレジスタ51はデータ・グルーブＢを蓄積するた
めのものであって、Ｃクロック信号における真の状態の
間で、アドレス・ラインCbが真であるときにのみ、デー
タ・グループＢを蓄積することができる。この構成にお
いては、単一のコントロール・ラッチ、単一のANDゲー
トおよび単一の付加的なI/O書き込みビットの付加を介
して、“ルック・アヘッド（look ahead）”式のクロッ
ク機能を、論理回路において必要なだけの多くのレジス
タで実施することができる。これと対照的に、前文で説
明されたこの発明の例においては、各レジスタに対し
て、分離したラッチおよびANDゲートからなる、個別の
Ｂクロック抑止論理が割り当てられた。従って、この文
で説明されたこの発明の例は、その実施における複雑性
が少なくされている。この構成によって付与される電力
節減の程度は、I/O書き込みビットが真であるＢクロッ
ク・サイクルの数に依存している。レジスタに蓄積され
たデータに変化が示されたときには、I/O書き込みピッ
トが真である。I/O書き込みビットが真であるときの方
が、それが偽であるときよりも多ければ、電力節減の程
度はそれに従って小さくなる。しかしながら、前文で述
べたように、その正常な動作の間には余り変化しない
“セット・アップ（set−up）”パラメータを蓄積する
ための、多くのレジスタを備えた論理回路においては、
このような状況が生じることは殆どない。
第３図におけるクロック信号のタイミング図には、第２
図および第３図に示されたレジスタ構成に対するクロッ
ク操作のための、Ｃクロック信号71とＢクロック信号70
との間の移送関係が例示されている。相互結合されたCM
OSデバイスで得られる論理回路に含まれている寄生イン
ピーダンスにより信号の遅延が生じる。このような遅延
は、スプリアス信号が論理回路を通して伝播される原因
になる。従って、他のクロック信号が偽に保持されてい
る間、ある１個のクロック信号の各真の状態72の後で、
“固定的な（settling）”インタバルt1を定めることが
必要である。
図および第３図に示されたレジスタ構成に対するクロッ
ク操作のための、Ｃクロック信号71とＢクロック信号70
との間の移送関係が例示されている。相互結合されたCM
OSデバイスで得られる論理回路に含まれている寄生イン
ピーダンスにより信号の遅延が生じる。このような遅延
は、スプリアス信号が論理回路を通して伝播される原因
になる。従って、他のクロック信号が偽に保持されてい
る間、ある１個のクロック信号の各真の状態72の後で、
“固定的な（settling）”インタバルt1を定めることが
必要である。
この発明を例示する目的のために、前述されたレジスタ
構成のものは、LSSDレジスタ・ラッチから構成されてい
る。そして、各ラッチはCMOSデバイスの超大規模集積に
よって構成されている。しかしながら、この発明はこの
ような論理回路に対する適用には限定されないことが認
められよう。この発明は、次のような任意の論理回路に
適用できることは明らかである。即ち、オーバラップさ
なれいクロック信号のセットに応じてデータの処理がな
され、また、このようなクロック信号の過渡的な存在周
期の間にパワーが消散するような、任意の論理回路に適
用できることは明らかである。
構成のものは、LSSDレジスタ・ラッチから構成されてい
る。そして、各ラッチはCMOSデバイスの超大規模集積に
よって構成されている。しかしながら、この発明はこの
ような論理回路に対する適用には限定されないことが認
められよう。この発明は、次のような任意の論理回路に
適用できることは明らかである。即ち、オーバラップさ
なれいクロック信号のセットに応じてデータの処理がな
され、また、このようなクロック信号の過渡的な存在周
期の間にパワーが消散するような、任意の論理回路に適
用できることは明らかである。
E.発明の効果 本発明により、同期式のCMOS論理回路によって消費され
る電力を最小にするためのクロック構成が提供される。
る電力を最小にするためのクロック構成が提供される。
第１図は、論理回路のためのLSSDレジスタ構成を示すブ
ロック図である。 第２図は、論理回路のための他のLSSDレジスタ構成を示
すブロック図である。 第３図は、LSSD構成に関連したＣクロック信号とＢクロ
ック信号との間のタイミング関係を例示する図である。 第４図は、LSSD構成を備えた一般的な論理回路を示すブ
ロック図である。 30:レジスタ 31、34:第１のレジスタ・ラッチ 33:（第１の）抑止論理 34、35:第２の抑止論理 37:第１のクロック信号 38:第２のクロック信号。
ロック図である。 第２図は、論理回路のための他のLSSDレジスタ構成を示
すブロック図である。 第３図は、LSSD構成に関連したＣクロック信号とＢクロ
ック信号との間のタイミング関係を例示する図である。 第４図は、LSSD構成を備えた一般的な論理回路を示すブ
ロック図である。 30:レジスタ 31、34:第１のレジスタ・ラッチ 33:（第１の）抑止論理 34、35:第２の抑止論理 37:第１のクロック信号 38:第２のクロック信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キイース・ロバート・バラクロー イギリス国ハンプシヤー、ラムズイ、クパ ーンハン・クロス２番地（シヨートラン ズ) (56)参考文献 特開 昭62−49451（ＪＰ，Ａ)
Claims (7)
- 【請求項１】オン状態がオーバラップしない第１クロッ
ク信号および第２クロック信号と第１アドレス信号によ
って動作する論理回路であって、 各々がデータ入力とデータ出力とクロック入力とを有す
る第１レジスタ・ラッチ（31）および第２レジスタ・ラ
ッチ（32）を有する第１レジスタであって、前記第１レ
ジスタ・ラッチのデータ出力と前記第２レジスタ・ラッ
チのデータ入力とが結合されている第１レジスタ（36）
と、 前記第１アドレス信号が入力される第１入力と、前記第
１クロック信号が入力される第２入力と、前記第１レジ
スタ・ラッチのクロック入力に結合された出力とを有す
る第１論理ゲート（33）と、 前記第１アドレス信号が入力される第１データ入力と、
前記第１クロック信号が入力される第１クロック入力
と、データ出力とを有する第１コントロール・ラッチ
（34）と、前記第１コントロール・ラッチのデータ出力
に結合された第１入力と、前記第２クロック信号が入力
される第２入力と、前記第２レジスタ・ラッチのクロッ
ク入力に結合された出力とを有する第２論理ゲート（3
5）と、 を有する論理回路。 - 【請求項２】各々がデータ入力とデータ出力とクロック
入力とを有する第３レジスタ・ラッチおよび第４レジス
タ・ラッチを有する第２レジスタであって、前記第３レ
ジスタ・ラッチのデータ出力と前記第４レジスタ・ラッ
チのデータ入力とが結合されている第２レジスタと、 第２アドレス信号が入力される第１入力と、前記第１ク
ロック信号が入力される第２入力と、前記第３レジスタ
・ラッチのクロック入力に結合された出力とを有する第
３論理ゲートと、 前記第２アドレス信号が入力される第１データ入力と、
前記第１クロック信号が入力される第１クロック入力
と、データ出力とを有する第２コントロール・ラッチ
と、 前記第２コントロール・ラッチのデータ出力に結合され
た第１入力と、前記第２クロック信号が入力される第２
入力と、前記第４レジスタ・ラッチのクロック入力に結
合された出力とを有する第４論理ゲートと、 を有することを特徴とする請求項１記載の論理回路。 - 【請求項３】オン状態がオーバラップしない第１クロッ
ク信号および第２クロック信号と第１アドレス信号とコ
ントロール信号によって動作する論理回路であって、 各々がデータ入力とデータ出力とクロック入力とを有す
る第１レジスタ・ラッチ（55）および第２レジスタ・ラ
ッチ（57）を有する第１レジスタであって、前記第１レ
ジスタ・ラッチのデータ出力と前記第２レジスタ・ラッ
チのデータ入力とが結合されている第１レジスタ（54）
と、 前記第１アドレス信号が入力される第１入力と、前記第
１クロック信号が入力される第２入力と、前記コントロ
ール信号が入力される第３入力と、前記第１レジスタ・
ラッチのクロック入力に結合された出力とを有する第１
論理ゲートと、 前記コントロール信号が入力される第１データ入力と、
前記第１クロック信号が入力される第１クロック入力
と、データ出力とを有する第１コントロール・ラッチ
（52）と、前記第１コントロール・ラッチのデータ出力
に結合された第１入力と、前記第２クロック信号が入力
される第２入力と、前記第２レジスタ・ラッチのクロッ
ク入力に結合された出力とを有する第２論理ゲート（5
8）と、 を有する論理回路。 - 【請求項４】各々がデータ入力とデータ出力とクロック
入力とを有する第３レジスタ・ラッチおよび第４レジス
タ・ラッチを有する第２レジスタであって、前記第３レ
ジスタ・ラッチのデータ出力と前記第４レジスタ・ラッ
チのデータ入力とが結合されている第２レジスタと、 第２アドレス信号が入力される第１入力と、前記第１ク
ロック信号が入力される第２入力と、前記コントロール
信号が入力される第３入力と、前記第３レジスタ・ラッ
チのクロック入力に結合された出力とを有する第３論理
ゲートと、 を有することを特徴とする請求項３記載の論理回路。 - 【請求項５】前記第２レジスタ・ラッチのデータ出力と
前記第１レジスタ・ラッチのデータ入力との間に結合さ
れた組合せ論理ネットワーク（４）を有することを特徴
とする請求項１または請求項３記載の論理回路。 - 【請求項６】前記第２レジスタ・ラッチのデータ出力と
前記第１レジスタ・ラッチのデータ入力との間に結合さ
れた第１組合せ論理ネットワークと、 前記第４レジスタ・ラッチのデータ出力と前記第３レジ
スタ・ラッチのデータ入力との間に結合された第２組合
せ論理ネットワークと、 を有することを特徴とする請求項２または請求項４記載
の論理回路。 - 【請求項７】第１クロック信号および第２クロック信号
を発生するクロック発生器（５）を有することを特徴と
する請求項１〜請求項６記載の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89312532A EP0429728B1 (en) | 1989-11-30 | 1989-11-30 | Logic circuit |
| EP89312532.8 | 1989-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181099A JPH03181099A (ja) | 1991-08-07 |
| JPH0766341B2 true JPH0766341B2 (ja) | 1995-07-19 |
Family
ID=8202867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292236A Expired - Lifetime JPH0766341B2 (ja) | 1989-11-30 | 1990-10-31 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157286A (ja) |
| EP (1) | EP0429728B1 (ja) |
| JP (1) | JPH0766341B2 (ja) |
| DE (1) | DE68916249T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235600A (en) * | 1991-03-21 | 1993-08-10 | Amdahl Corporation | Scannable system with addressable clock suppress elements |
| JP2744724B2 (ja) * | 1991-10-03 | 1998-04-28 | シャープ株式会社 | データフロー型システムにおけるパケット収集回路 |
| US5444404A (en) * | 1994-03-03 | 1995-08-22 | Vlsi Technology, Inc. | Scan flip-flop with power saving feature |
| JP2005518699A (ja) * | 2002-02-21 | 2005-06-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低減された基板バウンスを有する集積回路 |
| US20080005634A1 (en) * | 2006-06-29 | 2008-01-03 | Grise Gary D | Scan chain circuitry that enables scan testing at functional clock speed |
| CN103454577A (zh) * | 2012-05-31 | 2013-12-18 | 国际商业机器公司 | 扫描链结构和扫描链诊断的方法和设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555433A (en) * | 1968-02-26 | 1971-01-12 | Rca Corp | Bidirectional shift register |
| US4627085A (en) * | 1984-06-29 | 1986-12-02 | Applied Micro Circuits Corporation | Flip-flop control circuit |
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| US4780874A (en) * | 1987-04-20 | 1988-10-25 | Tandem Computers Incorporated | Diagnostic apparatus for a data processing system |
| US4775653A (en) * | 1987-04-28 | 1988-10-04 | Vista Chemical Company | Alkoxylation process using calcium based catalysts |
| US4961013A (en) * | 1989-10-18 | 1990-10-02 | Hewlett-Packard Company | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer |
-
1989
- 1989-11-30 EP EP89312532A patent/EP0429728B1/en not_active Expired - Lifetime
- 1989-11-30 DE DE68916249T patent/DE68916249T2/de not_active Expired - Fee Related
-
1990
- 1990-02-23 US US07/484,144 patent/US5157286A/en not_active Expired - Fee Related
- 1990-10-31 JP JP2292236A patent/JPH0766341B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0429728A1 (en) | 1991-06-05 |
| US5157286A (en) | 1992-10-20 |
| DE68916249T2 (de) | 1995-05-24 |
| JPH03181099A (ja) | 1991-08-07 |
| DE68916249D1 (de) | 1994-07-21 |
| EP0429728B1 (en) | 1994-06-15 |
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