JPH03181099A - 論理回路 - Google Patents
論理回路Info
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- JPH03181099A JPH03181099A JP2292236A JP29223690A JPH03181099A JP H03181099 A JPH03181099 A JP H03181099A JP 2292236 A JP2292236 A JP 2292236A JP 29223690 A JP29223690 A JP 29223690A JP H03181099 A JPH03181099 A JP H03181099A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Tests Of Electronic Circuits (AREA)
- Power Sources (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明の論理回路に関するものであり、より詳細にい
えば、該回路内の多数ビット・レジスタを通してデータ
のクロック操作をするためのクロック操作装置を含んで
なる論理回路に関するものである。
えば、該回路内の多数ビット・レジスタを通してデータ
のクロック操作をするためのクロック操作装置を含んで
なる論理回路に関するものである。
Ｂ、従来の技術およびその課題
同１０１式の相補型金属酸化物半導体（０ＭＯ５）論理
回路ハ、通常、レベル・センシティブ・スキャン・デザ
イン（ＬＳＳＤ ）技術に従って設計されている。
回路ハ、通常、レベル・センシティブ・スキャン・デザ
イン（ＬＳＳＤ ）技術に従って設計されている。
これらのＬＳＳＤ回路はＣクロック信号およびＢクロッ
ク信号の組み合わせに応答するものである。該Ｃクロッ
ク信号わよびＢクロック信号はオーバラップするもので
はない。より詳細にいえば、それらは 同一周波数のものではあるが、ＬＳＳＤについて必要と
されることは、該２個の信号の活動（ａｃｔｉｖｅ）周
期が一致しないということである。論理回路内のレジス
タはＬＳＳＤ技術に従って設計されたものであり、シフ
ト・レジスタ・ラッチ（ＳＲＬｓ）のアレイによって構
成されている。１個のＳＲＬを構成するものは、Ｃクロ
ック信号に応答する第１のラッチ、および、Ｂクロック
信号に応答する第２のラッチである。Ｃクロック信号が
真（ｔｒｕｅ）であるときには、１個の入力データ・ビ
ットが第１のラッチに蓄積される。Ｂクロック信号が真
であるときには、該入力データ・ビットが第１のラッチ
から通されて、第２のラッチに蓄積される。説明の目的
のために、また、この発明の重要な局面に対して、デー
タ・ビットを蓄積することによってラッチがクロック信
号に応答するプロセスを、これからはクロック操作（ｃ
ｌｏｃｋｉｎｇ）として参照することにする。
ク信号の組み合わせに応答するものである。該Ｃクロッ
ク信号わよびＢクロック信号はオーバラップするもので
はない。より詳細にいえば、それらは 同一周波数のものではあるが、ＬＳＳＤについて必要と
されることは、該２個の信号の活動（ａｃｔｉｖｅ）周
期が一致しないということである。論理回路内のレジス
タはＬＳＳＤ技術に従って設計されたものであり、シフ
ト・レジスタ・ラッチ（ＳＲＬｓ）のアレイによって構
成されている。１個のＳＲＬを構成するものは、Ｃクロ
ック信号に応答する第１のラッチ、および、Ｂクロック
信号に応答する第２のラッチである。Ｃクロック信号が
真（ｔｒｕｅ）であるときには、１個の入力データ・ビ
ットが第１のラッチに蓄積される。Ｂクロック信号が真
であるときには、該入力データ・ビットが第１のラッチ
から通されて、第２のラッチに蓄積される。説明の目的
のために、また、この発明の重要な局面に対して、デー
タ・ビットを蓄積することによってラッチがクロック信
号に応答するプロセスを、これからはクロック操作（ｃ
ｌｏｃｋｉｎｇ）として参照することにする。
多くの同期式の論理回路には多くの多数ビット・レジス
タが含まれており、従って、数十個もの５ＲＬｓが含ま
れることになる。１枚のシリコン基板の上にＣＭＯＳデ
バイスを集口１ｔさせることにより、このような論理回
路が製逍されるときには、電力消費に関する問題が起き
てくる可能仙がある。ＣＭＯＳデバイスからなる論ｒ１
１１ゲートは、その論理状態の間での過渡的゛な変移の
間に多くの電力が消費される。この電力は熱として／ｌ
ｌｆｔ＆される。従って、多くの０ＭＯ５５ＲＬｓによ
って消費される電力、クロック・サイクル毎のスイッチ
ングは、論理回路によって消散される熱について重大な
影響をおよぼす。
タが含まれており、従って、数十個もの５ＲＬｓが含ま
れることになる。１枚のシリコン基板の上にＣＭＯＳデ
バイスを集口１ｔさせることにより、このような論理回
路が製逍されるときには、電力消費に関する問題が起き
てくる可能仙がある。ＣＭＯＳデバイスからなる論ｒ１
１１ゲートは、その論理状態の間での過渡的゛な変移の
間に多くの電力が消費される。この電力は熱として／ｌ
ｌｆｔ＆される。従って、多くの０ＭＯ５５ＲＬｓによ
って消費される電力、クロック・サイクル毎のスイッチ
ングは、論理回路によって消散される熱について重大な
影響をおよぼす。
このような貼の消散のために、適当なヒートシンク（ｈ
ｅａｔｓｌｎｋｌｎｇ）特性を有する材料を、論理回路
を包み込むためのパッケージ材料として選択するような
制約を受けるが、このような材料は利用可能な最も安価
な材料ということではない。従って、デバイスの集積化
を更、に高めること、および、クロック速度（ｒａｔｅ
）を更に速めることの要求があることから、チップ上で
のプロセスのための電力を増大させるために、ＣＭＯＳ
デバイス技術に関連する電力消費を節減させるための方
法を調査する必要性が生じてきている。
ｅａｔｓｌｎｋｌｎｇ）特性を有する材料を、論理回路
を包み込むためのパッケージ材料として選択するような
制約を受けるが、このような材料は利用可能な最も安価
な材料ということではない。従って、デバイスの集積化
を更、に高めること、および、クロック速度（ｒａｔｅ
）を更に速めることの要求があることから、チップ上で
のプロセスのための電力を増大させるために、ＣＭＯＳ
デバイス技術に関連する電力消費を節減させるための方
法を調査する必要性が生じてきている。
ある種の同期的な論理回路には、“セット・アップ（ｓ
ｅｔ−ｕｐ） ”パラメータのような、従属的なデータ
・グループを蓄積するためのレジスタが含まれている。
ｅｔ−ｕｐ） ”パラメータのような、従属的なデータ
・グループを蓄積するためのレジスタが含まれている。
論理回路の正常な動作の間は、このようなデータ・グル
ープは希にしか修正されない。
ープは希にしか修正されない。
このようなデータ・グループが変化すると、該データ・
グループに関連しているアドレス・ワードを、該論理回
路内の組み合わせ論理で発生させることができる。該ア
ドレス・ワードは該組み合わせ論理によって更にデコー
ドすることができて、Ｉ１０アドレス・ラインにおいて
真（ｔｒｕｅ）の状態を生成させるが、そうでないとき
には偽（ｆａｌｓｅ）を維持する。同様な態様において
、その他のＩ１０アドレス・ラインを、該同期的な論理
回路における他のレジスタに蓄積されている他のデータ
・グループに開運させることができる。一つのこのよう
な既知の同期的な論理回路の設計においては、ある１個
の抑止ゲートが、ある１個の従属的なデータ・グループ
を蓄積している全レジスタに対応している。関連のＩ１
０アドレス・ラインが真ではない限り、この抑止ゲート
によって、第１のラッチからのクロック操作からのＣク
ロック信号が防止される。当該技術においては、このよ
うな機能はゲート操作機能として参照される。この装置
の有する利点としては、Ｃクロックの抑止を用いること
によりアドレス操作論理の複雑性を減少させることにあ
り、このために、論理回路における組み合わせ論理のコ
ストを減少させることにある。更に、Ｃクロックの抑止
によれば、該論理回路によってｉ’ｌ’ｌ費される電力
にある桟度の節減ももたらされる。しかしながら、ある
特定のレジスタに対するＣクロック信号の禁止ができる
ときには、対応のＩ１０アドレス・ラインが偽であるこ
とから、Ｂクロック信号は第２のラッチに対するクロッ
ク操作を継続しており、これによって不要な電力消費が
生じることになる。
グループに関連しているアドレス・ワードを、該論理回
路内の組み合わせ論理で発生させることができる。該ア
ドレス・ワードは該組み合わせ論理によって更にデコー
ドすることができて、Ｉ１０アドレス・ラインにおいて
真（ｔｒｕｅ）の状態を生成させるが、そうでないとき
には偽（ｆａｌｓｅ）を維持する。同様な態様において
、その他のＩ１０アドレス・ラインを、該同期的な論理
回路における他のレジスタに蓄積されている他のデータ
・グループに開運させることができる。一つのこのよう
な既知の同期的な論理回路の設計においては、ある１個
の抑止ゲートが、ある１個の従属的なデータ・グループ
を蓄積している全レジスタに対応している。関連のＩ１
０アドレス・ラインが真ではない限り、この抑止ゲート
によって、第１のラッチからのクロック操作からのＣク
ロック信号が防止される。当該技術においては、このよ
うな機能はゲート操作機能として参照される。この装置
の有する利点としては、Ｃクロックの抑止を用いること
によりアドレス操作論理の複雑性を減少させることにあ
り、このために、論理回路における組み合わせ論理のコ
ストを減少させることにある。更に、Ｃクロックの抑止
によれば、該論理回路によってｉ’ｌ’ｌ費される電力
にある桟度の節減ももたらされる。しかしながら、ある
特定のレジスタに対するＣクロック信号の禁止ができる
ときには、対応のＩ１０アドレス・ラインが偽であるこ
とから、Ｂクロック信号は第２のラッチに対するクロッ
ク操作を継続しており、これによって不要な電力消費が
生じることになる。
Ｃ０課題を解決するための手段
従って、この発明の目的は、同期式のＣＭＯＳ論理回路
によって消費される電力を最小にするためのクロック構
成を提供することにある。
によって消費される電力を最小にするためのクロック構
成を提供することにある。
この発明によってここに提案される論理回路は複数個の
レジスタを含んでなるものであり；各レジスタは、第１
のクロック信号に応答して該レジスタに対するデータの
クロック操作をする第１のレジスタ・ラッチ、第２のク
ロック信号に応答してレジスタからのデータのクロック
操作をする第２のレジスタ・ラッチ、および、レジスタ
に対するデータのアドレス操作のためのアドレス論理と
該アドレス論理に応答して該レジスタに対する該第１の
クロック信号を禁止するための抑止論理とを含んでなる
組み合わせ論理（ｃｏｍｂｌｎａｔｏｒｌａｌ ｌ。
レジスタを含んでなるものであり；各レジスタは、第１
のクロック信号に応答して該レジスタに対するデータの
クロック操作をする第１のレジスタ・ラッチ、第２のク
ロック信号に応答してレジスタからのデータのクロック
操作をする第２のレジスタ・ラッチ、および、レジスタ
に対するデータのアドレス操作のためのアドレス論理と
該アドレス論理に応答して該レジスタに対する該第１の
クロック信号を禁止するための抑止論理とを含んでなる
組み合わせ論理（ｃｏｍｂｌｎａｔｏｒｌａｌ ｌ。
ｇｉｃ）を備えており、該論理回路は、該アドレス論理
および該第１のクロック信号に集合的に応答して、該レ
ジスタに対する該第２のクロック信号を楚止するための
第２の抑止論理を更に含んでなるものである。
および該第１のクロック信号に集合的に応答して、該レ
ジスタに対する該第２のクロック信号を楚止するための
第２の抑止論理を更に含んでなるものである。
この発明による論理回路の有する利点は第２のゲート操
作の機能を堤イ」１することにあり、第１のクロック信
号に対して依然として応答している第２のクロック信号
に適用可能なものである。そして、この手段によれば、
蓄積されているデータが変更されようとするときに、イ
モ意のレジスタに対するデータが受け入れられるだけで
ある。そこで、論理回路において第２のラッチによって
受けられるクロック変移の数を減少することができる。
作の機能を堤イ」１することにあり、第１のクロック信
号に対して依然として応答している第２のクロック信号
に適用可能なものである。そして、この手段によれば、
蓄積されているデータが変更されようとするときに、イ
モ意のレジスタに対するデータが受け入れられるだけで
ある。そこで、論理回路において第２のラッチによって
受けられるクロック変移の数を減少することができる。
このような第１のクロック信号入力は第１のゲート操作
の機能に従うものであることから、ＣＭＯ５論理回路に
よって泪費される電力を史に減少させるための機構が提
供される。
の機能に従うものであることから、ＣＭＯ５論理回路に
よって泪費される電力を史に減少させるための機構が提
供される。
Ｄ、実施例
この発明は、１枚のシリコン基板上の（例えばＣＭＯＳ
デバイス）の超大規模集積（ＶＬＳ Ｉ ）によって実
現される論理を処理するために広く適用可能なものであ
る。第４図に示されている一般的な論理回路は、このよ
うな論理を処理することの象徴的な例示図である。従っ
て、その背景的な情報のために、この一般的な論理回路
についての説明をするが、これにはこの発明による論理
の例を含ませることができる。この一般的な論理回路を
構成するものは、データ蓄積のための多数ビット・レジ
スタ・ブロック３、および、データ処理のための組み合
わせ論理ネットワーク４である。該多数ビット・レジス
タ・ブロックは、フィードバック・データｌを蓄積する
ための分離したレジスタから構成されている。前記のフ
ィードバック・データは、クロック発生器５によって生
成されるオーバラップなしのクロックによる刺激に応答
して、多数ビットＬＳＳＤレジスタ・ブロックを通して
、組み合わせ論理に至るようにされる。このような刺激
および付加的な入力データ６の結果として、フィードバ
ック・データおよび出力８からのデータの双方がリフレ
ッシュ（更新）される。
デバイス）の超大規模集積（ＶＬＳ Ｉ ）によって実
現される論理を処理するために広く適用可能なものであ
る。第４図に示されている一般的な論理回路は、このよ
うな論理を処理することの象徴的な例示図である。従っ
て、その背景的な情報のために、この一般的な論理回路
についての説明をするが、これにはこの発明による論理
の例を含ませることができる。この一般的な論理回路を
構成するものは、データ蓄積のための多数ビット・レジ
スタ・ブロック３、および、データ処理のための組み合
わせ論理ネットワーク４である。該多数ビット・レジス
タ・ブロックは、フィードバック・データｌを蓄積する
ための分離したレジスタから構成されている。前記のフ
ィードバック・データは、クロック発生器５によって生
成されるオーバラップなしのクロックによる刺激に応答
して、多数ビットＬＳＳＤレジスタ・ブロックを通して
、組み合わせ論理に至るようにされる。このような刺激
および付加的な入力データ６の結果として、フィードバ
ック・データおよび出力８からのデータの双方がリフレ
ッシュ（更新）される。
次に、この発明によって配列されるＬＳＳＤレジスタの
構成について、第１図を参ｊｊ（（Ｌながら説明する。
構成について、第１図を参ｊｊ（（Ｌながら説明する。
このレジスタを構成するものは、論理回路に関連したデ
ータ・グループを蓄積するための分離したレジスタであ
る。例えば、レジスタ３０はデータ・グループＡを蓄積
するために使用される。データ・グループＡのデータ・
ビットＡ１はＳＲＬラッチ３６に蓄積されている。アド
レス・ラインＣａも真である間に生しるＣクロック信号
３７が真の状態であることに応答して、ＳＲＬアレイ３
６の第１のラッチ３１にはデータ・ビットＡＩがロード
される。アドレス・ラインＣａが伯であるときには、レ
ジスタにおける第１のラッチをＣクロック信号でクロッ
ク操作することが、ＡＮＤゲート３３によって防止され
る。該レジスタにはコントロール・ラッチ３４も含まれ
ており、Ｃクロック信号における頁の状態に応答してア
下レス・ラインＣａの状態がロードされる。遅延したア
ドレス・ラインＣ’ａも頁である間に生じるＢクロック
信号３８が真の状態であることに応答して、ＳＲＬアレ
イ３８の第２のラッチ３２にはデータ・ビットＡｌがロ
ードされる。遅延したアドレス・ラインＣ’ａの状態は
、コントロール・ラッチの内容によって特定される。遅
延したアドレス・ラインＣ’ａが偽であるときには、レ
ジスタにおける第２のラッチをＢクロック信号でクロッ
ク操作することが、ＡＮＤゲート３５によって防止され
る。
ータ・グループを蓄積するための分離したレジスタであ
る。例えば、レジスタ３０はデータ・グループＡを蓄積
するために使用される。データ・グループＡのデータ・
ビットＡ１はＳＲＬラッチ３６に蓄積されている。アド
レス・ラインＣａも真である間に生しるＣクロック信号
３７が真の状態であることに応答して、ＳＲＬアレイ３
６の第１のラッチ３１にはデータ・ビットＡＩがロード
される。アドレス・ラインＣａが伯であるときには、レ
ジスタにおける第１のラッチをＣクロック信号でクロッ
ク操作することが、ＡＮＤゲート３３によって防止され
る。該レジスタにはコントロール・ラッチ３４も含まれ
ており、Ｃクロック信号における頁の状態に応答してア
下レス・ラインＣａの状態がロードされる。遅延したア
ドレス・ラインＣ’ａも頁である間に生じるＢクロック
信号３８が真の状態であることに応答して、ＳＲＬアレ
イ３８の第２のラッチ３２にはデータ・ビットＡｌがロ
ードされる。遅延したアドレス・ラインＣ’ａの状態は
、コントロール・ラッチの内容によって特定される。遅
延したアドレス・ラインＣ’ａが偽であるときには、レ
ジスタにおける第２のラッチをＢクロック信号でクロッ
ク操作することが、ＡＮＤゲート３５によって防止され
る。
より詳細にいえば、Ｂクロック信号における真の状態の
間、該遅延したアドレス・ラインＣ’ａの状態は、Ｃク
ロック信号の直前の真の状態の間のアドレス・ラインＣ
ａの状態と同じである。従って、“ルック・アヘッド（
ｌｏｏｋ ａｈｅａｄ）”式のクロック構成が付与され
、レジスタを先にクロック操作するＣクロック信号に応
答して、Ｂクロック信号だけが該レジスタをクロック操
作する。次いで、このレジスタは、アドレス・ラインＣ
ａを真の状態にスイッチすることによって可能にされる
。
間、該遅延したアドレス・ラインＣ’ａの状態は、Ｃク
ロック信号の直前の真の状態の間のアドレス・ラインＣ
ａの状態と同じである。従って、“ルック・アヘッド（
ｌｏｏｋ ａｈｅａｄ）”式のクロック構成が付与され
、レジスタを先にクロック操作するＣクロック信号に応
答して、Ｂクロック信号だけが該レジスタをクロック操
作する。次いで、このレジスタは、アドレス・ラインＣ
ａを真の状態にスイッチすることによって可能にされる
。
第１図を参照することで認められることは、論理回路で
必要なたけ多くのレジスタにおいて、この“ルック・ア
ヘッド（ｌｏｏｋ ａｈｅａｄ） ｌ′式のクロック構
成を実現できるということである。例えば、この第１図
において、データ・グループＢを蓄積するための他のレ
ジスタ３９は、データ・グループＡを蓄積するためのレ
ジスタ３０と同様なトポロジーを有している。しかしな
がら、データ・グルヒプＢの場合には、ＣおよびＢクロ
ック信号は、アドレス・ラインＣｂの状態に従って、レ
ジスタ３９のクロック操作をする。従って、この発明に
よれば、このようなアドレス・ラインは、Ｃクロック信
号が加えられるレジスタを選択することに加えて、Ｂク
ロック信号が加えられるレジスタを選択することができ
る。これに続けて、 “ルック・アヘッド（ｌｏｏｋ
ａｈｅａｄ） ”式のクロック構成ニヨレハ、論理回路
内のレジスタが従うクロック変移の数を相当に減少する
ことができる。その電力減少の程度は、アドレス・ライ
ンが１゛〔であるＢクロック・サイクルの数に依イｔし
ている。アドレス・ラインが１°〔であるときの方が４
１ｓであるときよりは多いときには、その電力減少の程
度はこれに従って小さくなる。従って、この発明が特に
適用可能なものは、その正′１〒Ｉな動作の間に余り変
化しない“セ。
必要なたけ多くのレジスタにおいて、この“ルック・ア
ヘッド（ｌｏｏｋ ａｈｅａｄ） ｌ′式のクロック構
成を実現できるということである。例えば、この第１図
において、データ・グループＢを蓄積するための他のレ
ジスタ３９は、データ・グループＡを蓄積するためのレ
ジスタ３０と同様なトポロジーを有している。しかしな
がら、データ・グルヒプＢの場合には、ＣおよびＢクロ
ック信号は、アドレス・ラインＣｂの状態に従って、レ
ジスタ３９のクロック操作をする。従って、この発明に
よれば、このようなアドレス・ラインは、Ｃクロック信
号が加えられるレジスタを選択することに加えて、Ｂク
ロック信号が加えられるレジスタを選択することができ
る。これに続けて、 “ルック・アヘッド（ｌｏｏｋ
ａｈｅａｄ） ”式のクロック構成ニヨレハ、論理回路
内のレジスタが従うクロック変移の数を相当に減少する
ことができる。その電力減少の程度は、アドレス・ライ
ンが１゛〔であるＢクロック・サイクルの数に依イｔし
ている。アドレス・ラインが１°〔であるときの方が４
１ｓであるときよりは多いときには、その電力減少の程
度はこれに従って小さくなる。従って、この発明が特に
適用可能なものは、その正′１〒Ｉな動作の間に余り変
化しない“セ。
ト・アップ（ｓｅｔ−ｕｐ） ”パラメータを蓄積する
ための、多くのレジスタを含んでなる論理回路である。
ための、多くのレジスタを含んでなる論理回路である。
この発明の他の例によれば、他のＬＳＳＤレジスタの構
成が第２図に示されている。このレジスタの構成のもの
は、前文で説明されたと同様の°“ルック・アヘッド（
ｌｏｏｋ ａｈｅａｄ）”式のクロック機能を有してい
る。しかしながら、この場合においては、代替的な“ル
ック・アヘッド（１ｏｏｋ ａｈｅａｄ） ” 式のク
ロック構成が用いられている。次に、この代替的な“ル
ック・アヘッド（１ｏｏｋ ａｈｅａｄ） ” 式１７
）クロック構成について第２図を参照しながら説明する
が、ここに、レジスタ５０は、先行の例における説明で
用いられたような、データ・グループＡを蓄積するため
のものである。データ・ピッ１−ＡＩはＳＲＬ ５４に
蓄積されている。アドレス・ラインＣａおよびＩ１０書
き込みラインＷ５３が真である周期の間に生じる、Ｃク
ロック信号における真の状態に応答して、Ｓｌ？Ｌ ５
４の第１のラッチ５５にデータ・ビットＡＩがロードさ
れる。Ｉ１０書き込みラインＷ５３およびアドレス・ラ
インＣａが同時に頁であるときを除いて、ＡＮＤゲート
５６は、レジスタ５ｏにおける第１のラッチをＣクロッ
ク信号でクロック操作をすることを防止する。遅延した
Ｉ１０書き込みラインＷ′も真である間に生じるＢクロ
ック信号が真の状態であることに応答して、ＳＲＬアレ
イ５４の第２のラッチ５７にはデータ・ビットＡｌがロ
ードされる。 「遅延したＩ１０書き込みラインＷ′の
状態はＩ１０書き込みラッチ５２の内容によって特定さ
れる。」このラッチ５２には、Ｃクロック信号における
真の状態に応答して、Ｉ１０書き込みラインＷの状態が
ロードされる。遅延したＩ１０書き込みラインＷ′が偽
であるときには、ＡＮＤゲート５８は、レジスタ５０に
おける第２のラッチをＢクロック信号でクロック操作す
ることを防止する。
成が第２図に示されている。このレジスタの構成のもの
は、前文で説明されたと同様の°“ルック・アヘッド（
ｌｏｏｋ ａｈｅａｄ）”式のクロック機能を有してい
る。しかしながら、この場合においては、代替的な“ル
ック・アヘッド（１ｏｏｋ ａｈｅａｄ） ” 式のク
ロック構成が用いられている。次に、この代替的な“ル
ック・アヘッド（１ｏｏｋ ａｈｅａｄ） ” 式１７
）クロック構成について第２図を参照しながら説明する
が、ここに、レジスタ５０は、先行の例における説明で
用いられたような、データ・グループＡを蓄積するため
のものである。データ・ピッ１−ＡＩはＳＲＬ ５４に
蓄積されている。アドレス・ラインＣａおよびＩ１０書
き込みラインＷ５３が真である周期の間に生じる、Ｃク
ロック信号における真の状態に応答して、Ｓｌ？Ｌ ５
４の第１のラッチ５５にデータ・ビットＡＩがロードさ
れる。Ｉ１０書き込みラインＷ５３およびアドレス・ラ
インＣａが同時に頁であるときを除いて、ＡＮＤゲート
５６は、レジスタ５ｏにおける第１のラッチをＣクロッ
ク信号でクロック操作をすることを防止する。遅延した
Ｉ１０書き込みラインＷ′も真である間に生じるＢクロ
ック信号が真の状態であることに応答して、ＳＲＬアレ
イ５４の第２のラッチ５７にはデータ・ビットＡｌがロ
ードされる。 「遅延したＩ１０書き込みラインＷ′の
状態はＩ１０書き込みラッチ５２の内容によって特定さ
れる。」このラッチ５２には、Ｃクロック信号における
真の状態に応答して、Ｉ１０書き込みラインＷの状態が
ロードされる。遅延したＩ１０書き込みラインＷ′が偽
であるときには、ＡＮＤゲート５８は、レジスタ５０に
おける第２のラッチをＢクロック信号でクロック操作す
ることを防止する。
ＡＮＤゲート５８およびＩ１０書き込みう、チで実施さ
れる“ルック・アヘッド（１ｏｏｋ ａｈｅａｄ） ”
式のクロック機能は、レジスタ５０のクロック操作をＢ
クロック信号で防止するたけではなく、レジスタ５１ツ
クロック操作も防止する。このレジスタ５１ハテータ・
グループＢを蓄積するためのものであって、Ｃクロック
信号における真の状態の間で、アドレス・ラインｃｂが
真であるときにのみ、データ・グループＢを蓄積するこ
とができる。この構成においては、単一のコントロール
・ラッチ、単一のＡＮＤゲートおよび単一の付加的なＩ
１０書き込みビットの付加を介して、 “ルック・アヘ
ッド（ｌｏｏｋ ａｈｅａｄ） ’“式のクロック機能
を、論理回路において必要なだけの多くのレジスタで実
施することができる。これと対照的に、前文で説明され
たこの発明の例においては、各レジスタに対して、分離
したラッチおよびＡＮＤゲートからなる、個別のＢクロ
ック抑止論理が割り当てられた。従って、この文で説明
されたこの発明の例は、その実施における複雑性が少な
くされている。この構成によって付与される電力節減の
程度は、Ｉ１０書き込みビットが真であるＢクロック・
サイクルの数に依存している。レジスタに蓄積されたデ
ータに変化が示されたときには、Ｉ１０書き込みビット
が真である。Ｉ１０書き込みビットが真であるときの方
が、それが偽であるときよりも多ければ、電力節減の程
度はそれに従って小さくなる。しかしながら、前文で述
べたように、その正常な動作の間には余り変化しない“
セット・アンプ（ｓｅｔ −ｕｐ ）”パラメータを蓄
積するための、多くのレジスタを備えた論理回路におい
ては、このような状況が生じることは殆とない。
れる“ルック・アヘッド（１ｏｏｋ ａｈｅａｄ） ”
式のクロック機能は、レジスタ５０のクロック操作をＢ
クロック信号で防止するたけではなく、レジスタ５１ツ
クロック操作も防止する。このレジスタ５１ハテータ・
グループＢを蓄積するためのものであって、Ｃクロック
信号における真の状態の間で、アドレス・ラインｃｂが
真であるときにのみ、データ・グループＢを蓄積するこ
とができる。この構成においては、単一のコントロール
・ラッチ、単一のＡＮＤゲートおよび単一の付加的なＩ
１０書き込みビットの付加を介して、 “ルック・アヘ
ッド（ｌｏｏｋ ａｈｅａｄ） ’“式のクロック機能
を、論理回路において必要なだけの多くのレジスタで実
施することができる。これと対照的に、前文で説明され
たこの発明の例においては、各レジスタに対して、分離
したラッチおよびＡＮＤゲートからなる、個別のＢクロ
ック抑止論理が割り当てられた。従って、この文で説明
されたこの発明の例は、その実施における複雑性が少な
くされている。この構成によって付与される電力節減の
程度は、Ｉ１０書き込みビットが真であるＢクロック・
サイクルの数に依存している。レジスタに蓄積されたデ
ータに変化が示されたときには、Ｉ１０書き込みビット
が真である。Ｉ１０書き込みビットが真であるときの方
が、それが偽であるときよりも多ければ、電力節減の程
度はそれに従って小さくなる。しかしながら、前文で述
べたように、その正常な動作の間には余り変化しない“
セット・アンプ（ｓｅｔ −ｕｐ ）”パラメータを蓄
積するための、多くのレジスタを備えた論理回路におい
ては、このような状況が生じることは殆とない。
第３図におけるクロック信号のタイミング図には、第２
図および第３図に示されたレジスタ構成に対するクロッ
ク繰作のための、Ｃクロック信号７１とＢクロック信シ
５７０との間の位相関係が例示されている。相方結合さ
れたＣＭＯＳデバイスで得られる論理回路に含、まれで
いる奇生インピーダンスにより信号の遅延が生しる。こ
のような遅延は、スプリアス信号が論理回路を通して伝
播される原因になる。従って、他のクロック信号が偽に
保持されている間、ある１個のクロック信号の容置の状
態７２の後で、“固定的な（ｓｅｔｔ＋＋ｎｇ）”イン
タバルｔ！を定めることが必要である。
図および第３図に示されたレジスタ構成に対するクロッ
ク繰作のための、Ｃクロック信号７１とＢクロック信シ
５７０との間の位相関係が例示されている。相方結合さ
れたＣＭＯＳデバイスで得られる論理回路に含、まれで
いる奇生インピーダンスにより信号の遅延が生しる。こ
のような遅延は、スプリアス信号が論理回路を通して伝
播される原因になる。従って、他のクロック信号が偽に
保持されている間、ある１個のクロック信号の容置の状
態７２の後で、“固定的な（ｓｅｔｔ＋＋ｎｇ）”イン
タバルｔ！を定めることが必要である。
この発明を例示する［１的のために、前述されたレジス
タ構成のものは、ＬＳＳＤレジスタ・ラッチから構成さ
れている。そして、各う・ソチはＣＭＯＳデノくイスの
超大規模集積によって構成されている。しかしながら、
この発明はこのような論理回路に対する適用には限定さ
れないことが認められよう。
タ構成のものは、ＬＳＳＤレジスタ・ラッチから構成さ
れている。そして、各う・ソチはＣＭＯＳデノくイスの
超大規模集積によって構成されている。しかしながら、
この発明はこのような論理回路に対する適用には限定さ
れないことが認められよう。
この発明は、次のような任意の論理回路に適用できるこ
とは明らかである。即ち、オーパラ、ツブさなれいクロ
ック信号のセットに応じてデータの処理がなされ、また
、このようなり口・ツク信号の過渡的な存在周期の間に
パワーが消散するような、任意の論理回路に適用できる
ことは明らかである。
とは明らかである。即ち、オーパラ、ツブさなれいクロ
ック信号のセットに応じてデータの処理がなされ、また
、このようなり口・ツク信号の過渡的な存在周期の間に
パワーが消散するような、任意の論理回路に適用できる
ことは明らかである。
Ｅ０発明の効果
本発明により、同期式のＣＭＯＳ論理回路によって消費
される電力を最小にするためのクロック構成が提供され
る。
される電力を最小にするためのクロック構成が提供され
る。
第１図は、論理回路のためのＬＳＳＤＳＳ式タ構成を示
すブロック図である。 第２図は、論理回路のための他のＬＳＳＤＳＳ式タ構成
を示すブロック図である。 第３図は、ＬＳＳＤ構成に関連したＣクロ、ツク信号と
Ｂクロック信号との間のタイミング関係を例示する図で
ある。 第４図は、ＬＳＳＤ構成を備えた一般的な論理回路を示
すブロック図である。 ３０：レジスタ ３１．３４：第１のレジスタ・う、ソチ３３：（第１の
）抑止論理 ３４．３５：第２の抑止論理 ３７：第１のクロック信号 ３８：第２のクロック信Ｘ孔 出朝人 インターナショナル◆ビジネス・マシーンズ
・ツーボレーション
すブロック図である。 第２図は、論理回路のための他のＬＳＳＤＳＳ式タ構成
を示すブロック図である。 第３図は、ＬＳＳＤ構成に関連したＣクロ、ツク信号と
Ｂクロック信号との間のタイミング関係を例示する図で
ある。 第４図は、ＬＳＳＤ構成を備えた一般的な論理回路を示
すブロック図である。 ３０：レジスタ ３１．３４：第１のレジスタ・う、ソチ３３：（第１の
）抑止論理 ３４．３５：第２の抑止論理 ３７：第１のクロック信号 ３８：第２のクロック信Ｘ孔 出朝人 インターナショナル◆ビジネス・マシーンズ
・ツーボレーション
Claims (7)
- （１）複数個のレジスタを含んでなる論理回路であって
、 各レジスタは、第１のクロック信号に応答して該レジス
タに対するデータのクロック操作をする第１のレジスタ
・ラッチ、第２のクロック信号に応答してレジスタから
のデータのクロック操作をする第２のレジスタ・ラッチ
、および、レジスタに対するデータのアドレス操作のた
めのアドレス論理と該アドレス論理に応答して該レジス
タに対する該第１のクロック信号を禁止するための抑止
論理とを含んでなる組み合わせ論理を備えており、該論
理回路は、該アドレス論理および該第１のクロック信号
に集合的に応答して、該レジスタに対する該第２のクロ
ック信号を禁止するための第２の抑止論理を更に含んで
なる前記の論理回路。 - （２）該第２の抑止論理は複数個のコントロール・ラッ
チを含んでなり；各ラッチはレジスタに対応していて、
該レジスタに対するアドレス操作データのためのアドレ
ス・ビットを蓄積することにより、該第１のクロック信
号に応答するようにされ；該アドレス・ビットは該アド
レス論理によって発生するようにされている、請求項（
１）に記載の論理回路。 - （３）該第２の抑止論理は複数個のコントロール・ゲー
トを含んでなり；各コントロール・ゲートはレジスタに
対応しており、ある特定のビット値を含んでいる対応の
コントロール・ラッチに従って、該レジスタに対する該
第２のクロック信号を受け入れるようにされている、請
求項（２）に記載の論理回路。 - （４）該第２の抑止論理に含まれている１個のコントロ
ール・ラッチは、該アドレス論理によって発生された書
き込みビットを蓄積することによって該第１のクロック
信号に応答するようにされている、請求項（１）に記載
の論理回路。 - （５）該第２の抑止論理に含まれている１個のコントロ
ール・ゲートは、ある特定のビット値を含んでいる該コ
ントロール・ラッチに従って、該レジスタに対する該第
２のクロック信号を受け入れるようにされている、請求
項（４）に記載の論理回路。 - （６）複数個のレジスタを含んでなる論理回路において
、各レジスタは、第１のクロック信号に応答して該レジ
スタに対するデータのクロック操作をする第１のレジス
タ・ラッチ、第２のクロック信号に応答してレジスタか
らのデータのクロック操作をする第２のレジスタ・ラッ
チ、および、アドレス論理に応答してレジスタに対する
該第１のクロック信号を禁止するための第１の抑止論理
を備えており、該第２のクロック信号を禁止するための
方法は、 該第１のクロック信号に応答して複数個のコントロール
・ラッチにアドレス・ビットを蓄積するステップであっ
て、レジスタに対応する各ラッチは、該レジスタに対す
るデータのアドレス操作をするためのアドレス・ビット
が蓄積されており、該アドレス・ビットはアドレス論理
によって生成されるようにしたステップ、 複数個のコントロール・ゲートからなるゲート操作手段
によって該第２のクロック信号のゲート操作をするステ
ップであって、レジスタに対応する各コントロール・ゲ
ートは、特定のビット値を含む対応のコントロール・ラ
ッチに従って、該レジスタに対する該第２のクロック信
号の受け入れを許容するようにしたステップ、 を含んでなる前記の方法。 - （７）複数個のレジスタを含んでなる論理回路において
、各レジスタは、第１のクロック信号に応答して該レジ
スタに対するデータのクロック操作をする第１のレジス
タ・ラッチ、第２のクロック信号に応答してレジスタか
らのデータのクロック操作をする第２のレジスタ・ラッ
チ、および、アドレス論理に応答してレジスタに対する
該第１のクロック信号を禁止するための第１の抑止論理
を備えており、該第２のクロック信号を禁止するための
方法は、 該第１のクロック信号に応答して１個のコントロール・
ラッチに書き込みビットを蓄積するステップであって、
該書き込みビットはアドレス論理によって生成されるよ
うにしたステップ、 １個のコントロール・ゲートからなるゲート操作手段に
よって該第２のクロック信号のゲート操作をするステッ
プであって、特定のビット値を含む対応のコントロール
・ラッチに従って、該レジスタに対する該第２のクロッ
ク信号の受け入れを許容するようにしたステップ、 を含んでなる前記の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89312532A EP0429728B1 (en) | 1989-11-30 | 1989-11-30 | Logic circuit |
| EP89312532.8 | 1989-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181099A true JPH03181099A (ja) | 1991-08-07 |
| JPH0766341B2 JPH0766341B2 (ja) | 1995-07-19 |
Family
ID=8202867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292236A Expired - Lifetime JPH0766341B2 (ja) | 1989-11-30 | 1990-10-31 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157286A (ja) |
| EP (1) | EP0429728B1 (ja) |
| JP (1) | JPH0766341B2 (ja) |
| DE (1) | DE68916249T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235600A (en) * | 1991-03-21 | 1993-08-10 | Amdahl Corporation | Scannable system with addressable clock suppress elements |
| JP2744724B2 (ja) * | 1991-10-03 | 1998-04-28 | シャープ株式会社 | データフロー型システムにおけるパケット収集回路 |
| US5444404A (en) * | 1994-03-03 | 1995-08-22 | Vlsi Technology, Inc. | Scan flip-flop with power saving feature |
| CN1288845C (zh) * | 2002-02-21 | 2006-12-06 | 皇家飞利浦电子股份有限公司 | 降低了衬底反弹的集成电路 |
| US20080005634A1 (en) * | 2006-06-29 | 2008-01-03 | Grise Gary D | Scan chain circuitry that enables scan testing at functional clock speed |
| CN103454577A (zh) * | 2012-05-31 | 2013-12-18 | 国际商业机器公司 | 扫描链结构和扫描链诊断的方法和设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555433A (en) * | 1968-02-26 | 1971-01-12 | Rca Corp | Bidirectional shift register |
| US4627085A (en) * | 1984-06-29 | 1986-12-02 | Applied Micro Circuits Corporation | Flip-flop control circuit |
| US4780874A (en) * | 1987-04-20 | 1988-10-25 | Tandem Computers Incorporated | Diagnostic apparatus for a data processing system |
| US4775653A (en) * | 1987-04-28 | 1988-10-04 | Vista Chemical Company | Alkoxylation process using calcium based catalysts |
| US4961013A (en) * | 1989-10-18 | 1990-10-02 | Hewlett-Packard Company | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer |
-
1989
- 1989-11-30 EP EP89312532A patent/EP0429728B1/en not_active Expired - Lifetime
- 1989-11-30 DE DE68916249T patent/DE68916249T2/de not_active Expired - Fee Related
-
1990
- 1990-02-23 US US07/484,144 patent/US5157286A/en not_active Expired - Fee Related
- 1990-10-31 JP JP2292236A patent/JPH0766341B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68916249T2 (de) | 1995-05-24 |
| EP0429728A1 (en) | 1991-06-05 |
| DE68916249D1 (de) | 1994-07-21 |
| JPH0766341B2 (ja) | 1995-07-19 |
| US5157286A (en) | 1992-10-20 |
| EP0429728B1 (en) | 1994-06-15 |
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