JPH0766366B2 - 並列処理計算機 - Google Patents
並列処理計算機Info
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- JPH0766366B2 JPH0766366B2 JP59273061A JP27306184A JPH0766366B2 JP H0766366 B2 JPH0766366 B2 JP H0766366B2 JP 59273061 A JP59273061 A JP 59273061A JP 27306184 A JP27306184 A JP 27306184A JP H0766366 B2 JPH0766366 B2 JP H0766366B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は並列処理計算機に係り、特に偏微分方程式の数
値解を並列処理により求めるのに好適な多重命令流多重
データ流型並列処理計算機に関する。
値解を並列処理により求めるのに好適な多重命令流多重
データ流型並列処理計算機に関する。
従来、複数台のフロセツサによつて並列に処理する計算
機が発表されている。特に偏微分方程式を解くための並
列処理計算機がACM Transac−tions on Computer Syste
ms,Vol.1,No.3,August 1983,p195−221に提案されてい
る。この計算機では複数の演算ユニツトが二次元格子に
配置されている。演算ユニツトはプロセツサとバツフア
メモリからなり隣接するプロセツサを互いに共有するバ
ツフアメモリを介して接続している。各プロセツサは演
算装置とメモリからなり、メモリには演算装置の命令コ
ードと数値データが記憶されている多重命令流多重デー
タ流型並列処理計算機である。この計算機の利点は、ホ
ストとなるプロセツサがプロセツサ格子に命令を送る単
一命令流多重データ流型並列処理計算機と異なり非同期
に並列処理できる利点がある。隣接するプロセツサ間で
のデータ転送は、送信側プロセツサが受信側プロセツサ
と互いに共有するメモリへデータを格納し、受信側プロ
セツサが格納されたデータを入力することで行なわれ
る。この計算機で偏微分方程式を数値的に解くとき、計
算格子とプロセツサの二次元格子を対応させ、隣接する
プロセツサ間で一斉にデータを交換することにより、並
列処理することができる。しかし、計算モデルによつて
は、隣接するプロセツサ間だけでなく、遠方のプロセツ
サ間でデータを交換する必要がある。遠方のプロセツサ
間でのデータの転送は、中継するプロセツサを通じて行
なうことができるが、中継するプロセツサがデータを入
力し、出力するため時間を要し、データ処理時間に対す
る転送時間の比率が大きくなり処理性能が上がらないと
いう問題がある。
機が発表されている。特に偏微分方程式を解くための並
列処理計算機がACM Transac−tions on Computer Syste
ms,Vol.1,No.3,August 1983,p195−221に提案されてい
る。この計算機では複数の演算ユニツトが二次元格子に
配置されている。演算ユニツトはプロセツサとバツフア
メモリからなり隣接するプロセツサを互いに共有するバ
ツフアメモリを介して接続している。各プロセツサは演
算装置とメモリからなり、メモリには演算装置の命令コ
ードと数値データが記憶されている多重命令流多重デー
タ流型並列処理計算機である。この計算機の利点は、ホ
ストとなるプロセツサがプロセツサ格子に命令を送る単
一命令流多重データ流型並列処理計算機と異なり非同期
に並列処理できる利点がある。隣接するプロセツサ間で
のデータ転送は、送信側プロセツサが受信側プロセツサ
と互いに共有するメモリへデータを格納し、受信側プロ
セツサが格納されたデータを入力することで行なわれ
る。この計算機で偏微分方程式を数値的に解くとき、計
算格子とプロセツサの二次元格子を対応させ、隣接する
プロセツサ間で一斉にデータを交換することにより、並
列処理することができる。しかし、計算モデルによつて
は、隣接するプロセツサ間だけでなく、遠方のプロセツ
サ間でデータを交換する必要がある。遠方のプロセツサ
間でのデータの転送は、中継するプロセツサを通じて行
なうことができるが、中継するプロセツサがデータを入
力し、出力するため時間を要し、データ処理時間に対す
る転送時間の比率が大きくなり処理性能が上がらないと
いう問題がある。
更に、バッファメモリとして入出力ポートが同一のメモ
リを用いているため、両隣のプロセッサがバッファメモ
リに同時にアクセスしないように制御しなければならな
かった。
リを用いているため、両隣のプロセッサがバッファメモ
リに同時にアクセスしないように制御しなければならな
かった。
［発明の目的］ 本発明の目的は、プロセッサ間でのデータ転送を一斉に
でき、遠方のプロセッサ間のデータ転送を高速化できる
並列処理計算機を提供することにある。
でき、遠方のプロセッサ間のデータ転送を高速化できる
並列処理計算機を提供することにある。
上記目的を達成するために、本発明は、複数の演算ユニ
ット間を接続した並列処理計算機において、前記演算ユ
ニットは、データ入力用端子及びデータ出力用端子を備
えるバッファメモリと、該バッファメモリに転送すべき
データを格納するプロセッサと、該バッファメモリのデ
ータの出力を制御する制御手段とを備え、前記複数の演
算ユニットのバッファメモリのうち、一のバッファメモ
リのデータ入力用端子と他のバッファメモリのデータ出
力用端子とがデータ線で接続されることにより、前記バ
ッファメモリが直列に接続されると共に、各演算ユニッ
トの制御手段間は、バッファメモリからのデータ出力の
同期をとるための信号を伝え、前記データ線と異なる制
御線で接続され、各制御手段は、該制御手段が前記制御
線に出力する前記同期をとるための信号、及び他の制御
手段が前記制御線に出力する前記同期をとるための信号
に基づいて、該制御手段が含まれる演算ユニットのバッ
ファメモリからのデータ出力を互いに同期をとって一斉
に行うようにしたものである。
ット間を接続した並列処理計算機において、前記演算ユ
ニットは、データ入力用端子及びデータ出力用端子を備
えるバッファメモリと、該バッファメモリに転送すべき
データを格納するプロセッサと、該バッファメモリのデ
ータの出力を制御する制御手段とを備え、前記複数の演
算ユニットのバッファメモリのうち、一のバッファメモ
リのデータ入力用端子と他のバッファメモリのデータ出
力用端子とがデータ線で接続されることにより、前記バ
ッファメモリが直列に接続されると共に、各演算ユニッ
トの制御手段間は、バッファメモリからのデータ出力の
同期をとるための信号を伝え、前記データ線と異なる制
御線で接続され、各制御手段は、該制御手段が前記制御
線に出力する前記同期をとるための信号、及び他の制御
手段が前記制御線に出力する前記同期をとるための信号
に基づいて、該制御手段が含まれる演算ユニットのバッ
ファメモリからのデータ出力を互いに同期をとって一斉
に行うようにしたものである。
本発明によれば、複数の演算ユニットのバッファメモリ
間がデータ線で直列接続され、各制御手段が、制御線に
出力された同期をとるための信号に基づいて各バッファ
メモリからのデータ出力を互いに同期をとって一斉に行
うことにより、中間のプロセッサを経由せずにバッファ
メモリ間でデータを一斉に転送できるので、遠方のプロ
セッサ間のデータ転送を高速で行うことができる。
間がデータ線で直列接続され、各制御手段が、制御線に
出力された同期をとるための信号に基づいて各バッファ
メモリからのデータ出力を互いに同期をとって一斉に行
うことにより、中間のプロセッサを経由せずにバッファ
メモリ間でデータを一斉に転送できるので、遠方のプロ
セッサ間のデータ転送を高速で行うことができる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は本発明の並列処理計算機の構成を示す概略図で
あり、複数の演算ユニツトを一次元に配置した例を示
す。第１図において、１はプロセツサ、２はFirst In F
irst Out型バツフアメモリ、３はデータ転送制御回路で
あり、プロセツサ１とデータ転送制御回路３を双方向デ
ータ・アドレス線101で接続し、データ転送制御回路３
とバッファメモリ２を単方向のデータ信号線301,302と
単方向の制御信号線303,304によって接続し１台の演算
ユニツトを構成する。
あり、複数の演算ユニツトを一次元に配置した例を示
す。第１図において、１はプロセツサ、２はFirst In F
irst Out型バツフアメモリ、３はデータ転送制御回路で
あり、プロセツサ１とデータ転送制御回路３を双方向デ
ータ・アドレス線101で接続し、データ転送制御回路３
とバッファメモリ２を単方向のデータ信号線301,302と
単方向の制御信号線303,304によって接続し１台の演算
ユニツトを構成する。
演算ユニツトP1は両隣の演算ユニットPi-1およびPi+1と
接続される。すなわち、演算ユニツトPiのバツフアメモ
リ２のデータ入力端子と演算ユニツトPi-1のバツフアメ
モリのデータ出力端子、演算ユニツトPiのバツフアメモ
リのデータ出力端子と演算ユニツトPi+1のバツフアメモ
リのデータ入力端子をそれぞれ単方向データ転送信号線
201,202で接続し、演算ユニツトPiのデータ転送制御回
路３と演算ユニツトPi-1のデータ転送制御回路３、演算
ユニツトPiのデータ転送制御回路３と演算ユニツトPi+1
のデータ転送制御回路３をそれぞれ双方向制御線310,32
0で接続しデータ転送バスを構成する。
接続される。すなわち、演算ユニツトPiのバツフアメモ
リ２のデータ入力端子と演算ユニツトPi-1のバツフアメ
モリのデータ出力端子、演算ユニツトPiのバツフアメモ
リのデータ出力端子と演算ユニツトPi+1のバツフアメモ
リのデータ入力端子をそれぞれ単方向データ転送信号線
201,202で接続し、演算ユニツトPiのデータ転送制御回
路３と演算ユニツトPi-1のデータ転送制御回路３、演算
ユニツトPiのデータ転送制御回路３と演算ユニツトPi+1
のデータ転送制御回路３をそれぞれ双方向制御線310,32
0で接続しデータ転送バスを構成する。
第２図はＭ×Ｎ台の演算ユニツトを二次元格子に配置し
た並列処理計算機の実施例を示す。プロセツサ１毎にバ
ツフアメモリ２とデータ転送制御回路３を行方向，列方
向にそれぞれ設け一次元配置の実施例と同様に接続し演
算ユニツトを構成する。行毎と列毎にバツフアメモリ２
およびデータ転送制御回路３を接続し、行方向Ｍ本、列
方向Ｎ本の互いに独立したデータ転送バスを構成する。
行方向または列方向のデータ転送をプロセツサ１を経由
せずに行ない、行と列が共に相異なるプロセツサ１間の
データ転送を送信側・受信側の２台のプロセツサと行ま
たは列が一致しているプロセツサを経由して行なう。
た並列処理計算機の実施例を示す。プロセツサ１毎にバ
ツフアメモリ２とデータ転送制御回路３を行方向，列方
向にそれぞれ設け一次元配置の実施例と同様に接続し演
算ユニツトを構成する。行毎と列毎にバツフアメモリ２
およびデータ転送制御回路３を接続し、行方向Ｍ本、列
方向Ｎ本の互いに独立したデータ転送バスを構成する。
行方向または列方向のデータ転送をプロセツサ１を経由
せずに行ない、行と列が共に相異なるプロセツサ１間の
データ転送を送信側・受信側の２台のプロセツサと行ま
たは列が一致しているプロセツサを経由して行なう。
演算ユニツトを二次元配置する実施例においても、行
毎，列毎の構成は一次元配置と同様である。以下、一次
元配置の実施例に基づいて説明する。
毎，列毎の構成は一次元配置と同様である。以下、一次
元配置の実施例に基づいて説明する。
第３図は演算ユニツト内の構成を示す概略図である。プ
ロセツサ１は演算装置11とメモリ12からなり、データ転
送制御回路３はカウンタ回路31の入出力信号発生回路32
からなる。プロセツサ１内のメモリ12には、演算装置11
の命令コードと数値データが格納されており、各プロセ
ツサで、演算は非同期に行なわれる。データ転送制御回
路３はプロセツサ１とバツフアメモリ２とのデータ入出
力、バツフアメモリ２の単方向データ転送信号線202へ
のデータ出力、バツフアメモリ２の単方向データ転送信
号線201からのデータ入力を制御する回路である。バツ
フアメモリ２の単方向データ転送信号線202へのデータ
出力は、プロセツサ１が入出力信号発生回路32から出力
制御信号線304へ出力される信号数をカウンタ回路31へ
設定し、出力制御信号線304へ出力される信号により行
なわれる。単方向データ転送信号線201からバツフアメ
モリ２へのデータ入力は、双方向制御線310により送ら
れる隣接する演算ユニツトが単方向データ転送信号線20
1へデータを出力したことを示す信号に同期して入出力
信号発生回路32から入力制御信号線303へ出力される信
号により行なわれる。
ロセツサ１は演算装置11とメモリ12からなり、データ転
送制御回路３はカウンタ回路31の入出力信号発生回路32
からなる。プロセツサ１内のメモリ12には、演算装置11
の命令コードと数値データが格納されており、各プロセ
ツサで、演算は非同期に行なわれる。データ転送制御回
路３はプロセツサ１とバツフアメモリ２とのデータ入出
力、バツフアメモリ２の単方向データ転送信号線202へ
のデータ出力、バツフアメモリ２の単方向データ転送信
号線201からのデータ入力を制御する回路である。バツ
フアメモリ２の単方向データ転送信号線202へのデータ
出力は、プロセツサ１が入出力信号発生回路32から出力
制御信号線304へ出力される信号数をカウンタ回路31へ
設定し、出力制御信号線304へ出力される信号により行
なわれる。単方向データ転送信号線201からバツフアメ
モリ２へのデータ入力は、双方向制御線310により送ら
れる隣接する演算ユニツトが単方向データ転送信号線20
1へデータを出力したことを示す信号に同期して入出力
信号発生回路32から入力制御信号線303へ出力される信
号により行なわれる。
また、入出力制御信号線102の信号は、プロセッサ１か
らバッファメモリ２へのデータの入出力を制御する。
らバッファメモリ２へのデータの入出力を制御する。
以下、プロセツサ間のデータ転送の流れを説明する。第
４図は、プロセツサ間のデータ転送の流れ図である。
４図は、プロセツサ間のデータ転送の流れ図である。
（１） 各プロセツサ１が他のプロセツサの動作とは無
関係に、他のプロセツサに転送するデータを入力データ
信号線301によりバツフアメモリ２に格納する。
関係に、他のプロセツサに転送するデータを入力データ
信号線301によりバツフアメモリ２に格納する。
（２） 各プロセツサ１が、演算ユニツト間の転送デー
タ数をデータ転送制御回路３のカウンタの計数値として
設定する。
タ数をデータ転送制御回路３のカウンタの計数値として
設定する。
（３） 各データ転送制御回路３がバツフアメモリ２
へ、入力制御信号線303と出力制御信号線304を通じ、入
力制御信号と出力制御信号を出力し、バツフアメモリ２
のデータ入出力を行ない、バツフアメモリ間でデータの
転送が行なわれる。バツフアメモリとしてFirst In Fir
stOut型メモリを用いることによりバツフアメモリへ入
力した順にデータが出力される。データ転送バス上のデ
ータの並び順を保障するために、データ転送フラツグが
全てのプロセツサがバツフアメモリへデータを格納し終
えたことを示すとともに、転送が開始される。
へ、入力制御信号線303と出力制御信号線304を通じ、入
力制御信号と出力制御信号を出力し、バツフアメモリ２
のデータ入出力を行ない、バツフアメモリ間でデータの
転送が行なわれる。バツフアメモリとしてFirst In Fir
stOut型メモリを用いることによりバツフアメモリへ入
力した順にデータが出力される。データ転送バス上のデ
ータの並び順を保障するために、データ転送フラツグが
全てのプロセツサがバツフアメモリへデータを格納し終
えたことを示すとともに、転送が開始される。
（４） バツフアメモリ間の転送数を計数し、データ転
送制御回路３のカウンタの計数値をカウントダウンす
る。
送制御回路３のカウンタの計数値をカウントダウンす
る。
（５） カウンタの計数値がゼロになつた時点で、出力
制御信号の発生を止め、データ転送フラツグをリセツト
する。
制御信号の発生を止め、データ転送フラツグをリセツト
する。
（６） 各プロセツサ１は、データ転送フラツグがリセ
ツトされたことを確認しバツフアメモリ２からデータを
読み込む。
ツトされたことを確認しバツフアメモリ２からデータを
読み込む。
次に第５図から第８図を用いて、本発明の並列処理計算
機における主要部であるデータ転送制御回路の動作につ
いて詳細に説明する。
機における主要部であるデータ転送制御回路の動作につ
いて詳細に説明する。
第５図はデータ転送制御回路の構成を示す構成図であ
る。第５図において、41はデコーダ回路、42はカウン
タ、43は同期回路、51は出力信号発生回路、G1〜G3はゲ
ート回路、OR1,OR2はOR素子を示す。
る。第５図において、41はデコーダ回路、42はカウン
タ、43は同期回路、51は出力信号発生回路、G1〜G3はゲ
ート回路、OR1,OR2はOR素子を示す。
プロセツサからの双方向データアドレス信号線101はデ
ータ信号線111、アドレス信号線112、読書制御信号線11
3からなる。バツフアメモリ、カウンタ、同期回路には
それぞれ１ワード分のアドレスが割当てられている。
ータ信号線111、アドレス信号線112、読書制御信号線11
3からなる。バツフアメモリ、カウンタ、同期回路には
それぞれ１ワード分のアドレスが割当てられている。
プロセッサによるバッファメモリへのデータ入出力は、
バツフアメモリのアドレスに対して、データの書込みあ
るいは読出し命令を実行することにより行われる。すな
わち、デコーダ回路41によりアドレス信号線112のアド
レス信号がバッファメモリのアドレスであることを判定
し、読書制御信号線113の読書制御信号が書込みの場合
（例えば、論理“0"）は入力制御信号線411に入力制御
信号を、読書制御信号が読出しの場合（例えば、論理
“1"）は出力制御信号線412に出力制御信号を発生させO
R素子OR1あるいはOR2を経てバツフアメモリの書込
（Ｗ）または読出（Ｒ）制御端子に印加する。
バツフアメモリのアドレスに対して、データの書込みあ
るいは読出し命令を実行することにより行われる。すな
わち、デコーダ回路41によりアドレス信号線112のアド
レス信号がバッファメモリのアドレスであることを判定
し、読書制御信号線113の読書制御信号が書込みの場合
（例えば、論理“0"）は入力制御信号線411に入力制御
信号を、読書制御信号が読出しの場合（例えば、論理
“1"）は出力制御信号線412に出力制御信号を発生させO
R素子OR1あるいはOR2を経てバツフアメモリの書込
（Ｗ）または読出（Ｒ）制御端子に印加する。
ここで、入力制御信号線411と出力制御信号線412とで、
第３図の入出力制御信号線102を構成している。また、
この時411の入力制御信号、412の出力制御信号によって
ゲート回路G1,G2を開き、バッファメモリの入力データ
信号線301又は出力データ信号線302をプロセッサ側のデ
ータ信号線111に接続する。
第３図の入出力制御信号線102を構成している。また、
この時411の入力制御信号、412の出力制御信号によって
ゲート回路G1,G2を開き、バッファメモリの入力データ
信号線301又は出力データ信号線302をプロセッサ側のデ
ータ信号線111に接続する。
次に隣接する演算ユニツトのバツフアメモリ間のデータ
転送制御について説明する。バツフアメモリ間のデータ
転送は、データ転送制御回路３に転送語数を送出するこ
とにより開始される。すなわち、プロセツサはカウンタ
42に割当てられたアドレスに対して転送語数の書込み命
令を実行する。これにより、デコーダ回路41でカウンタ
セット信号線413にカウンタセット信号を発生させ、カ
ウンタ42の計数値にデータ信号線111の信号、即ち転送
語数を設定する。
転送制御について説明する。バツフアメモリ間のデータ
転送は、データ転送制御回路３に転送語数を送出するこ
とにより開始される。すなわち、プロセツサはカウンタ
42に割当てられたアドレスに対して転送語数の書込み命
令を実行する。これにより、デコーダ回路41でカウンタ
セット信号線413にカウンタセット信号を発生させ、カ
ウンタ42の計数値にデータ信号線111の信号、即ち転送
語数を設定する。
カウンタセット信号は同期回路43にも入力され、同期回
路43ではデータ転送フラグを転送フラグ線432にセット
し、全ての演算ユニットのデータ転送フラグが転送フラ
グ線312,322にセットされると、出力信号発生回路51に
転送指令信号線431を介して転送指令信号を送出する。
路43ではデータ転送フラグを転送フラグ線432にセット
し、全ての演算ユニットのデータ転送フラグが転送フラ
グ線312,322にセットされると、出力信号発生回路51に
転送指令信号線431を介して転送指令信号を送出する。
出力信号発生回路51は転送指令信号が論理“1"の間、周
期的に出力制御信号線511にバッファメモリの出力制御
信号を送出すると共に、隣（データの流れに対して下流
側）のバッファメモリに対して入力制御信号線321に入
力制御信号を送出する。511の出力制御信号はカウンタ4
2にも入力され、カウンタ42はこの信号によりカウンタ
の計数値をカウントダウンし、値が０になると転送終了
信号線421により転送終了信号を同期回路43に送出す
る。同期回路43は転送終了信号によって、432のデータ
転送フラグをリセットすると共に、431の転送指令信号
もリセットし、出力信号発生回路51からの出力制御信号
の送出を止める。
期的に出力制御信号線511にバッファメモリの出力制御
信号を送出すると共に、隣（データの流れに対して下流
側）のバッファメモリに対して入力制御信号線321に入
力制御信号を送出する。511の出力制御信号はカウンタ4
2にも入力され、カウンタ42はこの信号によりカウンタ
の計数値をカウントダウンし、値が０になると転送終了
信号線421により転送終了信号を同期回路43に送出す
る。同期回路43は転送終了信号によって、432のデータ
転送フラグをリセットすると共に、431の転送指令信号
もリセットし、出力信号発生回路51からの出力制御信号
の送出を止める。
511の出力制御信号はOR素子OR2を経てバッファメモリ２
の読出制御端子Ｒに入力される。また、321の入力制御
信号は下流側のデータ転送制御回路の入力制御信号線31
1に接続されているので、OR素子OR1を経て下流バッファ
メモリの書込制御端子Ｗに入力される。したがつて上述
の動作によりバツフアメモリ２から読出されたデータ
は、下流バツフアメモリに順に書込まれ、隣接演算ユニ
ットにデータが転送される。
の読出制御端子Ｒに入力される。また、321の入力制御
信号は下流側のデータ転送制御回路の入力制御信号線31
1に接続されているので、OR素子OR1を経て下流バッファ
メモリの書込制御端子Ｗに入力される。したがつて上述
の動作によりバツフアメモリ２から読出されたデータ
は、下流バツフアメモリに順に書込まれ、隣接演算ユニ
ットにデータが転送される。
第６図は同期回路43の具体的な回路構成の実施例を示し
たものである。第６図のFF1,FF2はSRフリツプフロツプ
であり、Ｓ端子に論理“1"が印加されるとＱ出力が論理
“1"となり、Ｒ端子に“1"が印加されるとＱ出力が“0"
となるものである。また、出力はＱ出力の論理反転し
たものである。したがつて、FF1のＱ出力即ち転送フラ
グ線432のデータ転送フラグは、カウンタセット信号線4
13のカウンタセット信号により“1"にセットされ、転送
終了信号線421の転送終了信号により“0"にリセットさ
れる。
たものである。第６図のFF1,FF2はSRフリツプフロツプ
であり、Ｓ端子に論理“1"が印加されるとＱ出力が論理
“1"となり、Ｒ端子に“1"が印加されるとＱ出力が“0"
となるものである。また、出力はＱ出力の論理反転し
たものである。したがつて、FF1のＱ出力即ち転送フラ
グ線432のデータ転送フラグは、カウンタセット信号線4
13のカウンタセット信号により“1"にセットされ、転送
終了信号線421の転送終了信号により“0"にリセットさ
れる。
IV1はオープンコレクタ出力のNOT素子であり、この出力
信号は転送フラグ線312及び322により両隣のNOT素子IV1
出力と接続されている。したがつて、全演算ユニツトの
NOT素子IV1の出力同志が直結されていることになるた
め、この出力信号は全演算ユニツトのIV1の入力が“0"
のとき、すなわちFF1のＱ出力（データ転送フラグ）が
“1"のときに論理“1"となり、全演算ユニツトでデータ
転送フラグがセツトされたことを示す。したがつてこの
信号によりFF2をセツトし、FF1の出力によりFF2をリ
セツトすると、FF2のＱ出力である転送指令信号線431の
転送指令信号には全演算ユニツトのデータ転送フラグが
セツトされた時から、自己の演算ユニツトのカウンタ42
の値が０になるまでの間“1"となる信号が出力される。
信号は転送フラグ線312及び322により両隣のNOT素子IV1
出力と接続されている。したがつて、全演算ユニツトの
NOT素子IV1の出力同志が直結されていることになるた
め、この出力信号は全演算ユニツトのIV1の入力が“0"
のとき、すなわちFF1のＱ出力（データ転送フラグ）が
“1"のときに論理“1"となり、全演算ユニツトでデータ
転送フラグがセツトされたことを示す。したがつてこの
信号によりFF2をセツトし、FF1の出力によりFF2をリ
セツトすると、FF2のＱ出力である転送指令信号線431の
転送指令信号には全演算ユニツトのデータ転送フラグが
セツトされた時から、自己の演算ユニツトのカウンタ42
の値が０になるまでの間“1"となる信号が出力される。
第７図は出力信号発生回路51の具体的な回路構成の例を
示したものである。この回路は転送指令信号線431の転
送指令信号が“1"である間、出力制御信号線511に出力
制御信号を、入力制御信号線321に入力制御信号を周期
的に発生させるものであり、第８図にタイミングチヤー
トを示す。第７図において、DL1,DL2は遅延素子を示
し、入力信号を定められた時間だけ遅延させて出力する
ものである。またMMV1はモノステーブルマルチバイブレ
ータであり、CLK入力が印加された時点から一定時間幅
のパルスを出力するもので、出力パルス幅は抵抗Ｒとコ
ンデンサＣの値により定められる。
示したものである。この回路は転送指令信号線431の転
送指令信号が“1"である間、出力制御信号線511に出力
制御信号を、入力制御信号線321に入力制御信号を周期
的に発生させるものであり、第８図にタイミングチヤー
トを示す。第７図において、DL1,DL2は遅延素子を示
し、入力信号を定められた時間だけ遅延させて出力する
ものである。またMMV1はモノステーブルマルチバイブレ
ータであり、CLK入力が印加された時点から一定時間幅
のパルスを出力するもので、出力パルス幅は抵抗Ｒとコ
ンデンサＣの値により定められる。
431の転送指令信号が“1"になると、FF3のＱ出力初期値
は“0"であるのでAND素子AND1の出力は“1"となる。こ
の信号はFF3のＳ入力に印加されているので、FF3のＱ出
力は“1"となり、これによりAND1の出力は“0"に戻る
（第８図FF3S入力）。また、AND1の出力はMMV1のLCK入
力にもなつているため、MMV1のＱ出力には一定時間幅Tw
のパルスが出力される（第８図MMV1出力）。遅延素子DL
2はFF3のリセツト信号を発生させるためのものであり、
DL2,IV2,AND2によりMMV1Q出力パルスの立下り時に時間
幅Td2のパルスを作り、FF3R入力に印加する。この信号
によりFF3Q出力は“0"に戻る。遅延素子DL1はFF3Q出力
の“0"時間を設定するものであり、FF3Q出力が“0"に戻
つた後、DL1の遅延時間Td1経過後に回路の初期状態に戻
り、再びAND1の出力が“1"となつて上述の動作が繰り返
される。
は“0"であるのでAND素子AND1の出力は“1"となる。こ
の信号はFF3のＳ入力に印加されているので、FF3のＱ出
力は“1"となり、これによりAND1の出力は“0"に戻る
（第８図FF3S入力）。また、AND1の出力はMMV1のLCK入
力にもなつているため、MMV1のＱ出力には一定時間幅Tw
のパルスが出力される（第８図MMV1出力）。遅延素子DL
2はFF3のリセツト信号を発生させるためのものであり、
DL2,IV2,AND2によりMMV1Q出力パルスの立下り時に時間
幅Td2のパルスを作り、FF3R入力に印加する。この信号
によりFF3Q出力は“0"に戻る。遅延素子DL1はFF3Q出力
の“0"時間を設定するものであり、FF3Q出力が“0"に戻
つた後、DL1の遅延時間Td1経過後に回路の初期状態に戻
り、再びAND1の出力が“1"となつて上述の動作が繰り返
される。
なお、MMV1のパルス幅Tw及び遅延素子DL1の遅延時間Td1
は、バツフアメモリ素子のアクセス時間、サイクル時間
等の特性に合わせて設定されるものである。
は、バツフアメモリ素子のアクセス時間、サイクル時間
等の特性に合わせて設定されるものである。
以下、第９図，第10図に基づいてデータ転送例を示す。
演算ユニツト内のバツフアメモリはｎ語のデータを格納
することができるFirst In First Out型で、バツフアメ
モリ内のデータ並びは格納順によつて定まり、出力はバ
ツフアメモリ内のデータ並びの先頭データから行なわれ
る。
演算ユニツト内のバツフアメモリはｎ語のデータを格納
することができるFirst In First Out型で、バツフアメ
モリ内のデータ並びは格納順によつて定まり、出力はバ
ツフアメモリ内のデータ並びの先頭データから行なわれ
る。
第９図は演算ユニツトが４台で、全てのプロセツサが２
台離れたプロセツサへ１語のデータを転送する時のバツ
フアメモリの内容の変化とデータ転送制御回路のカウン
タの計数値の変化を示す。
台離れたプロセツサへ１語のデータを転送する時のバツ
フアメモリの内容の変化とデータ転送制御回路のカウン
タの計数値の変化を示す。
（１） 各々のプロセツサが、A,B,C,Dの各々１語のデ
ータをバツフアメモリへ格納し、データ転送制御回路の
カウンタの計数値を２に設定する。
ータをバツフアメモリへ格納し、データ転送制御回路の
カウンタの計数値を２に設定する。
（２） バツフアメモリ間で、１語のデータを出力しデ
ータ転送制御回路のカウンタ計数値は１となる。
ータ転送制御回路のカウンタ計数値は１となる。
（３） バツフアメモリ間で、更に１語のデータが転送
され、データ転送制御回路のカウンタの計数値は０とな
り、バツフアメモリ間でのデータ転送が終了する。デー
タは２つ先のバツフアメモリへ転送されており、プロセ
ツサがデータを読込む。
され、データ転送制御回路のカウンタの計数値は０とな
り、バツフアメモリ間でのデータ転送が終了する。デー
タは２つ先のバツフアメモリへ転送されており、プロセ
ツサがデータを読込む。
第10図は、演算ユニツトが４台で、全てのプロセツサが
１つの演算ユニツトP4のプロセツサへ１語のデータを転
送する時のバツフアメモリの内容とデータ転送制御回路
の計数値の変化を示す。
１つの演算ユニツトP4のプロセツサへ１語のデータを転
送する時のバツフアメモリの内容とデータ転送制御回路
の計数値の変化を示す。
（１） P4以外の全てのプロセツサが１語のデータA,B,
Cをバツフアメモリへ格納し、データ転送制御回路の計
数値を各々1,2,3,0と設定する。
Cをバツフアメモリへ格納し、データ転送制御回路の計
数値を各々1,2,3,0と設定する。
（２） 演算ユニツトP1とP2,P2とP3,P3とP4のバツフア
メモリ間で１語のデータが転送され、データ転送制御回
路のカウンタの計数値が0,1,2,0となる。
メモリ間で１語のデータが転送され、データ転送制御回
路のカウンタの計数値が0,1,2,0となる。
（３） 更に演算ユニツトP2とP3,P3とP4のバツフアメ
モリ間で１語のデータが転送され、データ転送制御回路
のカウンタの計数値が0,0,1,0となる。
モリ間で１語のデータが転送され、データ転送制御回路
のカウンタの計数値が0,0,1,0となる。
（４） 更に演算ユニツトP3とP4のバツフアメモリ間で
１語のデータが転送されデータ転送制御回路の計数値が
全て０となり、演算ユニツトP4のプロセツサがバツフア
メモリからデータを読み込み転送を終了する。
１語のデータが転送されデータ転送制御回路の計数値が
全て０となり、演算ユニツトP4のプロセツサがバツフア
メモリからデータを読み込み転送を終了する。
以上述べたように、各プロセツサがバツフアメモリへ格
納するデータ数とデータ転送制御回路のカウンタへ設定
する計数値に応じて各種の転送モードを選択する。
納するデータ数とデータ転送制御回路のカウンタへ設定
する計数値に応じて各種の転送モードを選択する。
上述した例のように、バツフアメモリをループに接続し
てデータ転送バスを構成するため、第１図において、プ
ロセツサ台数がＮ台の場合演算ユニツトPiから演算ユニ
ツトPi-1へのデータ転送は、（Ｎ−２）台の演算ユニツ
トのバツフアメモリを経由して行なわれる。すなわち、
各プロセツサが１語のデータをバツフアメモリに格納
し、データ転送制御回路のカウンタの計数値を（Ｎ−
１）に設定することにより、演算ユニツトPiから演算ユ
ニツトPi-1へのデータ転送が行なわれる。
てデータ転送バスを構成するため、第１図において、プ
ロセツサ台数がＮ台の場合演算ユニツトPiから演算ユニ
ツトPi-1へのデータ転送は、（Ｎ−２）台の演算ユニツ
トのバツフアメモリを経由して行なわれる。すなわち、
各プロセツサが１語のデータをバツフアメモリに格納
し、データ転送制御回路のカウンタの計数値を（Ｎ−
１）に設定することにより、演算ユニツトPiから演算ユ
ニツトPi-1へのデータ転送が行なわれる。
以下、並列計算例を説明する。二次元Poisson方程式 （t;時間、x;行方向位置、y;列方向位置、φ；求める変
数）を、時間と位置について差分化し、 φij (n+1)＝λφｉ−1,j (n)＋（１−２λ）φij (n)＋λ
φi+1j,(n) ＋λφij-1 (n)＋（１−２λ）φij (n)＋λφij+1 (n) となる。
数）を、時間と位置について差分化し、 φij (n+1)＝λφｉ−1,j (n)＋（１−２λ）φij (n)＋λ
φi+1j,(n) ＋λφij-1 (n)＋（１−２λ）φij (n)＋λφij+1 (n) となる。
境界条件 φ0j (n)＝C0j (n);φN+1j (n)＝CN+1j (n); φi0 (n)＝Ci0 (n);φiM+1 (n)＝CiM+1 (n) を与え、各格子点でのφを計算する。（λ＝Δt/Δx2＝
Δt/Δy2,Δｔは差分化する時間間隔、Δx;Δｙは差分
化する格子点間隔、φij (n)のi,jは二次元格子の配列を
示す添字、ｎは時刻（ｎ）を示す添字。）計算する格子
点とし４行８列の格子点を選びＮ＝4,M＝８とする。計
算は第２図に示すプロセツサを二次元に配置した並列処
理計算機で行なう。並列処理計算機は演算ユニツトを４
行８列に配置した構成とし、演算ユニツトは同じ添字を
持つ格子点での計算をする。
Δt/Δy2,Δｔは差分化する時間間隔、Δx;Δｙは差分
化する格子点間隔、φij (n)のi,jは二次元格子の配列を
示す添字、ｎは時刻（ｎ）を示す添字。）計算する格子
点とし４行８列の格子点を選びＮ＝4,M＝８とする。計
算は第２図に示すプロセツサを二次元に配置した並列処
理計算機で行なう。並列処理計算機は演算ユニツトを４
行８列に配置した構成とし、演算ユニツトは同じ添字を
持つ格子点での計算をする。
以下第11図を用いて並列処理の流れを説明する。第11図
は並列計算の流れを示す流れ図である。
は並列計算の流れを示す流れ図である。
（１） 各プロセツサでφijの初期値φij (0)を設定す
る。
る。
（２） 各プロセツサが行方向転送用バツフアメモリに
φij (n)を格納。カウンタの計数値を１に設定し、転送
する。
φij (n)を格納。カウンタの計数値を１に設定し、転送
する。
（３） 各プロセツサが列方向転送用バツフアメモリに
φij (n)を格納。カウンタの計数値を１に設定し、転送
する。
φij (n)を格納。カウンタの計数値を１に設定し、転送
する。
（４） 各プロセツサが行方向転送用バツフアメモリに
φij (n)を格納。カウンタの計数値を７に設定し、転送
する。
φij (n)を格納。カウンタの計数値を７に設定し、転送
する。
（５） 各プロセツサが列方向転送用バツフアメモリに
φij (n)を格納。カウンタの計数値を３に設定し、転送
する。
φij (n)を格納。カウンタの計数値を３に設定し、転送
する。
（６） 各プロセツサが前述した差分式に基づき、φ
(n)からφij (n+1)を計算する。境界と隣接する格子点で
のφijの計算を受け持つプロセツサは、境界条件の値を
用いる。
(n)からφij (n+1)を計算する。境界と隣接する格子点で
のφijの計算を受け持つプロセツサは、境界条件の値を
用いる。
（７） 各プロセツサがループした回数を計数する。
（８） 計算を終了する。
以上述べたように、本発明の並列処理計算機によれば、
複数のプロセツサの並列処理により、Poisson方程式等
の偏微分方程式の数値解を求めることが可能である。ま
た、遠方のプロセツサ間でのデータ転送を高速化できる
ので、さらに高次の数値モデルへ適用することができ
る。
複数のプロセツサの並列処理により、Poisson方程式等
の偏微分方程式の数値解を求めることが可能である。ま
た、遠方のプロセツサ間でのデータ転送を高速化できる
ので、さらに高次の数値モデルへ適用することができ
る。
［発明の効果］ 本発明によれば、並列処理計算機において、プロセッサ
間のデータ転送を中間のプロセッサを経由せずに一斉に
行なうことができるので、遠方のプロセッサ間のデータ
転送を高速化できる効果がある。
間のデータ転送を中間のプロセッサを経由せずに一斉に
行なうことができるので、遠方のプロセッサ間のデータ
転送を高速化できる効果がある。
第１図は本発明の一次元配置した並列処理計算機の構成
図、第２図は本発明の二次元配置した並列処理計算機の
構成図、第３図は第１図の演算ユニツトの構成図、第４
図は第１図の演算ユニツト間の転送動作を示す流れ図、
第５図は第３図のデータ転送制御回路３の構成図、第６
図は第５図の同期回路43の構成図、第７図は第５図の出
力信号発生回路51の構成図、第８図は第７図の出力信号
発生回路51のタイミングチヤート図、第９図，第10図は
データ転送時のバツフアメモリの内容の変化を示す図、
第11図は並列計算例の流れ図。 １……プロセツサ、２……バツフアメモリ、３……デー
タ転送制御回路、11……演算装置、12……メモリ、31…
…カウンタ回路、32……入出力信号発生回路、43……同
期回路、51……出力信号発生回路、201……データ転送
信号線、202……データ転送信号線、301……入力データ
信号線、302……出力データ信号線、303……入力制御信
号線、304……出力制御信号線。
図、第２図は本発明の二次元配置した並列処理計算機の
構成図、第３図は第１図の演算ユニツトの構成図、第４
図は第１図の演算ユニツト間の転送動作を示す流れ図、
第５図は第３図のデータ転送制御回路３の構成図、第６
図は第５図の同期回路43の構成図、第７図は第５図の出
力信号発生回路51の構成図、第８図は第７図の出力信号
発生回路51のタイミングチヤート図、第９図，第10図は
データ転送時のバツフアメモリの内容の変化を示す図、
第11図は並列計算例の流れ図。 １……プロセツサ、２……バツフアメモリ、３……デー
タ転送制御回路、11……演算装置、12……メモリ、31…
…カウンタ回路、32……入出力信号発生回路、43……同
期回路、51……出力信号発生回路、201……データ転送
信号線、202……データ転送信号線、301……入力データ
信号線、302……出力データ信号線、303……入力制御信
号線、304……出力制御信号線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 17/13 17/16 (72)発明者 原田 巖 茨城県日立市森山町1168番地 株式会社日 立製作所エネルギー研究所内 (56)参考文献 特開 昭54−39503（ＪＰ，Ａ) 特開 昭58−123148（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数の演算ユニット間を接続した並列処理
計算機において、 前記演算ユニットは、データ入力用端子及びデータ出力
用端子を備えるバッファメモリと、該バッファメモリに
転送すべきデータを格納するプロセッサと、該バッファ
メモリのデータの出力を制御する制御手段とを備え、 前記複数の演算ユニットのバッファメモリのうち、一の
バッファメモリのデータ入力用端子と他のバッファメモ
リのデータ出力用端子とがデータ線で接続されることに
より、前記バッファメモリが直列に接続されると共に、 各演算ユニットの制御手段間は、バッファメモリからの
データ出力の同期をとるための信号を伝え、前記データ
線と異なる制御線で接続され、 各制御手段は、該制御手段が前記制御線に出力する前記
同期をとるための信号、及び他の制御手段が前記制御線
に出力する前記同期をとるための信号に基づいて、該制
御手段が含まれる演算ユニットのバッファメモリからの
データ出力を互いに同期をとって一斉に行う ことを特徴とする並列処理計算機。 - 【請求項２】特許請求の範囲第１項に記載の並列処理計
算機において、 各制御手段は、該制御手段が含まれる演算ユニットのプ
ロセッサとバッファメモリ間のデータ転送と、該バッフ
ァメモリのデータの入出力を時分割に制御することを特
徴とする並列処理計算機。 - 【請求項３】特許請求の範囲第１項に記載の並列処理計
算機において、 各制御手段は、設定された転送すべきデータ数に基づい
て、該制御手段が含まれる演算ユニットのバッファメモ
リからのデータ出力を制御することを特徴とする並列処
理計算機。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273061A JPH0766366B2 (ja) | 1984-12-26 | 1984-12-26 | 並列処理計算機 |
| US06/810,278 US4816993A (en) | 1984-12-24 | 1985-12-18 | Parallel processing computer including interconnected operation units |
| DE8585116294T DE3584767D1 (de) | 1984-12-24 | 1985-12-19 | Parallelverarbeitungsrechner. |
| EP85116294A EP0186150B1 (en) | 1984-12-24 | 1985-12-19 | Parallel processing computer |
| CN85109763A CN1008017B (zh) | 1984-12-24 | 1985-12-23 | 并行处理计算机 |
| KR1019850009782A KR930009760B1 (ko) | 1984-12-24 | 1985-12-24 | 병렬처리계산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273061A JPH0766366B2 (ja) | 1984-12-26 | 1984-12-26 | 並列処理計算機 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330992A Division JPH0749842A (ja) | 1993-12-27 | 1993-12-27 | 並列処理計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61151773A JPS61151773A (ja) | 1986-07-10 |
| JPH0766366B2 true JPH0766366B2 (ja) | 1995-07-19 |
Family
ID=17522602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273061A Expired - Lifetime JPH0766366B2 (ja) | 1984-12-24 | 1984-12-26 | 並列処理計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766366B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7653736B2 (en) * | 2001-12-14 | 2010-01-26 | Nxp B.V. | Data processing system having multiple processors and a communications means in a data processing system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439503A (en) * | 1977-09-05 | 1979-03-27 | Hitachi Ltd | Priority selection system in ring transmission line |
-
1984
- 1984-12-26 JP JP59273061A patent/JPH0766366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61151773A (ja) | 1986-07-10 |
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