JPH0749842A - 並列処理計算機 - Google Patents
並列処理計算機Info
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- JPH0749842A JPH0749842A JP5330992A JP33099293A JPH0749842A JP H0749842 A JPH0749842 A JP H0749842A JP 5330992 A JP5330992 A JP 5330992A JP 33099293 A JP33099293 A JP 33099293A JP H0749842 A JPH0749842 A JP H0749842A
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Abstract
(57)【要約】
【目的】本発明の目的は、プロセッサ間でのデータ転送
を一斉にでき、遠方のプロセッサ間のデータ転送を高速
化できる並列処理計算機を提供することにある。 【構成】演算ユニットＰi のバッファメモリ２のデータ
入力端子と演算ユニットＰi-1のバッファメモリのデー
タ出力端子，演算ユニットＰi のバッファメモリのデー
タ出力端子と演算ユニットＰi+1 のバッファメモリのデ
ータ入力端子をそれぞれ単方向データ転送信号線２０
１，２０２で接続し、演算ユニットＰi のデータ転送制
御回路３と演算ユニットＰi-1 のデータ転送制御回路
３，演算ユニットＰiのデータ転送制御回路３と演算ユ
ニットＰi+1 のデータ転送制御回路３をそれぞれ双方向
制御線３１０，３２０で接続しデータ転送バスを構成す
る。
を一斉にでき、遠方のプロセッサ間のデータ転送を高速
化できる並列処理計算機を提供することにある。 【構成】演算ユニットＰi のバッファメモリ２のデータ
入力端子と演算ユニットＰi-1のバッファメモリのデー
タ出力端子，演算ユニットＰi のバッファメモリのデー
タ出力端子と演算ユニットＰi+1 のバッファメモリのデ
ータ入力端子をそれぞれ単方向データ転送信号線２０
１，２０２で接続し、演算ユニットＰi のデータ転送制
御回路３と演算ユニットＰi-1 のデータ転送制御回路
３，演算ユニットＰiのデータ転送制御回路３と演算ユ
ニットＰi+1 のデータ転送制御回路３をそれぞれ双方向
制御線３１０，３２０で接続しデータ転送バスを構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は並列処理計算機に係り、
特に偏微分方程式の数値解を並列処理により求めるのに
好適な多重命令流多重データ流型並列処理計算機に関す
る。
特に偏微分方程式の数値解を並列処理により求めるのに
好適な多重命令流多重データ流型並列処理計算機に関す
る。
【０００２】
【発明の背景】従来、複数台のプロセッサによって並列
に処理する計算機が発表されている。特に偏微分方程式
を解くための並列処理計算機がACM Transactions on Co
mputerSystems，Ｖo1．１，Ｎo.３，August １９８３，
ｐ１９５−２２１に提案されている。この計算機では複
数の演算ユニットが二次元格子に配置されている。演算
ユニットはプロセッサとバッファメモリからなり隣接す
るプロセッサを互いに共有するバッファメモリを介して
接続している。各プロセッサは演算装置とメモリからな
り、メモリには演算装置の命令コードと数値データが記
憶されている多重命令流多重データ流型並列処理計算機
である。この計算機の利点は、ホストとなるプロセッサ
がプロセッサ格子に命令を送る単一命令流多重データ流
型並列処理計算機と異なり非同期に並列処理できる利点
がある。隣接するプロセッサ間でのデータ転送は、送信
側プロセッサが受信側プロセッサと互いに共有するメモ
リへデータを格納し、受信側プロセッサが格納されたデ
ータを入力することで行われる。この計算機で偏微分方
程式を数値的に解くとき、計算格子とプロセッサの二次
元格子を対応させ、隣接するプロセッサ間で一斉にデー
タを交換することにより、並列処理することができる。
しかし、計算モデルによっては、隣接するプロセッサ間
だけでなく、遠方のプロセッサ間でデータを交換する必
要がある。遠方のプロセッサ間でデータの転送は、中継
するプロセッサを通じて行うことができるが、中継する
プロセッサがデータを入力し、出力するため時間を要
し、データ処理時間に対する転送時間の比率が大きくな
り処理性能が上がらないという問題がある。
に処理する計算機が発表されている。特に偏微分方程式
を解くための並列処理計算機がACM Transactions on Co
mputerSystems，Ｖo1．１，Ｎo.３，August １９８３，
ｐ１９５−２２１に提案されている。この計算機では複
数の演算ユニットが二次元格子に配置されている。演算
ユニットはプロセッサとバッファメモリからなり隣接す
るプロセッサを互いに共有するバッファメモリを介して
接続している。各プロセッサは演算装置とメモリからな
り、メモリには演算装置の命令コードと数値データが記
憶されている多重命令流多重データ流型並列処理計算機
である。この計算機の利点は、ホストとなるプロセッサ
がプロセッサ格子に命令を送る単一命令流多重データ流
型並列処理計算機と異なり非同期に並列処理できる利点
がある。隣接するプロセッサ間でのデータ転送は、送信
側プロセッサが受信側プロセッサと互いに共有するメモ
リへデータを格納し、受信側プロセッサが格納されたデ
ータを入力することで行われる。この計算機で偏微分方
程式を数値的に解くとき、計算格子とプロセッサの二次
元格子を対応させ、隣接するプロセッサ間で一斉にデー
タを交換することにより、並列処理することができる。
しかし、計算モデルによっては、隣接するプロセッサ間
だけでなく、遠方のプロセッサ間でデータを交換する必
要がある。遠方のプロセッサ間でデータの転送は、中継
するプロセッサを通じて行うことができるが、中継する
プロセッサがデータを入力し、出力するため時間を要
し、データ処理時間に対する転送時間の比率が大きくな
り処理性能が上がらないという問題がある。
【０００３】更に、バッファメモリとして入出力ポート
が同一のメモリを用いているため、両隣のプロセッサが
バッファメモリに同時にアクセスしないように制御しな
ければならなかった。
が同一のメモリを用いているため、両隣のプロセッサが
バッファメモリに同時にアクセスしないように制御しな
ければならなかった。
【０００４】
【発明の目的】本発明の目的は、プロセッサ間でのデー
タ転送を一斉にでき、遠方のプロセッサ間のデータ転送
を高速化できる並列処理計算機を提供することにある。
タ転送を一斉にでき、遠方のプロセッサ間のデータ転送
を高速化できる並列処理計算機を提供することにある。
【０００５】
【発明の概要】上記目的を達成するために、本発明は、
データ入力用端子とデータ出力用端子を備えた複数のバ
ッファメモリと、該バッファメモリ間を、一のバッファ
メモリのデータ入力用端子と他のバッファメモリのデー
タ出力用端子とがデータ線で接続されるように互いに直
列に接続して構成したデータ転送バスと、前記バッファ
メモリ間を転送するデータ数を設定するプロセッサと、
該プロセッサが設定した転送データ数に基づいて前記バ
ッファメモリ間のデータ転送を制御するデータ転送制御
回路とを備えたものである。
データ入力用端子とデータ出力用端子を備えた複数のバ
ッファメモリと、該バッファメモリ間を、一のバッファ
メモリのデータ入力用端子と他のバッファメモリのデー
タ出力用端子とがデータ線で接続されるように互いに直
列に接続して構成したデータ転送バスと、前記バッファ
メモリ間を転送するデータ数を設定するプロセッサと、
該プロセッサが設定した転送データ数に基づいて前記バ
ッファメモリ間のデータ転送を制御するデータ転送制御
回路とを備えたものである。
【０００６】本発明では、プロセッサはバッファメモリ
間の転送データ数を設定すればよく、データ転送制御回
路が該転送データ数に基づいてバッファメモリ間のデー
タ転送を制御できるので、中間のプロセッサを経由せず
にバッファメモリ間でデータを直接転送できる。また、
バッファメモリがデータ入力用端子とデータ出力用端子
を備え、データ転送制御回路によりバッファメモリへの
データの入出力を同時に行うように制御できるので、バ
ッファメモリ間でデータを一斉に転送できる。
間の転送データ数を設定すればよく、データ転送制御回
路が該転送データ数に基づいてバッファメモリ間のデー
タ転送を制御できるので、中間のプロセッサを経由せず
にバッファメモリ間でデータを直接転送できる。また、
バッファメモリがデータ入力用端子とデータ出力用端子
を備え、データ転送制御回路によりバッファメモリへの
データの入出力を同時に行うように制御できるので、バ
ッファメモリ間でデータを一斉に転送できる。
【０００７】
【発明の実施例】以下、本発明の一実施例を図面を用い
て説明する。
て説明する。
【０００８】図１は本発明の並列処理計算機の構成を示
す概略図であり、複数の演算ユニットを一次元に配置し
た例を示す。図１において、１はプロセッサ、２はFirs
t InFirst Out 型バッファメモリ、３はデータ転送制御
回路であり、プロセッサ１とデータ転送制御回路３を双
方向データ・アドレス線１０１で接続し、データ転送制
御回路３とバッファメモリ２を単方向のデータ信号線３
０１，３０２と単方向の制御信号線３０３，３０４によ
って接続し１台の演算ユニットを構成する。
す概略図であり、複数の演算ユニットを一次元に配置し
た例を示す。図１において、１はプロセッサ、２はFirs
t InFirst Out 型バッファメモリ、３はデータ転送制御
回路であり、プロセッサ１とデータ転送制御回路３を双
方向データ・アドレス線１０１で接続し、データ転送制
御回路３とバッファメモリ２を単方向のデータ信号線３
０１，３０２と単方向の制御信号線３０３，３０４によ
って接続し１台の演算ユニットを構成する。
【０００９】演算ユニットＰi は両隣の演算ユニットＰ
i-1およびＰi+1と接続される。すなわち、演算ユニット
Ｐi のバッファメモリ２のデータ入力端子と演算ユニッ
トＰi-1 のバッファメモリのデータ出力端子，演算ユニ
ットＰi のバッファメモリのデータ出力端子と演算ユニ
ットＰi+1 のバッファメモリのデータ入力端子をそれぞ
れ単方向データ転送信号線２０１，２０２で接続し、演
算ユニットＰi のデータ転送制御回路３と演算ユニット
Ｐi-1 のデータ転送制御回路３，演算ユニットＰi のデ
ータ転送制御回路３と演算ユニットＰi+1 のデータ転送
制御回路３をそれぞれ双方向制御線３１０，３２０で接
続しデータ転送バスを構成する。
i-1およびＰi+1と接続される。すなわち、演算ユニット
Ｐi のバッファメモリ２のデータ入力端子と演算ユニッ
トＰi-1 のバッファメモリのデータ出力端子，演算ユニ
ットＰi のバッファメモリのデータ出力端子と演算ユニ
ットＰi+1 のバッファメモリのデータ入力端子をそれぞ
れ単方向データ転送信号線２０１，２０２で接続し、演
算ユニットＰi のデータ転送制御回路３と演算ユニット
Ｐi-1 のデータ転送制御回路３，演算ユニットＰi のデ
ータ転送制御回路３と演算ユニットＰi+1 のデータ転送
制御回路３をそれぞれ双方向制御線３１０，３２０で接
続しデータ転送バスを構成する。
【００１０】図２はＭ×Ｎ台の演算ユニットを二次元格
子に配置した並列処理計算機の実施例を示す。プロセッ
サ１毎にバッファメモリ２とデータ転送制御回路３を行
方向，列方向にそれぞれ設け一次元配置の実施例と同様
に接続し演算ユニットを構成する。行毎と列毎にバッフ
ァメモリ２およびデータ転送制御回路３を接続し、行方
向Ｍ本，列方向Ｎ本の互いに独立したデータ転送バスを
構成する。行方向または列方向のデータ転送をプロセッ
サ１を経由せずに行い、行と列が共に相異なるプロセッ
サ１間のデータ転送を送信側・受信側の２台のプロセッ
サと行または列が一致しているプロセッサを経由して行
う。
子に配置した並列処理計算機の実施例を示す。プロセッ
サ１毎にバッファメモリ２とデータ転送制御回路３を行
方向，列方向にそれぞれ設け一次元配置の実施例と同様
に接続し演算ユニットを構成する。行毎と列毎にバッフ
ァメモリ２およびデータ転送制御回路３を接続し、行方
向Ｍ本，列方向Ｎ本の互いに独立したデータ転送バスを
構成する。行方向または列方向のデータ転送をプロセッ
サ１を経由せずに行い、行と列が共に相異なるプロセッ
サ１間のデータ転送を送信側・受信側の２台のプロセッ
サと行または列が一致しているプロセッサを経由して行
う。
【００１１】演算ユニットを二次元配置する実施例にお
いても、行毎，列毎の構成は一次元配置と同様である。
以下、一次元配置の実施例に基づいて説明する。
いても、行毎，列毎の構成は一次元配置と同様である。
以下、一次元配置の実施例に基づいて説明する。
【００１２】図３は演算ユニット内の構成を示す概略図
である。プロセッサ１は演算装置１１とメモリ１２から
なり、データ転送制御回路３はカウンタ回路３１と入出
力信号発生回路３２からなる。プロセッサ１内のメモリ
１２には、演算装置１１の命令コードと数値データが格
納されており、各プロセッサで、演算は非同期に行われ
る。データ転送制御回路３はプロセッサ１とバッファメ
モリ２とのデータ入出力，バッファメモリ２の単方向デ
ータ転送信号線２０２へのデータ出力，バッファメモリ
２の単方向データ転送信号線２０１からのデータ入力を
制御する回路である。バッファメモリ２の単方向データ
転送信号線２０２へのデータ出力は、プロセッサ１が入
出力信号発生回路３２から出力制御信号線３０４へ出力
される信号数をカウンタ回路３１へ設定し、出力制御信
号線３０４へ出力される信号により行われる。単方向デ
ータ転送信号線２０１からバッファメモリ２へのデータ
入力は、双方制御線３１０により送られる隣接する演算
ユニットが単方向データ転送信号線２０１へデータを出
力したことを示す信号に同期して入出力信号発生回路３
２から入力制御信号線３０３へ出力される信号により行
われる。
である。プロセッサ１は演算装置１１とメモリ１２から
なり、データ転送制御回路３はカウンタ回路３１と入出
力信号発生回路３２からなる。プロセッサ１内のメモリ
１２には、演算装置１１の命令コードと数値データが格
納されており、各プロセッサで、演算は非同期に行われ
る。データ転送制御回路３はプロセッサ１とバッファメ
モリ２とのデータ入出力，バッファメモリ２の単方向デ
ータ転送信号線２０２へのデータ出力，バッファメモリ
２の単方向データ転送信号線２０１からのデータ入力を
制御する回路である。バッファメモリ２の単方向データ
転送信号線２０２へのデータ出力は、プロセッサ１が入
出力信号発生回路３２から出力制御信号線３０４へ出力
される信号数をカウンタ回路３１へ設定し、出力制御信
号線３０４へ出力される信号により行われる。単方向デ
ータ転送信号線２０１からバッファメモリ２へのデータ
入力は、双方制御線３１０により送られる隣接する演算
ユニットが単方向データ転送信号線２０１へデータを出
力したことを示す信号に同期して入出力信号発生回路３
２から入力制御信号線３０３へ出力される信号により行
われる。
【００１３】また、入出力制御信号線１０２の信号は、
プロセッサ１からバッファメモリ２へのデータの入出力
を制御する。
プロセッサ１からバッファメモリ２へのデータの入出力
を制御する。
【００１４】以下、プロセッサ間のデータ転送の流れを
説明する。図４は、プロセッサ間のデータ転送の流れ図
である。
説明する。図４は、プロセッサ間のデータ転送の流れ図
である。
【００１５】(1）各プロセッサ１が他のプロセッサの動
作とは無関係に、他のプロセッサに転送するデータを入
力データ信号線３０１によりバッファメモリ２に格納す
る。 (2）各プロセッサ１が、演算ユニット間の転送データ数
をデータ転送制御回路３のカウンタの計数値として設定
する。
作とは無関係に、他のプロセッサに転送するデータを入
力データ信号線３０１によりバッファメモリ２に格納す
る。 (2）各プロセッサ１が、演算ユニット間の転送データ数
をデータ転送制御回路３のカウンタの計数値として設定
する。
【００１６】(3）各データ転送制御回路３がバッファメ
モリ２へ、入力制御信号線３０３と出力制御信号線３０
４を通じ、入力制御信号と出力制御信号を出力し、バッ
ファメモリ２のデータ入出力を行い、バッファメモリ間
でデータの転送が行われる。バッファメモリとしてFirs
t In First Out型メモリを用いることによりバッファメ
モリへ入力した順にデータが出力される。データ転送バ
ス上のデータの並び順を保障するために、データ転送フ
ラグが全てのプロセッサがバッファメモリへデータを格
納し終えたことを示すとともに、転送が開始される。
モリ２へ、入力制御信号線３０３と出力制御信号線３０
４を通じ、入力制御信号と出力制御信号を出力し、バッ
ファメモリ２のデータ入出力を行い、バッファメモリ間
でデータの転送が行われる。バッファメモリとしてFirs
t In First Out型メモリを用いることによりバッファメ
モリへ入力した順にデータが出力される。データ転送バ
ス上のデータの並び順を保障するために、データ転送フ
ラグが全てのプロセッサがバッファメモリへデータを格
納し終えたことを示すとともに、転送が開始される。
【００１７】(4）バッファメモリ間の転送数を計数し、
データ転送制御回路３のカウンタの計数値をカウントダ
ウンする。
データ転送制御回路３のカウンタの計数値をカウントダ
ウンする。
【００１８】(5）カウンタの計数値がゼロになった時点
で、出力制御信号の発生を止め、データ転送フラグをリ
セットする。
で、出力制御信号の発生を止め、データ転送フラグをリ
セットする。
【００１９】(6）各プロセッサ１は、データ転送フラグ
がリセットされたことを確認しバッファメモリ２からデ
ータを読込む。
がリセットされたことを確認しバッファメモリ２からデ
ータを読込む。
【００２０】次に図５から図８を用いて、本発明の並列
処理計算機における主要部であるデータ転送制御回路の
動作について詳細に説明する。
処理計算機における主要部であるデータ転送制御回路の
動作について詳細に説明する。
【００２１】図５はデータ転送制御回路の構成を示す構
成図である。図５において、４１はデコーダ回路、４２
はカウンタ、４３は同期回路、５１は出力信号発生回
路、Ｇ１〜Ｇ３はゲート回路、ＯＲ１，ＯＲ２はＯＲ素
子を示す。
成図である。図５において、４１はデコーダ回路、４２
はカウンタ、４３は同期回路、５１は出力信号発生回
路、Ｇ１〜Ｇ３はゲート回路、ＯＲ１，ＯＲ２はＯＲ素
子を示す。
【００２２】プロセッサからの双方向データアドレス信
号線１０１はデータ信号線１１１，アドレス信号線１１
２，読書制御信号線１１３からなる。バッファメモリ，
カウンタ，同期回路にはそれぞれ１ワード分のアドレス
が割当てられている。
号線１０１はデータ信号線１１１，アドレス信号線１１
２，読書制御信号線１１３からなる。バッファメモリ，
カウンタ，同期回路にはそれぞれ１ワード分のアドレス
が割当てられている。
【００２３】プロセッサによるバッファメモリへのデー
タ入出力は、バッファメモリのアドレスに対して、デー
タの書込みあるいは読出し命令を実行することにより行
われる。すなわち、デコーダ回路４１によりアドレス信
号線１１２のアドレス信号がバッファメモリのアドレス
であることを判定し、読書制御信号線１１３の読書制御
信号が書込みの場合（例えば、論理“０”）は入力制御
信号線４１１に入力制御信号を、読書制御信号が読出し
の場合（例えば、論理“１”）は出力制御信号線４１２
に出力制御信号を発生させ、ＯＲ素子ＯＲ１あるいはＯ
Ｒ２を経てバッファメモリの書込（Ｗ）または読出
（Ｒ）制御端子に印加する。ここで、入力制御信号線４
１１と出力制御信号線４１２とで、図３の入出力制御信
号線１０２を構成している。また、この時４１１の入力
制御信号，４１２の出力制御信号によってゲート回路Ｇ
１，Ｇ２を開き、バッファメモリの入力データ信号線３
０１又は出力データ信号線３０２をプロセッサ側のデー
タ信号線１１１に接続する。
タ入出力は、バッファメモリのアドレスに対して、デー
タの書込みあるいは読出し命令を実行することにより行
われる。すなわち、デコーダ回路４１によりアドレス信
号線１１２のアドレス信号がバッファメモリのアドレス
であることを判定し、読書制御信号線１１３の読書制御
信号が書込みの場合（例えば、論理“０”）は入力制御
信号線４１１に入力制御信号を、読書制御信号が読出し
の場合（例えば、論理“１”）は出力制御信号線４１２
に出力制御信号を発生させ、ＯＲ素子ＯＲ１あるいはＯ
Ｒ２を経てバッファメモリの書込（Ｗ）または読出
（Ｒ）制御端子に印加する。ここで、入力制御信号線４
１１と出力制御信号線４１２とで、図３の入出力制御信
号線１０２を構成している。また、この時４１１の入力
制御信号，４１２の出力制御信号によってゲート回路Ｇ
１，Ｇ２を開き、バッファメモリの入力データ信号線３
０１又は出力データ信号線３０２をプロセッサ側のデー
タ信号線１１１に接続する。
【００２４】次に隣接する演算ユニットのバッファメモ
リ間のデータ転送制御について説明する。バッファメモ
リ間のデータ転送は、データ転送制御回路３に転送語数
を送出することにより開始される。すなわち、プロセッ
サはカウンタ４２に割当てられたアドレスに対して転送
語数の書込み命令を実行する。これにより、デコーダ回
路４１でカウンタセット信号線４１３にカウンタセット
信号を発生させ、カウンタ４２の計数値にデータ信号線
１１１の信号、即ち転送語数を設定する。
リ間のデータ転送制御について説明する。バッファメモ
リ間のデータ転送は、データ転送制御回路３に転送語数
を送出することにより開始される。すなわち、プロセッ
サはカウンタ４２に割当てられたアドレスに対して転送
語数の書込み命令を実行する。これにより、デコーダ回
路４１でカウンタセット信号線４１３にカウンタセット
信号を発生させ、カウンタ４２の計数値にデータ信号線
１１１の信号、即ち転送語数を設定する。
【００２５】カウンタセット信号は同期回路４３にも入
力され、同期回路４３ではデータ転送フラグを転送フラ
グ線４３２にセットし、全ての演算ユニットのデータ転
送フラグが転送フラグ線３１２，３２２にセットされる
と、出力信号発生回路５１に転送指令信号線４３１を介
して転送指令信号を送出する。
力され、同期回路４３ではデータ転送フラグを転送フラ
グ線４３２にセットし、全ての演算ユニットのデータ転
送フラグが転送フラグ線３１２，３２２にセットされる
と、出力信号発生回路５１に転送指令信号線４３１を介
して転送指令信号を送出する。
【００２６】出力信号発生回路５１は転送指令信号が論
理“１”の間、周期的に出力制御信号線５１１にバッフ
ァメモリの出力制御信号を送出すると共に、隣（データ
の流れに対して下流側）のバッファメモリに対して入力
制御信号線３２１に入力制御信号を送出する。５１１の
出力制御信号はカウンタ４２にも入力され、カウンタ４
２はこの信号によりカウンタの計数値をカウントダウン
し、値が０になると転送終了信号線４２１により転送終
了信号を同期回路４３に送出する。同期回路４３は転送
終了信号によって、４３２のデータ転送フラグをリセッ
トすると共に、４３１の転送指令信号もリセットし、出
力信号発生回路５１からの出力制御信号の送出を止め
る。
理“１”の間、周期的に出力制御信号線５１１にバッフ
ァメモリの出力制御信号を送出すると共に、隣（データ
の流れに対して下流側）のバッファメモリに対して入力
制御信号線３２１に入力制御信号を送出する。５１１の
出力制御信号はカウンタ４２にも入力され、カウンタ４
２はこの信号によりカウンタの計数値をカウントダウン
し、値が０になると転送終了信号線４２１により転送終
了信号を同期回路４３に送出する。同期回路４３は転送
終了信号によって、４３２のデータ転送フラグをリセッ
トすると共に、４３１の転送指令信号もリセットし、出
力信号発生回路５１からの出力制御信号の送出を止め
る。
【００２７】５１１の出力制御信号はＯＲ素子ＯＲ２を
経てバッファメモリ２の読出制御端子Ｒに入力される。
また、３２１の入力制御信号は下流側のデータ転送制御
回路の入力制御信号線３１１に接続されているので、Ｏ
Ｒ素子ＯＲ１を経て下流バッファメモリの書込制御端子
Ｗに入力される。したがって上述の動作によりバッファ
メモリ２から読出されたデータは、下流バッファメモリ
に順に書込まれ、隣接演算ユニットにデータが転送され
る。
経てバッファメモリ２の読出制御端子Ｒに入力される。
また、３２１の入力制御信号は下流側のデータ転送制御
回路の入力制御信号線３１１に接続されているので、Ｏ
Ｒ素子ＯＲ１を経て下流バッファメモリの書込制御端子
Ｗに入力される。したがって上述の動作によりバッファ
メモリ２から読出されたデータは、下流バッファメモリ
に順に書込まれ、隣接演算ユニットにデータが転送され
る。
【００２８】図６は同期回路４３の具体的な回路構成の
実施例を示したものである。図６のＦＦ１，ＦＦ２はＳ
Ｒフリップフロップであり、Ｓ端子に論理“１”が印加
されるとＱ出力が論理“１”となり、Ｒ端子に“１”が
印加されるとＱ出力が“０”となるものである。また、
Ｑ出力はＱ出力の論理反転したものである。したがっ
て、ＦＦ１のＱ出力、即ち転送フラグ線４３２のデータ
転送フラグは、カウンタセット信号線４１３のカウンタ
セット信号により“１”にセットされ、転送終了信号線
４２１の転送終了信号により“０”にリセットされる。
実施例を示したものである。図６のＦＦ１，ＦＦ２はＳ
Ｒフリップフロップであり、Ｓ端子に論理“１”が印加
されるとＱ出力が論理“１”となり、Ｒ端子に“１”が
印加されるとＱ出力が“０”となるものである。また、
Ｑ出力はＱ出力の論理反転したものである。したがっ
て、ＦＦ１のＱ出力、即ち転送フラグ線４３２のデータ
転送フラグは、カウンタセット信号線４１３のカウンタ
セット信号により“１”にセットされ、転送終了信号線
４２１の転送終了信号により“０”にリセットされる。
【００２９】ＩＶ１はオープンコレクタ出力のＮＯＴ素
子であり、この出力信号は転送フラグ線３１２及び３２
２により両隣のＮＯＴ素子ＩＶ１出力と接続されてい
る。したがって、全演算ユニットのＮＯＴ素子ＩＶ１の
出力同志が直結されていることになるため、この出力信
号は全演算ユニットのＩＶ１の入力が“０”のとき、す
なわちＦＦ１のＱ出力(データ転送フラグ)が“１”のと
きに論理“１”となり、全演算ユニットでデータ転送フ
ラグがセットされたことを示す。したがってこの信号に
よりＦＦ２をセットし、ＦＦ１のＱ出力によりＦＦ２を
リセットすると、ＦＦ２のＱ出力である転送指令信号線
４３１の転送指令信号には全演算ユニットのデータ転送
フラグがセットされた時から、自己の演算ユニットのカ
ウンタ４２の値が０になるまでの間“１”となる信号が
出力される。
子であり、この出力信号は転送フラグ線３１２及び３２
２により両隣のＮＯＴ素子ＩＶ１出力と接続されてい
る。したがって、全演算ユニットのＮＯＴ素子ＩＶ１の
出力同志が直結されていることになるため、この出力信
号は全演算ユニットのＩＶ１の入力が“０”のとき、す
なわちＦＦ１のＱ出力(データ転送フラグ)が“１”のと
きに論理“１”となり、全演算ユニットでデータ転送フ
ラグがセットされたことを示す。したがってこの信号に
よりＦＦ２をセットし、ＦＦ１のＱ出力によりＦＦ２を
リセットすると、ＦＦ２のＱ出力である転送指令信号線
４３１の転送指令信号には全演算ユニットのデータ転送
フラグがセットされた時から、自己の演算ユニットのカ
ウンタ４２の値が０になるまでの間“１”となる信号が
出力される。
【００３０】図７は出力信号発生回路５１の具体的な回
路構成の例を示したものである。この回路は転送指令信
号線４３１の転送指令信号が“１”である間、出力制御
信号線５１１に出力制御信号を、入力制御信号線３２１
に入力制御信号を周期的に発生させるものであり、図８
にタイミングチャートを示す。図７において、ＤＬ１，
ＤＬ２は遅延素子を示し、入力信号を定められた時間だ
け遅延させて出力するものである。また、ＭＭＶ１はモ
ノステーブルマルチパイプレータであり、CLK入力が印
加された時点から一定時間幅のパルスを出力するもの
で、出力パルス幅は抵抗ＲとコンデンサＣの値により定
められる。
路構成の例を示したものである。この回路は転送指令信
号線４３１の転送指令信号が“１”である間、出力制御
信号線５１１に出力制御信号を、入力制御信号線３２１
に入力制御信号を周期的に発生させるものであり、図８
にタイミングチャートを示す。図７において、ＤＬ１，
ＤＬ２は遅延素子を示し、入力信号を定められた時間だ
け遅延させて出力するものである。また、ＭＭＶ１はモ
ノステーブルマルチパイプレータであり、CLK入力が印
加された時点から一定時間幅のパルスを出力するもの
で、出力パルス幅は抵抗ＲとコンデンサＣの値により定
められる。
【００３１】４３１の転送指令信号が“１”になると、
ＦＦ３のＱ出力初期値は“０”であるのでＡＮＤ素子Ａ
ＮＤ１の出力は“１”となる。この信号はＦＦ３のＳ入
力に印加されているので、ＦＦ３のＱ出力は“１”とな
り、これによりＡＮＤ１の出力は“０”に戻る（図８Ｆ
Ｆ３Ｓ入力）。また、ＡＮＤ１の出力はＭＭＶ１のＣＬ
Ｋ入力にもなっているため、ＭＭＶ１のＱ出力には一定
時間幅Ｔｗのパルスが出力される（図８ＭＭＶ１出
力）。遅延素子ＤＬ２はＦＦ３のリセット信号を発生さ
せるためのものであり、ＤＬ２，ＩＶ２，ＡＮＤ２によ
りＭＭＶ１Ｑ出力パルスの立下り時に時間幅Ｔｄ２のパ
ルスを作り、ＦＦ３Ｒ入力に印加する。この信号により
ＦＦ３Ｑ出力は“０”に戻る。遅延素子ＤＬ１はＦＦ３
Ｑ出力の“０”時間を設定するものであり、ＦＦ３Ｑ出
力が“０”に戻った後、ＤＬ１の遅延時間Ｔｄ１経過後
に回路の初期状態に戻り、再びＡＮＤ１の出力が“１”
となって上述の動作が繰り返される。
ＦＦ３のＱ出力初期値は“０”であるのでＡＮＤ素子Ａ
ＮＤ１の出力は“１”となる。この信号はＦＦ３のＳ入
力に印加されているので、ＦＦ３のＱ出力は“１”とな
り、これによりＡＮＤ１の出力は“０”に戻る（図８Ｆ
Ｆ３Ｓ入力）。また、ＡＮＤ１の出力はＭＭＶ１のＣＬ
Ｋ入力にもなっているため、ＭＭＶ１のＱ出力には一定
時間幅Ｔｗのパルスが出力される（図８ＭＭＶ１出
力）。遅延素子ＤＬ２はＦＦ３のリセット信号を発生さ
せるためのものであり、ＤＬ２，ＩＶ２，ＡＮＤ２によ
りＭＭＶ１Ｑ出力パルスの立下り時に時間幅Ｔｄ２のパ
ルスを作り、ＦＦ３Ｒ入力に印加する。この信号により
ＦＦ３Ｑ出力は“０”に戻る。遅延素子ＤＬ１はＦＦ３
Ｑ出力の“０”時間を設定するものであり、ＦＦ３Ｑ出
力が“０”に戻った後、ＤＬ１の遅延時間Ｔｄ１経過後
に回路の初期状態に戻り、再びＡＮＤ１の出力が“１”
となって上述の動作が繰り返される。
【００３２】なお、ＭＭＶ１のパルス幅Ｔｗ及び遅延素
子のＤＬ１の遅延時間Ｔｄ１は、バッファメモリ素子の
アクセス時間，サイクル時間等の特性に合わせて設定さ
れるものである。
子のＤＬ１の遅延時間Ｔｄ１は、バッファメモリ素子の
アクセス時間，サイクル時間等の特性に合わせて設定さ
れるものである。
【００３３】以下、図９，図１０に基づいてデータ転送
例を示す。演算ユニット内のバッファメモリはｎ語のデ
ータを格納することができるFirst In First Out型で、
バッファメモリ内のデータ並びは格納順によって定ま
り、出力はバッファメモリ内のデータ並びの先頭データ
から行われる。
例を示す。演算ユニット内のバッファメモリはｎ語のデ
ータを格納することができるFirst In First Out型で、
バッファメモリ内のデータ並びは格納順によって定ま
り、出力はバッファメモリ内のデータ並びの先頭データ
から行われる。
【００３４】図９は演算ユニットが４台で、全てのプロ
セッサが２台離れたプロセッサへ１語のデータを転送す
る時のバッファメモリの内容の変化とデータ転送制御回
路のカウンタの計数値の変化を示す。
セッサが２台離れたプロセッサへ１語のデータを転送す
る時のバッファメモリの内容の変化とデータ転送制御回
路のカウンタの計数値の変化を示す。
【００３５】(1）各々のプロセッサが、Ａ，Ｂ，Ｃ，Ｄ
の各々１語のデータをバッファメモリへ格納し、データ
転送制御回路のカウンタの計数値を２に設定する。
の各々１語のデータをバッファメモリへ格納し、データ
転送制御回路のカウンタの計数値を２に設定する。
【００３６】(2）バッファメモリ間で、１語のデータを
出力しデータ転送制御回路のカウンタの計数値は１とな
る。
出力しデータ転送制御回路のカウンタの計数値は１とな
る。
【００３７】(3）バッファメモリ間で、更に１語のデー
タが転送され、データ転送制御回路のカウンタの計数値
は０となり、バッファメモ間でのデータ転送が終了す
る。データは２つ先のバッファメモリへ転送されてお
り、プロセッサがデータを読込む。
タが転送され、データ転送制御回路のカウンタの計数値
は０となり、バッファメモ間でのデータ転送が終了す
る。データは２つ先のバッファメモリへ転送されてお
り、プロセッサがデータを読込む。
【００３８】図１０は、演算ユニットが４台で、全ての
プロセッサが１つの演算ユニットＰ4 のプロセッサへ１
語のデータを転送する時のバッファメモリの内容とデー
タ転送制御回路の計数値の変化を示す。
プロセッサが１つの演算ユニットＰ4 のプロセッサへ１
語のデータを転送する時のバッファメモリの内容とデー
タ転送制御回路の計数値の変化を示す。
【００３９】(1）Ｐ4 以外の全てのプロセッサが１語の
データＡ，Ｂ，Ｃをバッファメモリへ格納し、データ転
送制御回路の計数値を各々１，２，３，０と設定する。
データＡ，Ｂ，Ｃをバッファメモリへ格納し、データ転
送制御回路の計数値を各々１，２，３，０と設定する。
【００４０】(2）演算ユニットＰ1とＰ2，Ｐ2とＰ3，Ｐ
3とＰ4のバッファメモリ間で１語のデータが転送され、
データ転送制御回路のカウンタの計数値が０，１，２，
０となる。
3とＰ4のバッファメモリ間で１語のデータが転送され、
データ転送制御回路のカウンタの計数値が０，１，２，
０となる。
【００４１】(3）更に演算ユニットＰ2とＰ3，Ｐ3とＰ4
のバッファメモリ間で１語のデータが転送され、データ
転送制御回路のカウンタの計数値が０，０，１，０とな
る。 (4）更に演算ユニットＰ3とＰ4のバッファメモリ間で１
語のデータが転送されデータ転送制御回路の計数値が全
て０となり、演算ユニットＰ4 のプロセッサがバッファ
メモリからデータを読込み転送を終了する。
のバッファメモリ間で１語のデータが転送され、データ
転送制御回路のカウンタの計数値が０，０，１，０とな
る。 (4）更に演算ユニットＰ3とＰ4のバッファメモリ間で１
語のデータが転送されデータ転送制御回路の計数値が全
て０となり、演算ユニットＰ4 のプロセッサがバッファ
メモリからデータを読込み転送を終了する。
【００４２】以上述べたように、各プロセッサがバッフ
ァメモリへ格納するデータ数とデータ転送制御回路のカ
ウンタへ設定する計数値に応じて各種の転送モードを選
択する。
ァメモリへ格納するデータ数とデータ転送制御回路のカ
ウンタへ設定する計数値に応じて各種の転送モードを選
択する。
【００４３】上述した例のように、バッファメモリをル
ープに接続してデータ転送バスを構成するため、図１に
おいて、プロセッサ台数がＮ台の場合演算ユニットＰi
から演算ユニットＰi-1 へのデータ転送は、（Ｎ−２）
台の演算ユニットのバッファメモリを経由して行われ
る。すなわち、各プロセッサが１語のデータをバッファ
メモリに格納し、データ転送制御回路のカウンタの計数
値を（Ｎ−１）に設定することにより、演算ユニットＰ
i から演算ユニットＰi-1 へのデータ転送が行われる。
ープに接続してデータ転送バスを構成するため、図１に
おいて、プロセッサ台数がＮ台の場合演算ユニットＰi
から演算ユニットＰi-1 へのデータ転送は、（Ｎ−２）
台の演算ユニットのバッファメモリを経由して行われ
る。すなわち、各プロセッサが１語のデータをバッファ
メモリに格納し、データ転送制御回路のカウンタの計数
値を（Ｎ−１）に設定することにより、演算ユニットＰ
i から演算ユニットＰi-1 へのデータ転送が行われる。
【００４４】以下、並列計算例を説明する。二次元Pois
son 方程式
son 方程式
【００４５】
【数１】
【００４６】（ｔ；時間，ｘ；行方向位置，ｙ；列方向
位置，φ；求める変数）を、時間と位置について差分化
し
位置，φ；求める変数）を、時間と位置について差分化
し
【００４７】
【数２】
【００４８】となる。
【００４９】境界条件
【００５０】
【数３】
【００５１】を与え、各格子点でのφを計算する（λ＝
Δｔ／Δｘ2＝Δｔ／Δｙ2、Δｔは差分化する時間間
隔、Δｘ；Δｙは差分化する格子点間隔、φij(n）の
ｉ，ｊは二次元格子の配列を示す添字、ｎは時刻（ｎ）
を示す添字。）。計算する格子点として４行８列の格子
点を選びＮ＝４，Ｍ＝８とする。計算は図２に示すプロ
セッサを二次元に配置した並列処理計算機で行う。並列
処理計算機は演算ユニットを４行８列に配置した構成と
し、演算ユニットは同じ添字を持つ格子点での計算をす
る。
Δｔ／Δｘ2＝Δｔ／Δｙ2、Δｔは差分化する時間間
隔、Δｘ；Δｙは差分化する格子点間隔、φij(n）の
ｉ，ｊは二次元格子の配列を示す添字、ｎは時刻（ｎ）
を示す添字。）。計算する格子点として４行８列の格子
点を選びＮ＝４，Ｍ＝８とする。計算は図２に示すプロ
セッサを二次元に配置した並列処理計算機で行う。並列
処理計算機は演算ユニットを４行８列に配置した構成と
し、演算ユニットは同じ添字を持つ格子点での計算をす
る。
【００５２】以下図１１を用いて並列処理の流れを説明
する。図１１は並列計算の流れを示す流れ図である。
する。図１１は並列計算の流れを示す流れ図である。
【００５３】(1）各プロセッサでφijの初期値φij(0）
を設定する。
を設定する。
【００５４】(2）各プロセッサが行方向転送用バッファ
メモリにφij(n）を格納。カウンタの計数値を１に設定
し、転送する。
メモリにφij(n）を格納。カウンタの計数値を１に設定
し、転送する。
【００５５】(3）各プロセッサが列方向転送用バッファ
メモリにφij(n）を格納。カウンタの計数値を１に設定
し、転送する。
メモリにφij(n）を格納。カウンタの計数値を１に設定
し、転送する。
【００５６】(4）各プロセッサが行方向転送用バッファ
メモリにφij(n）を格納。カウンタの計数値を７に設定
し、転送する。
メモリにφij(n）を格納。カウンタの計数値を７に設定
し、転送する。
【００５７】(5）各プロセッサが列方向転送用バッファ
メモリにφij(n）を格納。カウンタの計数値を３に設定
し、転送する。
メモリにφij(n）を格納。カウンタの計数値を３に設定
し、転送する。
【００５８】(6）各プロセッサが前述した差分式に基づ
き、φ(n）からφij(n+1）を計算する。境界と隣接する
格子点でのφijの計算を受け持つプロセッサは、境界条
件の値を用いる。
き、φ(n）からφij(n+1）を計算する。境界と隣接する
格子点でのφijの計算を受け持つプロセッサは、境界条
件の値を用いる。
【００５９】(7）各プロセッサがループした回数を計数
する。
する。
【００６０】(8）計算を終了する。
【００６１】以上述べたように、本発明の並列処理計算
機によれば、複数のプロセッサの並列処理により、Pois
son 方程式等の偏微分方程式の数値解を求めることが可
能である。また、遠方のプロセッサ間でのデータ転送を
高速化できるので、さらに高次の数値モデルへ適用する
ことができる。
機によれば、複数のプロセッサの並列処理により、Pois
son 方程式等の偏微分方程式の数値解を求めることが可
能である。また、遠方のプロセッサ間でのデータ転送を
高速化できるので、さらに高次の数値モデルへ適用する
ことができる。
【００６２】
【発明の効果】本発明によれば、並列処理計算機におい
て、プロセッサ間のデータ転送を中間のプロセッサを経
由せずに一斉に行うことができるので、遠方のプロセッ
サ間のデータ転送を高速化できる効果がある。
て、プロセッサ間のデータ転送を中間のプロセッサを経
由せずに一斉に行うことができるので、遠方のプロセッ
サ間のデータ転送を高速化できる効果がある。
【図１】本発明の一次元配置した並列処理計算機の構成
図。
図。
【図２】本発明の二次元配置した並列処理計算機の構成
図。
図。
【図３】図１の演算ユニットの構成図。
【図４】図１の演算ユニット間の転送動作を示す流れ
図。
図。
【図５】図３のデータ転送制御回路３の構成図。
【図６】図５の同期回路４３の構成図。
【図７】図５の出力信号発生回路５１の構成図。
【図８】図７の出力信号発生回路５１のタイミングチャ
ート図。
ート図。
【図９】データ転送時のバッファメモリの内容の変化を
示す図。
示す図。
【図１０】データ転送時のバッファメモリの内容の変化
を示す図。
を示す図。
【図１１】並列計算例の流れ図。
１…プロセッサ、２…バッファメモリ、３…データ転送
制御回路、１１…演算装置、１２…メモリ、３１…カウ
ンタ回路、３２…入出力信号発生回路、４３…同期回
路、５１…出力信号発生回路、２０１…データ転送信号
線、２０２…データ転送信号線、３０１…入力データ信
号線、３０２…出力データ信号線、３０３…入力制御信
号線、３０４…出力制御信号線。
制御回路、１１…演算装置、１２…メモリ、３１…カウ
ンタ回路、３２…入出力信号発生回路、４３…同期回
路、５１…出力信号発生回路、２０１…データ転送信号
線、２０２…データ転送信号線、３０１…入力データ信
号線、３０２…出力データ信号線、３０３…入力制御信
号線、３０４…出力制御信号線。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】演算ユニットＰi は両隣の演算ユニットＰ
i-1およびＰi+1と接続される。すなわち、演算ユニット
Ｐi のバッファメモリ２のデータ入力端子と演算ユニッ
トＰi-1のバッファメモリ２のデータ出力端子、及び演
算ユニットＰi のバッファメモリ２のデータ出力端子と
演算ユニットＰi+1 のバッファメモリ２のデータ入力端
子をそれぞれ単方向データ転送信号線２０１，２０２で
接続し、演算ユニットＰi のデータ転送制御回路３と演
算ユニットＰi-1 のデータ転送制御回路３、及び演算ユ
ニットＰi のデータ転送制御回路３と演算ユニットＰ
i+1 のデータ転送制御回路３をそれぞれ双方向制御線３
１０，３２０で接続しデータ転送バスを構成する。
i-1およびＰi+1と接続される。すなわち、演算ユニット
Ｐi のバッファメモリ２のデータ入力端子と演算ユニッ
トＰi-1のバッファメモリ２のデータ出力端子、及び演
算ユニットＰi のバッファメモリ２のデータ出力端子と
演算ユニットＰi+1 のバッファメモリ２のデータ入力端
子をそれぞれ単方向データ転送信号線２０１，２０２で
接続し、演算ユニットＰi のデータ転送制御回路３と演
算ユニットＰi-1 のデータ転送制御回路３、及び演算ユ
ニットＰi のデータ転送制御回路３と演算ユニットＰ
i+1 のデータ転送制御回路３をそれぞれ双方向制御線３
１０，３２０で接続しデータ転送バスを構成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】(1）各プロセッサ１が他のプロセッサの動
作とは無関係に、他のプロセッサに転送するデータを入
力データ信号線３０１によりバッファメモリ２に格納す
る。 (2）各プロセッサ１が、演算ユニット間の転送データ数
（転送語数）をデータ転送制御回路３のカウンタの計数
値として設定する。
作とは無関係に、他のプロセッサに転送するデータを入
力データ信号線３０１によりバッファメモリ２に格納す
る。 (2）各プロセッサ１が、演算ユニット間の転送データ数
（転送語数）をデータ転送制御回路３のカウンタの計数
値として設定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図６は同期回路４３の具体的な回路構成の
実施例を示したものである。図６のＦＦ１，ＦＦ２はＳ
Ｒフリップフロップであり、Ｓ端子に論理“１”が印加
されるとＱ出力が論理“１”となり、Ｒ端子に“１”が
印加されるとＱ出力が“０”となるものである。また、
ｑ出力はＱ出力の論理反転したものである。したがっ
て、ＦＦ１のＱ出力、即ち転送フラグ線４３２のデータ
転送フラグは、カウンタセット信号線４１３のカウンタ
セット信号により“１”にセットされ、転送終了信号線
４２１の転送終了信号により“０”にリセットされる。
実施例を示したものである。図６のＦＦ１，ＦＦ２はＳ
Ｒフリップフロップであり、Ｓ端子に論理“１”が印加
されるとＱ出力が論理“１”となり、Ｒ端子に“１”が
印加されるとＱ出力が“０”となるものである。また、
ｑ出力はＱ出力の論理反転したものである。したがっ
て、ＦＦ１のＱ出力、即ち転送フラグ線４３２のデータ
転送フラグは、カウンタセット信号線４１３のカウンタ
セット信号により“１”にセットされ、転送終了信号線
４２１の転送終了信号により“０”にリセットされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】ＩＶ１はオープンコレクタ出力のＮＯＴ素
子であり、この出力信号は転送フラグ線３１２及び３２
２により両隣のＮＯＴ素子ＩＶ１出力と接続されてい
る。したがって、全演算ユニットのＮＯＴ素子ＩＶ１の
出力同志が直結されていることになるため、この出力信
号は全演算ユニットのＩＶ１の入力が“０”のとき、す
なわちＦＦ１のＱ出力（データ転送フラグ）が“１”の
ときに論理“１”となり、全演算ユニットでデータ転送
フラグがセットされたことを示す。したがってこの信号
によりＦＦ２をセットし、ＦＦ１のｑ出力によりＦＦ２
をリセットすると、ＦＦ２のＱ出力である転送指令信号
線４３１の転送指令信号には全演算ユニットのデータ転
送フラグがセットされた時から、自己の演算ユニットの
カウンタ４２の値が０になるまでの間“１”となる信号
が出力される。
子であり、この出力信号は転送フラグ線３１２及び３２
２により両隣のＮＯＴ素子ＩＶ１出力と接続されてい
る。したがって、全演算ユニットのＮＯＴ素子ＩＶ１の
出力同志が直結されていることになるため、この出力信
号は全演算ユニットのＩＶ１の入力が“０”のとき、す
なわちＦＦ１のＱ出力（データ転送フラグ）が“１”の
ときに論理“１”となり、全演算ユニットでデータ転送
フラグがセットされたことを示す。したがってこの信号
によりＦＦ２をセットし、ＦＦ１のｑ出力によりＦＦ２
をリセットすると、ＦＦ２のＱ出力である転送指令信号
線４３１の転送指令信号には全演算ユニットのデータ転
送フラグがセットされた時から、自己の演算ユニットの
カウンタ４２の値が０になるまでの間“１”となる信号
が出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】図７は出力信号発生回路５１の具体的な回
路構成の例を示したものである。この回路は転送指令信
号線４３１の転送指令信号が“１”である間、出力制御
信号線５１１に出力制御信号を、入力制御信号線３２１
に入力制御信号を周期的に発生させるものであり、図８
にタイミングチャートを示す。図７において、ＤＬ１，
ＤＬ２は遅延素子を示し、入力信号を定められた時間Ｔ
ｄ１，Ｔｄ２だけ遅延させて出力するものである。ま
た、ＭＭＶ１はモノステーブルマルチバイブレータであ
り、ＣＬＫ入力が印加された時点から一定時間幅Ｔｗの
パルスを出力するもので、出力パルス幅は抵抗Ｒとコン
デンサＣの値により定められる。
路構成の例を示したものである。この回路は転送指令信
号線４３１の転送指令信号が“１”である間、出力制御
信号線５１１に出力制御信号を、入力制御信号線３２１
に入力制御信号を周期的に発生させるものであり、図８
にタイミングチャートを示す。図７において、ＤＬ１，
ＤＬ２は遅延素子を示し、入力信号を定められた時間Ｔ
ｄ１，Ｔｄ２だけ遅延させて出力するものである。ま
た、ＭＭＶ１はモノステーブルマルチバイブレータであ
り、ＣＬＫ入力が印加された時点から一定時間幅Ｔｗの
パルスを出力するもので、出力パルス幅は抵抗Ｒとコン
デンサＣの値により定められる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】４３１の転送指令信号が“１”になると、
ＦＦ３のＱ出力初期値は“０”であるのでＡＮＤ素子Ａ
ＮＤ１の出力は“１”となる。この信号はＦＦ３のＳ入
力に印加されているので、ＦＦ３のＱ出力は“１”とな
り、これによりＡＮＤ１の出力は“０”に戻る（図８の
ＦＦ３Ｓ入力）。また、ＡＮＤ１の出力はＭＭＶ１のＣ
ＬＫ入力にもなっているため、ＭＭＶ１のＱ出力には一
定時間幅Ｔｗのパルスが出力される(図８のＭＭＶ１出
力)。遅延素子ＤＬ２はＦＦ３のリセット信号を発生さ
せるためのものであり、ＤＬ２，ＩＶ２，ＡＮＤ２によ
りＭＭＶ１Ｑ出力パルスの立上り時から時間Ｔｄ２だけ
遅れたパルスを作り、ＦＦ３Ｒ入力に印加する。この信
号によりＦＦ３Ｑ出力は“０”に戻る。遅延素子ＤＬ１
はＦＦ３Ｑ出力の“０”時間を設定するものであり、Ｆ
Ｆ３Ｑ出力が“０”に戻った後、ＤＬ１の遅延時間Ｔｄ
１経過後に回路の初期状態に戻り、再びＡＮＤ１の出力
が“１”となって上述の動作が繰り返される。
ＦＦ３のＱ出力初期値は“０”であるのでＡＮＤ素子Ａ
ＮＤ１の出力は“１”となる。この信号はＦＦ３のＳ入
力に印加されているので、ＦＦ３のＱ出力は“１”とな
り、これによりＡＮＤ１の出力は“０”に戻る（図８の
ＦＦ３Ｓ入力）。また、ＡＮＤ１の出力はＭＭＶ１のＣ
ＬＫ入力にもなっているため、ＭＭＶ１のＱ出力には一
定時間幅Ｔｗのパルスが出力される(図８のＭＭＶ１出
力)。遅延素子ＤＬ２はＦＦ３のリセット信号を発生さ
せるためのものであり、ＤＬ２，ＩＶ２，ＡＮＤ２によ
りＭＭＶ１Ｑ出力パルスの立上り時から時間Ｔｄ２だけ
遅れたパルスを作り、ＦＦ３Ｒ入力に印加する。この信
号によりＦＦ３Ｑ出力は“０”に戻る。遅延素子ＤＬ１
はＦＦ３Ｑ出力の“０”時間を設定するものであり、Ｆ
Ｆ３Ｑ出力が“０”に戻った後、ＤＬ１の遅延時間Ｔｄ
１経過後に回路の初期状態に戻り、再びＡＮＤ１の出力
が“１”となって上述の動作が繰り返される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】以下、図９，図１０に基づいてデータ転送
例を説明する。演算ユニット内のバッファメモリはｎ語
のデータを格納することができるFirst In First Out型
で、バッファメモリ内のデータ並びは格納順によって定
まり、出力はバッファメモリ内のデータ並びの先頭デー
タから行われる。
例を説明する。演算ユニット内のバッファメモリはｎ語
のデータを格納することができるFirst In First Out型
で、バッファメモリ内のデータ並びは格納順によって定
まり、出力はバッファメモリ内のデータ並びの先頭デー
タから行われる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】を与え、各格子点でのφを計算する（λ＝
Δｔ／Δｘ2＝Δｔ／Δｙ2、Δｔは差分化する時間間
隔、Δｘ，Δｙは差分化する格子点間隔、φij(ｎ)の
ｉ，ｊは二次元格子の配列を示す添字、ｎは時刻（ｎ）
を示す添字。）。計算する格子点として４行８列の格子
点を選びＮ＝４，Ｍ＝８とする。計算は図２に示すプロ
セッサを二次元に配置した並列処理計算機で行う。並列
処理計算機は演算ユニットを４行８列に配置した構成と
し、演算ユニットは同じ添字を持つ格子点での計算をす
る。
Δｔ／Δｘ2＝Δｔ／Δｙ2、Δｔは差分化する時間間
隔、Δｘ，Δｙは差分化する格子点間隔、φij(ｎ)の
ｉ，ｊは二次元格子の配列を示す添字、ｎは時刻（ｎ）
を示す添字。）。計算する格子点として４行８列の格子
点を選びＮ＝４，Ｍ＝８とする。計算は図２に示すプロ
セッサを二次元に配置した並列処理計算機で行う。並列
処理計算機は演算ユニットを４行８列に配置した構成と
し、演算ユニットは同じ添字を持つ格子点での計算をす
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】(6）各プロセッサが前述した差分式に基づ
き、φij(ｎ)からφij(ｎ＋１)を計算する。境界と隣接
する格子点でのφijの計算を受け持つプロセッサは、境
界条件の値を用いる。
き、φij(ｎ)からφij(ｎ＋１)を計算する。境界と隣接
する格子点でのφijの計算を受け持つプロセッサは、境
界条件の値を用いる。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (2)
- 【請求項１】データ入力用端子とデータ出力用端子を備
えた複数のバッファメモリと、 該バッファメモリ間を、一のバッファメモリのデータ入
力用端子と他のバッファメモリのデータ出力用端子とが
データ線で接続されるように互いに直列に接続して構成
したデータ転送バスと、 前記バッファメモリ間を転送するデータ数を設定するプ
ロセッサと、 該プロセッサが設定した転送データ数に基づいて前記バ
ッファメモリ間のデータ転送を制御するデータ転送制御
回路とを備えたことを特徴とする並列処理計算機。 - 【請求項２】特許請求の範囲第１項に記載の並列処理計
算機において、 前記データ転送制御回路は、前記転送データ数を監視す
ることにより、前記プロセッサが有するデータの送出を
制御することを特徴とする並列処理計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330992A JPH0749842A (ja) | 1993-12-27 | 1993-12-27 | 並列処理計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330992A JPH0749842A (ja) | 1993-12-27 | 1993-12-27 | 並列処理計算機 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273061A Division JPH0766366B2 (ja) | 1984-12-24 | 1984-12-26 | 並列処理計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749842A true JPH0749842A (ja) | 1995-02-21 |
Family
ID=18238629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330992A Pending JPH0749842A (ja) | 1993-12-27 | 1993-12-27 | 並列処理計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749842A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439503A (en) * | 1977-09-05 | 1979-03-27 | Hitachi Ltd | Priority selection system in ring transmission line |
| JPS5633726A (en) * | 1979-08-27 | 1981-04-04 | Hitachi Ltd | Inter-computer channel connecting system |
| JPS59200328A (ja) * | 1983-04-27 | 1984-11-13 | Ricoh Co Ltd | デ−タ転送回路を内蔵した中央処理装置 |
-
1993
- 1993-12-27 JP JP5330992A patent/JPH0749842A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439503A (en) * | 1977-09-05 | 1979-03-27 | Hitachi Ltd | Priority selection system in ring transmission line |
| JPS5633726A (en) * | 1979-08-27 | 1981-04-04 | Hitachi Ltd | Inter-computer channel connecting system |
| JPS59200328A (ja) * | 1983-04-27 | 1984-11-13 | Ricoh Co Ltd | デ−タ転送回路を内蔵した中央処理装置 |
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