JPH0766376A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0766376A JPH0766376A JP21161693A JP21161693A JPH0766376A JP H0766376 A JPH0766376 A JP H0766376A JP 21161693 A JP21161693 A JP 21161693A JP 21161693 A JP21161693 A JP 21161693A JP H0766376 A JPH0766376 A JP H0766376A
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Abstract
(57)【要約】
【構成】 素子側ウェーハ１に酸化膜３を作成し(ST11
2）、これと支持側ウェーハ２とを接着し、接着ウェー
ハＷ1 を形成する(ST2）。その後、素子側ウェーハ１を
５μｍまで研磨し、ＳＯＩ構造を持つウェーハＷ2 を作
成する(ST3）。その後、そのウェーハＷ2 に対し、例え
ば、１２００℃、１時間、Ｈ2 ：Ａｒ＝５：１の不活性
雰囲気中で熱処理を行って、本発明に係るＳＯＩウェー
ハＷ3 を形成する(ST4）。 【効果】 光散乱点やＯＳＦ密度の評価結果が向上し、
フォトカプラへの応用では光生成効率２０〜３０％の向
上が見られ、ゲートアレーへの応用では、２０％以上の
歩留まり向上が確認された。基板起因のゲート酸化膜不
良が改善され薄い酸化膜で高耐圧が得られることにもな
った。
2）、これと支持側ウェーハ２とを接着し、接着ウェー
ハＷ1 を形成する(ST2）。その後、素子側ウェーハ１を
５μｍまで研磨し、ＳＯＩ構造を持つウェーハＷ2 を作
成する(ST3）。その後、そのウェーハＷ2 に対し、例え
ば、１２００℃、１時間、Ｈ2 ：Ａｒ＝５：１の不活性
雰囲気中で熱処理を行って、本発明に係るＳＯＩウェー
ハＷ3 を形成する(ST4）。 【効果】 光散乱点やＯＳＦ密度の評価結果が向上し、
フォトカプラへの応用では光生成効率２０〜３０％の向
上が見られ、ゲートアレーへの応用では、２０％以上の
歩留まり向上が確認された。基板起因のゲート酸化膜不
良が改善され薄い酸化膜で高耐圧が得られることにもな
った。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板、特にＳＯ
Ｉ構造接着ウェーハの製造方法に関するものである。
Ｉ構造接着ウェーハの製造方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化が進むにつれＳＯＩ
構造が注目されてきた。例えば、ＭＯＳＦＥＴの場合、
微細化につれ動作電圧や電流も小さくなるが、ソース、
ドレイン領域とバルクとのＰＮ接合面により形成される
寄生容量の存在により動作が遅くなることが懸念され
る。しかし、ＳＯＩ構造の基板を用いることにより、全
体がシリコンで形成されている基板を用いたＦＥＴのソ
ース、ドレイン領域とバルクとのＰＮ接合面における底
の部分が、ＳＯＩ構造の基板ではソース、ドレイン領域
と絶縁膜との接触面に代わることとなって、その分だけ
ＰＮ接合面が小さくなり、寄生容量が大幅に削減され、
高速化が可能となる。
構造が注目されてきた。例えば、ＭＯＳＦＥＴの場合、
微細化につれ動作電圧や電流も小さくなるが、ソース、
ドレイン領域とバルクとのＰＮ接合面により形成される
寄生容量の存在により動作が遅くなることが懸念され
る。しかし、ＳＯＩ構造の基板を用いることにより、全
体がシリコンで形成されている基板を用いたＦＥＴのソ
ース、ドレイン領域とバルクとのＰＮ接合面における底
の部分が、ＳＯＩ構造の基板ではソース、ドレイン領域
と絶縁膜との接触面に代わることとなって、その分だけ
ＰＮ接合面が小さくなり、寄生容量が大幅に削減され、
高速化が可能となる。
【０００３】また、チャネルを低抵抗化するために不純
物濃度を上げることが行われるが、これは全体がシリコ
ンの基板において微細化につれてショートチャネル効果
やパンチスルーの問題がシビアになるが、ＳＯＩ構造の
場合、チャネル領域がソース、ドレイン領域と中間絶縁
膜層とで囲まれる領域に制限されるため、空乏層の広が
りが抑制されて、それらショートチャネル効果やパンチ
スルーを防止することができる。
物濃度を上げることが行われるが、これは全体がシリコ
ンの基板において微細化につれてショートチャネル効果
やパンチスルーの問題がシビアになるが、ＳＯＩ構造の
場合、チャネル領域がソース、ドレイン領域と中間絶縁
膜層とで囲まれる領域に制限されるため、空乏層の広が
りが抑制されて、それらショートチャネル効果やパンチ
スルーを防止することができる。
【０００４】
【発明が解決しようとする課題】ところで、このような
優れた長所を持つＳＯＩ構造の製造法は各種考えられて
いるが、Ｓｉ−ＳｉＯ2 界面及び薄膜Ｓｉ層の結晶欠陥
の問題を抑制できるという点で接着式ＳＯＩ構造のプロ
セスが最も有力視されている。
優れた長所を持つＳＯＩ構造の製造法は各種考えられて
いるが、Ｓｉ−ＳｉＯ2 界面及び薄膜Ｓｉ層の結晶欠陥
の問題を抑制できるという点で接着式ＳＯＩ構造のプロ
セスが最も有力視されている。
【０００５】この接着ウェーハプロセスは、２枚のウェ
ーハ材料を用意し、その少なくとも一方の表面に酸化膜
を被着させた後、それら２枚のウェーハ材料を２００℃
以上（望ましくは１０００℃程度）の高温熱処理で強固
に接着一体化させる、というものである。
ーハ材料を用意し、その少なくとも一方の表面に酸化膜
を被着させた後、それら２枚のウェーハ材料を２００℃
以上（望ましくは１０００℃程度）の高温熱処理で強固
に接着一体化させる、というものである。
【０００６】しかし、この従来の接着法は有力ではある
ものの、材料ウェーハとなるＣＺウェーハが酸化膜の品
質に大きく影響するＳＭＤ(Surface Micro Defect)を多
く含んでいるため、充分なものとは言いにくかった。
ものの、材料ウェーハとなるＣＺウェーハが酸化膜の品
質に大きく影響するＳＭＤ(Surface Micro Defect)を多
く含んでいるため、充分なものとは言いにくかった。
【０００７】また、酸化膜等の絶縁膜を介して接着した
ＳＯＩ構造を持つ接着ウェーハは高耐圧素子等に用いる
ことが考えられており、この場合、中間絶縁膜層の耐電
圧特性が重要となる。
ＳＯＩ構造を持つ接着ウェーハは高耐圧素子等に用いる
ことが考えられており、この場合、中間絶縁膜層の耐電
圧特性が重要となる。
【０００８】しかし、従来、この耐電圧特性を上げるに
は、酸化膜の品質の悪さを酸化膜を厚くして補償するし
かなく、酸化膜を厚くするとシリコンと酸化膜との内部
応力の違いにより、接着ウェーハに反りが発生し易くな
るため、ＳＯＩ基板の高耐圧素子への採用の実現は今だ
厳しい状況にある。
は、酸化膜の品質の悪さを酸化膜を厚くして補償するし
かなく、酸化膜を厚くするとシリコンと酸化膜との内部
応力の違いにより、接着ウェーハに反りが発生し易くな
るため、ＳＯＩ基板の高耐圧素子への採用の実現は今だ
厳しい状況にある。
【０００９】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、ＳＭ
Ｄが低減されたＳＯＩ構造の半導体基板を形成できる半
導体基板の製造方法を提供することにある。
鑑みてなされたもので、その目的とするところは、ＳＭ
Ｄが低減されたＳＯＩ構造の半導体基板を形成できる半
導体基板の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体基板の製
造方法は、ＳＯＩ構造を有する接着ウェーハの材料であ
る２枚の材料ウェーハの少なくとも一方の被接着面に絶
縁膜を形成する工程と、前記２枚の材料ウェーハを接着
する工程と、その接着体に対し、還元性あるいは不活性
雰囲気中において１０００℃以上の高温で３０分以上の
熱処理を施したものを上記接着ウェーハとして形成する
工程とを含むことを特徴とする。
造方法は、ＳＯＩ構造を有する接着ウェーハの材料であ
る２枚の材料ウェーハの少なくとも一方の被接着面に絶
縁膜を形成する工程と、前記２枚の材料ウェーハを接着
する工程と、その接着体に対し、還元性あるいは不活性
雰囲気中において１０００℃以上の高温で３０分以上の
熱処理を施したものを上記接着ウェーハとして形成する
工程とを含むことを特徴とする。
【００１１】本発明はまた２枚の材料ウェーハの接着体
に対して熱処理を施す前に該接着体の素子形成層を所定
の厚さに研磨する工程を含むことが可能である。
に対して熱処理を施す前に該接着体の素子形成層を所定
の厚さに研磨する工程を含むことが可能である。
【００１２】更に接着ウェーハの素子形成面をｐＨ８以
上の塩基性水溶液に浸すか、あるいは該水溶液から蒸発
する蒸気に晒す工程を含むことも可能である。
上の塩基性水溶液に浸すか、あるいは該水溶液から蒸発
する蒸気に晒す工程を含むことも可能である。
【００１３】なお、上記不活性雰囲気は、Ｎ2 、Ｈｅ、
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのうち少なくとも一つからなる
不活性ガスから形成される。
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのうち少なくとも一つからなる
不活性ガスから形成される。
【００１４】また、上記還元性雰囲気は、このような不
活性ガスとＨ2 、ＣＯのうち少なくとも一方との混合ガ
スによって形成することが可能である。
活性ガスとＨ2 、ＣＯのうち少なくとも一方との混合ガ
スによって形成することが可能である。
【００１５】
【作用】本発明によれば、従来のウェーハと本発明ウェ
ーハとについてレーザを用いた光散乱点方式のパーティ
クルカウンタによって散乱点の計数を行うとともに、Ｏ
ＳＦ密度の評価を行った結果、両評価結果ともに本発明
のウェーハは従来のウェーハに比べ密度値が激減するこ
とが確認された（図２及び図３参照。）。
ーハとについてレーザを用いた光散乱点方式のパーティ
クルカウンタによって散乱点の計数を行うとともに、Ｏ
ＳＦ密度の評価を行った結果、両評価結果ともに本発明
のウェーハは従来のウェーハに比べ密度値が激減するこ
とが確認された（図２及び図３参照。）。
【００１６】このようにＳＭＤが減少したことは具体的
なデバイスへの応用試験を行ったときも良好な結果が出
たことによっても証明された。
なデバイスへの応用試験を行ったときも良好な結果が出
たことによっても証明された。
【００１７】例えば、フォトカプラへ応用し、その光生
成効率の計測を行ったところ、従来に比べ２０〜３０％
の向上が見られた（図４参照。）。
成効率の計測を行ったところ、従来に比べ２０〜３０％
の向上が見られた（図４参照。）。
【００１８】また、ゲートアレーへの応用を試みたと
き、従来より２０％以上の歩留まり向上が確認された
（図６参照。）。また、基板起因のゲート酸化膜不良を
ほぼ零にすることができ、ＢＩ不良等の酸化膜信頼性不
良の大幅低減が可能となることがわかった。これによっ
て、その不良が改善される分だけ薄い酸化膜で高耐圧が
得られる。
き、従来より２０％以上の歩留まり向上が確認された
（図６参照。）。また、基板起因のゲート酸化膜不良を
ほぼ零にすることができ、ＢＩ不良等の酸化膜信頼性不
良の大幅低減が可能となることがわかった。これによっ
て、その不良が改善される分だけ薄い酸化膜で高耐圧が
得られる。
【００１９】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係る半導体基
板の製造プロセスを説明するものである。
つつ説明する。図１は本発明の一実施例に係る半導体基
板の製造プロセスを説明するものである。
【００２０】この図において、まず、それぞれ素子側な
らびに支持側とする２枚のウェーハ１，２を準備する。
素子側ウェーハ１としては例えばＣＺ−Ｎ型（１００）
５”φを用意し（ＳＴ１１１）、これに例えば１１００
℃、１８０分のＢＯＸ（水素燃焼）酸化により膜厚１．
０μｍの酸化膜３を作成する（ＳＴ１１２）。このとき
支持側ウェーハ２としてはＣＺ−Ｎ型（１００）ρ＝５
０Ω・ｃｍを採用することができる（ＳＴ１２）。
らびに支持側とする２枚のウェーハ１，２を準備する。
素子側ウェーハ１としては例えばＣＺ−Ｎ型（１００）
５”φを用意し（ＳＴ１１１）、これに例えば１１００
℃、１８０分のＢＯＸ（水素燃焼）酸化により膜厚１．
０μｍの酸化膜３を作成する（ＳＴ１１２）。このとき
支持側ウェーハ２としてはＣＺ−Ｎ型（１００）ρ＝５
０Ω・ｃｍを採用することができる（ＳＴ１２）。
【００２１】その後、素子側ウェーハ１及び支持側ウェ
ーハ２を接着し、接着ウェーハＷ1を形成する（ＳＴ
２）。そして、このウェーハＷ1 を、Ｎ2 ／Ｏ2 の雰囲
気中で、１１００℃、２時間のアニールを行い、その
後、素子側ウェーハ１を５μｍまで研磨し、ＳＯＩ構造
を持つウェーハＷ2 を作成した（ＳＴ３）。
ーハ２を接着し、接着ウェーハＷ1を形成する（ＳＴ
２）。そして、このウェーハＷ1 を、Ｎ2 ／Ｏ2 の雰囲
気中で、１１００℃、２時間のアニールを行い、その
後、素子側ウェーハ１を５μｍまで研磨し、ＳＯＩ構造
を持つウェーハＷ2 を作成した（ＳＴ３）。
【００２２】その後、そのウェーハＷ2 に対し、１２０
０℃、１時間、Ｈ2 ：Ａｒ＝５：１の雰囲気中で熱処理
を行って、本発明に係るＳＯＩウェーハＷ3 を形成する
（ＳＴ４）。
０℃、１時間、Ｈ2 ：Ａｒ＝５：１の雰囲気中で熱処理
を行って、本発明に係るＳＯＩウェーハＷ3 を形成する
（ＳＴ４）。
【００２３】図２は、従来のウェーハ（上記ステージＳ
Ｔ３の段階のウェーハＷ2 ＝サンプルＡ）と上記実施例
によるウェーハ（ＳＴ４の段階のウェーハ＝サンプル
Ｂ）とについてレーザを用いた光散乱点方式のパーティ
クルカウンタによって散乱点の計数を行った結果を示す
ものである。
Ｔ３の段階のウェーハＷ2 ＝サンプルＡ）と上記実施例
によるウェーハ（ＳＴ４の段階のウェーハ＝サンプル
Ｂ）とについてレーザを用いた光散乱点方式のパーティ
クルカウンタによって散乱点の計数を行った結果を示す
ものである。
【００２４】この際、両サンプルＡ，Ｂ共に、Ｈ
2 Ｏ2 ：ＮＨ3 ＯＨ：Ｈ2 Ｏ＝１：１：２０の水溶液に
浸し、７０℃で２０分間保持し、レーザを用いた光散乱
方式のパーティクルカウンタによって大きさ０．１〜
０．２μｍの基板上の散乱点の計数を行った。
2 Ｏ2 ：ＮＨ3 ＯＨ：Ｈ2 Ｏ＝１：１：２０の水溶液に
浸し、７０℃で２０分間保持し、レーザを用いた光散乱
方式のパーティクルカウンタによって大きさ０．１〜
０．２μｍの基板上の散乱点の計数を行った。
【００２５】図２に示すヒストグラムよれば、高温短時
間熱処理（ＳＴ４）を行ったサンプルＢは、これを行わ
ないサンプルＡに比べ、光散乱点が極めて低いのがわか
る。
間熱処理（ＳＴ４）を行ったサンプルＢは、これを行わ
ないサンプルＡに比べ、光散乱点が極めて低いのがわか
る。
【００２６】図３はサンプルＡ及びＢについてＯＳＦ密
度の評価を行った結果を示すものである。
度の評価を行った結果を示すものである。
【００２７】これは、上記光散乱点の評価の後、両サン
プルＡ，Ｂについて、２ｓｔｅｐ熱処理（７８０℃、３
時間＋１０００℃、１６時間、ドライＯ2 ）を行い、Ｈ
Ｆでの酸化膜エッチングを行った後、ＯＳＦ密度の評価
を行った結果である。
プルＡ，Ｂについて、２ｓｔｅｐ熱処理（７８０℃、３
時間＋１０００℃、１６時間、ドライＯ2 ）を行い、Ｈ
Ｆでの酸化膜エッチングを行った後、ＯＳＦ密度の評価
を行った結果である。
【００２８】図３に示すように、サンプルＢはサンプル
Ａに比べ、ＯＳＦ密度が激減していた。
Ａに比べ、ＯＳＦ密度が激減していた。
【００２９】次に、第２の実施例について説明する。第
１の実施例と同様のウェーハ１，２を用い（ＳＴ１１
１，１１２，１２に相当）、膜厚１．０μｍの酸化膜を
はさんで接着する（ＳＴ２に相当）。素子側のウェーハ
１を厚さｔN ＝２０±２μｍまで研磨し（ＳＴ３に相
当）、その後、上記実施例と同様雰囲気中で熱処理を行
った（ＳＴ４に相当）。その後、従来のウェーハ（ＳＴ
３の段階のウェーハ）と第２実施例のウェーハ（ＳＴ４
の段階のウェーハ）とについて、Ｈ2 Ｏ2 ：ＮＨ3Ｏ
Ｈ：Ｈ2 Ｏ＝１：１：２０の水溶液中に浸し、７０℃で
２０分間保持した後、レーザ散乱方式によるパーティク
ルカウンタを用い、大きさ０．１〜０．２μｍのウェー
ハ上の散乱点の計数を行った。その結果、散乱点密度が
０．５個／ｃｍ2 以下のものをサンプルＣ、同値以上の
ものをサンプルＤとしてフォトカプラ用のウェーハとし
て供した。
１の実施例と同様のウェーハ１，２を用い（ＳＴ１１
１，１１２，１２に相当）、膜厚１．０μｍの酸化膜を
はさんで接着する（ＳＴ２に相当）。素子側のウェーハ
１を厚さｔN ＝２０±２μｍまで研磨し（ＳＴ３に相
当）、その後、上記実施例と同様雰囲気中で熱処理を行
った（ＳＴ４に相当）。その後、従来のウェーハ（ＳＴ
３の段階のウェーハ）と第２実施例のウェーハ（ＳＴ４
の段階のウェーハ）とについて、Ｈ2 Ｏ2 ：ＮＨ3Ｏ
Ｈ：Ｈ2 Ｏ＝１：１：２０の水溶液中に浸し、７０℃で
２０分間保持した後、レーザ散乱方式によるパーティク
ルカウンタを用い、大きさ０．１〜０．２μｍのウェー
ハ上の散乱点の計数を行った。その結果、散乱点密度が
０．５個／ｃｍ2 以下のものをサンプルＣ、同値以上の
ものをサンプルＤとしてフォトカプラ用のウェーハとし
て供した。
【００３０】図４はフォトカプラとして供したときの光
生成効率を計測した結果である。この図においては、本
発明を用いない従来製造方法のフォトカプラにおける数
値をＲｅｆとして示している。
生成効率を計測した結果である。この図においては、本
発明を用いない従来製造方法のフォトカプラにおける数
値をＲｅｆとして示している。
【００３１】この図に示すように、本発明に係るサンプ
ルＣは、従来のサンプルＤに比べ２０〜３０％も光生成
効率が向上した。これにより、本発明に係るウェーハを
フォトカプラに使用した場合、光受光部の面積を小さく
できるため、大幅なコストダウンを図ることができる。
ルＣは、従来のサンプルＤに比べ２０〜３０％も光生成
効率が向上した。これにより、本発明に係るウェーハを
フォトカプラに使用した場合、光受光部の面積を小さく
できるため、大幅なコストダウンを図ることができる。
【００３２】さらに、第３の実施例について示すと、ま
ず、第１の実施例と同様のウェーハを用い（ＳＴ１１
１，１１２，１２に相当）、膜厚１．０μｍの酸化膜を
挟んで接着する（ＳＴ２に相当）。素子側のウェーハ１
を厚さ１０００オングストロームまで研磨し（ＳＴ３に
相当）、１２００℃、Ｈ2 雰囲気中でで１時間熱処理を
行う（ＳＴ４に相当）。この後、Ｎ2 Ｏ2 ：ＮＨ3 Ｏ
Ｈ：Ｈ2 Ｏ＝１：１：１５の水溶液中に浸し、７０℃で
２０分間保持し、レーザ散乱方式によるパーティクルカ
ウンタを用い、大きさ０．１〜０．２μｍのウェーハ上
の散乱点の計数を行った。この散乱点密度が０．５個／
１ｃｍ2 以下のものをサンプルＥとし、熱処理を行わな
い従来品をＲｅｆとしてゲート長０．１μｍ、ゲート酸
化膜厚１００オングストロームのトランジスタを使った
ゲートアレー用の基板として供した。
ず、第１の実施例と同様のウェーハを用い（ＳＴ１１
１，１１２，１２に相当）、膜厚１．０μｍの酸化膜を
挟んで接着する（ＳＴ２に相当）。素子側のウェーハ１
を厚さ１０００オングストロームまで研磨し（ＳＴ３に
相当）、１２００℃、Ｈ2 雰囲気中でで１時間熱処理を
行う（ＳＴ４に相当）。この後、Ｎ2 Ｏ2 ：ＮＨ3 Ｏ
Ｈ：Ｈ2 Ｏ＝１：１：１５の水溶液中に浸し、７０℃で
２０分間保持し、レーザ散乱方式によるパーティクルカ
ウンタを用い、大きさ０．１〜０．２μｍのウェーハ上
の散乱点の計数を行った。この散乱点密度が０．５個／
１ｃｍ2 以下のものをサンプルＥとし、熱処理を行わな
い従来品をＲｅｆとしてゲート長０．１μｍ、ゲート酸
化膜厚１００オングストロームのトランジスタを使った
ゲートアレー用の基板として供した。
【００３３】図５はそのデバイス単体の構造を示すもの
である。
である。
【００３４】６０１は支持ウェーハからなる基板、６０
２は層間酸化膜、６０３は素子領域をなすＳＯＩ膜であ
り、このＳＯＩ膜６０３の周囲にはＬＯＣＯＳ構造の素
子分離酸化膜６０４が形成されている。ＳＯＩ膜６０３
の中心部上にはＭＯＳ構造のゲート電極が形成されてお
り、６０５はそのポリシリコンゲート電極膜、６０６は
ゲート酸化膜である。ＳＯＩ膜６０３のゲート電極下の
領域がチャネル形成領域とされ、このチャネル形成領域
と素子分離酸化膜６０４との間にはソース・ドレインと
なるｐ+ 拡散層６０７，６０８が形成されている。
２は層間酸化膜、６０３は素子領域をなすＳＯＩ膜であ
り、このＳＯＩ膜６０３の周囲にはＬＯＣＯＳ構造の素
子分離酸化膜６０４が形成されている。ＳＯＩ膜６０３
の中心部上にはＭＯＳ構造のゲート電極が形成されてお
り、６０５はそのポリシリコンゲート電極膜、６０６は
ゲート酸化膜である。ＳＯＩ膜６０３のゲート電極下の
領域がチャネル形成領域とされ、このチャネル形成領域
と素子分離酸化膜６０４との間にはソース・ドレインと
なるｐ+ 拡散層６０７，６０８が形成されている。
【００３５】図６はサンプルＥによりこのようなデバイ
スからなるゲートアレーを形成したときの歩留まりを従
来のゲートアレー（Ｒｅｆ）のそれと比較して示すもの
である。
スからなるゲートアレーを形成したときの歩留まりを従
来のゲートアレー（Ｒｅｆ）のそれと比較して示すもの
である。
【００３６】この図に示すように、本発明に係るサンプ
ルＥを用いたゲートアレイでは従来品に比べて２０％以
上も歩留まりが向上するのがわかった。また、基板起因
のゲート酸化膜不良をほぼ零にすることができ、ＢＩ不
良等の酸化膜信頼性不良の大幅低減が可能となることが
わかった。これによって、その不良が改善される分だけ
薄い酸化膜で高耐圧が得られる。
ルＥを用いたゲートアレイでは従来品に比べて２０％以
上も歩留まりが向上するのがわかった。また、基板起因
のゲート酸化膜不良をほぼ零にすることができ、ＢＩ不
良等の酸化膜信頼性不良の大幅低減が可能となることが
わかった。これによって、その不良が改善される分だけ
薄い酸化膜で高耐圧が得られる。
【００３７】なお、上記実施例では本発明に係るウェー
ハのフォトカプラ及びゲートアレーへの応用例を示した
が、本発明はＭＯＳデバイス全般に適用することができ
るものである。
ハのフォトカプラ及びゲートアレーへの応用例を示した
が、本発明はＭＯＳデバイス全般に適用することができ
るものである。
【００３８】例えば、ＤＲＡＭ、ＳＲＡＭ、ＭＲＯＭ等
のメモリやＥ2 ＰＲＯＭ等のトンネル酸化膜を用いるメ
モリに対しても特にゲートアレーへの応用時と同等の効
果が得られる。
のメモリやＥ2 ＰＲＯＭ等のトンネル酸化膜を用いるメ
モリに対しても特にゲートアレーへの応用時と同等の効
果が得られる。
【００３９】なお、上記不活性雰囲気は、Ｎ2 、Ｈｅ、
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのうち少なくとも一つからなる
不活性ガスから形成される。
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのうち少なくとも一つからなる
不活性ガスから形成される。
【００４０】また、上記還元性雰囲気は、このような不
活性ガスとＨ2 、ＣＯのうち少なくとも一方との混合ガ
スによって形成することが可能である。
活性ガスとＨ2 、ＣＯのうち少なくとも一方との混合ガ
スによって形成することが可能である。
【００４１】
【発明の効果】以上説明したように本発明によれば、従
来のウェーハと本発明ウェーハとについてレーザを用い
た光散乱点方式のパーティクルカウンタによって散乱点
の計数を行うとともに、ＯＳＦ密度の評価を行った結
果、両評価結果ともに本発明のウェーハは従来のウェー
ハに比べ密度値が激減することが確認された（図２及び
図３参照。）。
来のウェーハと本発明ウェーハとについてレーザを用い
た光散乱点方式のパーティクルカウンタによって散乱点
の計数を行うとともに、ＯＳＦ密度の評価を行った結
果、両評価結果ともに本発明のウェーハは従来のウェー
ハに比べ密度値が激減することが確認された（図２及び
図３参照。）。
【００４２】このようにＳＭＤが減少したことは具体的
なデバイスへの応用試験を行ったときも良好な結果が出
たことによっても証明された。
なデバイスへの応用試験を行ったときも良好な結果が出
たことによっても証明された。
【００４３】例えば、フォトカプラへ応用し、その光生
成効率の計測を行ったところ、従来に比べ２０〜３０％
の向上が見られた（図４参照。）。
成効率の計測を行ったところ、従来に比べ２０〜３０％
の向上が見られた（図４参照。）。
【００４４】また、ゲートアレーへの応用を試みたと
き、従来より２０％以上の歩留まり向上が確認された
（図６参照。）。また、基板起因のゲート酸化膜不良を
ほぼ零にすることができ、ＢＩ不良等の酸化膜信頼性不
良の大幅低減が可能となることがわかった。これによっ
て、その不良が改善される分だけ薄い酸化膜で高耐圧が
得られる。
き、従来より２０％以上の歩留まり向上が確認された
（図６参照。）。また、基板起因のゲート酸化膜不良を
ほぼ零にすることができ、ＢＩ不良等の酸化膜信頼性不
良の大幅低減が可能となることがわかった。これによっ
て、その不良が改善される分だけ薄い酸化膜で高耐圧が
得られる。
【図１】本発明に係る半導体基板の製造方法を図解する
プロセス線図。
プロセス線図。
【図２】本発明方法で製造したＳＯＩウェーハについて
レーザを用いた光散乱点方式のパーティクルカウンタに
よる散乱点の計数結果を示したグラフ。
レーザを用いた光散乱点方式のパーティクルカウンタに
よる散乱点の計数結果を示したグラフ。
【図３】本発明方法で製造したＳＯＩウェーハについて
ＯＳＦ密度の評価を行った結果を示すグラフ。
ＯＳＦ密度の評価を行った結果を示すグラフ。
【図４】本発明方法で製造したＳＯＩウェーハをフォト
カプラに応用したときの光生成効率の評価結果を示すグ
ラフ。
カプラに応用したときの光生成効率の評価結果を示すグ
ラフ。
【図５】本発明方法で製造したＳＯＩウェーハ応用した
ゲートアレーのデバイス単体の構造を示す断面図。
ゲートアレーのデバイス単体の構造を示す断面図。
【図６】本発明方法で製造したＳＯＩウェーハを図５に
示すゲートアレーに応用したときの歩留まり評価結果を
示すグラフ。
示すゲートアレーに応用したときの歩留まり評価結果を
示すグラフ。
ＳＴ１１２ 素子側ウェーハに酸化膜を形成する工程 ＳＴ２ 接着工程 ＳＴ３ 素子形成層研磨工程 ＳＴ４ 還元性または不活性雰囲気でのアニール工程 １ 素子側ウェーハ ２ 支持側ウェーハ ３ 酸化膜 Ｗ1 ＳＴ２の段階で形成される接着ウェーハ Ｗ2 ＳＴ３の段階で形成される接着ウェーハ Ｗ3 ＳＴ４の段階で形成される接着ウェーハ
Claims (3)
- 【請求項１】ＳＯＩ構造を有する接着ウェーハの材料で
ある２枚の材料ウェーハの少なくとも一方の被接着面に
絶縁膜を形成する工程と、 前記２枚の材料ウェーハを接着する工程と、 その接着体に対し、還元性あるいは不活性雰囲気中にお
いて１０００℃以上の高温で３０分以上の熱処理を施し
たものを上記接着ウェーハとして形成する工程と、 を含むことを特徴とする半導体基板の製造方法。 - 【請求項２】２枚の材料ウェーハの接着体に対して熱処
理を施す前に該接着体の素子形成層を所定の厚さに研磨
する工程を含むことを特徴とする請求項１記載の半導体
基板の製造方法。 - 【請求項３】接着ウェーハの素子形成面をｐＨ８以上の
塩基性水溶液に浸すか、あるいは該水溶液から蒸発する
蒸気に晒す工程を含むことを特徴とする請求項１、２の
うちいずれか１項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21161693A JPH0766376A (ja) | 1993-08-26 | 1993-08-26 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21161693A JPH0766376A (ja) | 1993-08-26 | 1993-08-26 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766376A true JPH0766376A (ja) | 1995-03-10 |
Family
ID=16608715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21161693A Pending JPH0766376A (ja) | 1993-08-26 | 1993-08-26 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761526A1 (fr) * | 1997-03-31 | 1998-10-02 | Mitsubishi Electric Corp | Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede |
-
1993
- 1993-08-26 JP JP21161693A patent/JPH0766376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761526A1 (fr) * | 1997-03-31 | 1998-10-02 | Mitsubishi Electric Corp | Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede |
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