JPH0766405A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPH0766405A JPH0766405A JP5210240A JP21024093A JPH0766405A JP H0766405 A JPH0766405 A JP H0766405A JP 5210240 A JP5210240 A JP 5210240A JP 21024093 A JP21024093 A JP 21024093A JP H0766405 A JPH0766405 A JP H0766405A
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Abstract
(57)【要約】
【目的】 本発明は、サージによるＭＯＳＦＥＴのゲー
ト絶縁膜の破壊を防止することを目的とする。 【構成】 ドレイン領域１０３が被保護半導体装置の入
力端子又は出力端子１４の何れかに接続されたＭＯＳＦ
ＥＴ１１０が形成されている基板領域１００内における
ドレイン領域１０３近傍部分の電位を検出する第１の手
段１０４と、検出された電位の変動をＭＯＳＦＥＴ１１
０のゲート電極１０６にフィードバックする第２の手段
１１５とを有することを特徴とする。
ト絶縁膜の破壊を防止することを目的とする。 【構成】 ドレイン領域１０３が被保護半導体装置の入
力端子又は出力端子１４の何れかに接続されたＭＯＳＦ
ＥＴ１１０が形成されている基板領域１００内における
ドレイン領域１０３近傍部分の電位を検出する第１の手
段１０４と、検出された電位の変動をＭＯＳＦＥＴ１１
０のゲート電極１０６にフィードバックする第２の手段
１１５とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、静電サージ（以下、単
にサージと記す）等によって半導体装置が破壊されるの
を防止するための半導体保護装置に関する。
にサージと記す）等によって半導体装置が破壊されるの
を防止するための半導体保護装置に関する。
【０００２】
【従来の技術】従来の半導体保護装置としては、例えば
図１３及び図１４に示すようなものがある。図１３は出
力保護装置を構成するＣＭＯＳを示している。Ｎ型基板
１の主面にＰ型ウェル２とＰ+ 型領域１０，１１及びＮ
+ 型領域１２が形成されている。２つのＰ+ 型領域１０
と１１の間のＮ型基板１の主面上にはゲート酸化膜８を
介してゲート電極１３が形成されている。Ｐ型ウェル２
の主面にはＮ+ 型領域６，７とＰ+ 型領域５が形成され
ている。２つのＮ+ 型領域６，７の間のＰ型ウェル２の
主面上にはゲート酸化膜８を介してゲート電極９が形成
されている。Ｎ型基板１及びＰ型ウェル２の主面上には
フィールド酸化膜３を介して保護膜４が形成されてい
る。
図１３及び図１４に示すようなものがある。図１３は出
力保護装置を構成するＣＭＯＳを示している。Ｎ型基板
１の主面にＰ型ウェル２とＰ+ 型領域１０，１１及びＮ
+ 型領域１２が形成されている。２つのＰ+ 型領域１０
と１１の間のＮ型基板１の主面上にはゲート酸化膜８を
介してゲート電極１３が形成されている。Ｐ型ウェル２
の主面にはＮ+ 型領域６，７とＰ+ 型領域５が形成され
ている。２つのＮ+ 型領域６，７の間のＰ型ウェル２の
主面上にはゲート酸化膜８を介してゲート電極９が形成
されている。Ｎ型基板１及びＰ型ウェル２の主面上には
フィールド酸化膜３を介して保護膜４が形成されてい
る。
【０００３】図１４は上述の出力保護装置及び被保護半
導体装置である前段のＣＭＯＳ部分の等価回路を示して
いる。Ｐ+ 型領域１１をソース領域、Ｐ+ 型領域１０を
ドレイン領域とし、これにゲート酸化膜８上のゲート電
極１３とさらにＮ+ 型領域１２を基板コンタクトとして
ＰｃｈＭＯＳＦＥＴ２０が形成されている。またＰ+型
領域１０をコレクタ、Ｎ型基板１をベース、Ｐ+ 型領域
１１をエミッタとするＰＮＰ型Ｔｒ２２が形成され、Ｐ
+ 型領域１０をアノード、Ｎ型基板１をカソードとする
ダイオード２４が形成されている。一方、Ｐ型ウェル２
内では、Ｎ+ 型領域７をドレイン領域、Ｎ+ 型領域６を
ソース領域とし、これにゲート酸化膜８上のゲート電極
９とさらにＰ+ 型領域５をウェルコンタクトとしてＮｃ
ｈＭＯＳＦＥＴ２１が形成されている。またＮ+ 型領域
７をコレクタ、Ｐ型ウェル２をベース、Ｎ+ 型領域６を
エミッタとするＮＰＮ型Ｔｒ２３が形成され、Ｎ+ 型領
域７をカソード、Ｐ型ウェル２をアノードとするダイオ
ード２５が形成されている。両ＭＯＳＦＥＴ２０，２１
のゲート電極は、前段の被保護半導体装置であるＣＭＯ
Ｓのドレインに接続されている。ＮｃｈＭＯＳＦＥＴ２
１のソース領域、ＮＰＮ型Ｔｒ２３のエミッタ及びダイ
オード２５のアノードはＶｓｓ（低電位）端子に接続さ
れている。ＰｃｈＭＯＳＦＥＴ２０のソース領域、ＰＮ
Ｐ型Ｔｒ２２のエミッタ及びダイオード２４のカソード
はＶｄｄ（高電位）端子に接続されている。またＮｃｈ
ＭＯＳＦＥＴ２１のドレイン領域とＰｃｈＭＯＳＦＥＴ
２０のドレイン領域、ＮＰＮ型Ｔｒ２３のコレクタとＰ
ＮＰ型Ｔｒ２２のコレクタ及びダイオード２５のカソー
ドとダイオード２４のアノードは出力端子１４に接続さ
れてる。抵抗６０は出力保護装置を構成するＣＭＯＳの
ゲート保護抵抗である。
導体装置である前段のＣＭＯＳ部分の等価回路を示して
いる。Ｐ+ 型領域１１をソース領域、Ｐ+ 型領域１０を
ドレイン領域とし、これにゲート酸化膜８上のゲート電
極１３とさらにＮ+ 型領域１２を基板コンタクトとして
ＰｃｈＭＯＳＦＥＴ２０が形成されている。またＰ+型
領域１０をコレクタ、Ｎ型基板１をベース、Ｐ+ 型領域
１１をエミッタとするＰＮＰ型Ｔｒ２２が形成され、Ｐ
+ 型領域１０をアノード、Ｎ型基板１をカソードとする
ダイオード２４が形成されている。一方、Ｐ型ウェル２
内では、Ｎ+ 型領域７をドレイン領域、Ｎ+ 型領域６を
ソース領域とし、これにゲート酸化膜８上のゲート電極
９とさらにＰ+ 型領域５をウェルコンタクトとしてＮｃ
ｈＭＯＳＦＥＴ２１が形成されている。またＮ+ 型領域
７をコレクタ、Ｐ型ウェル２をベース、Ｎ+ 型領域６を
エミッタとするＮＰＮ型Ｔｒ２３が形成され、Ｎ+ 型領
域７をカソード、Ｐ型ウェル２をアノードとするダイオ
ード２５が形成されている。両ＭＯＳＦＥＴ２０，２１
のゲート電極は、前段の被保護半導体装置であるＣＭＯ
Ｓのドレインに接続されている。ＮｃｈＭＯＳＦＥＴ２
１のソース領域、ＮＰＮ型Ｔｒ２３のエミッタ及びダイ
オード２５のアノードはＶｓｓ（低電位）端子に接続さ
れている。ＰｃｈＭＯＳＦＥＴ２０のソース領域、ＰＮ
Ｐ型Ｔｒ２２のエミッタ及びダイオード２４のカソード
はＶｄｄ（高電位）端子に接続されている。またＮｃｈ
ＭＯＳＦＥＴ２１のドレイン領域とＰｃｈＭＯＳＦＥＴ
２０のドレイン領域、ＮＰＮ型Ｔｒ２３のコレクタとＰ
ＮＰ型Ｔｒ２２のコレクタ及びダイオード２５のカソー
ドとダイオード２４のアノードは出力端子１４に接続さ
れてる。抵抗６０は出力保護装置を構成するＣＭＯＳの
ゲート保護抵抗である。
【０００４】被保護半導体装置（内部回路）のＣＭＯＳ
部分においても上述とほぼ同様であり、まずＰｃｈＭＯ
ＳＦＥＴ５０のソース・ドレイン間にはＰＮＰ型Ｔｒ５
２とダイオード５４が並列に接続されている。ＮｃｈＭ
ＯＳＦＥＴ５１のソース・ドレイン間にはＮＰＮ型Ｔｒ
５３とダイオード５５が並列に接続されている。またＶ
ｄｄ端子とＶｓｓ端子の間にはＮｃｈＭＯＳＦＥＴ５１
のソース領域をエミッタ、Ｐ型ウェルをベース、Ｎ型基
板をコレクタとするＮＰＮ型バーティカルＴｒ５６及び
Ｐ型ウェルとＮ型基板の接合からなるダイオード５７が
接続されている。
部分においても上述とほぼ同様であり、まずＰｃｈＭＯ
ＳＦＥＴ５０のソース・ドレイン間にはＰＮＰ型Ｔｒ５
２とダイオード５４が並列に接続されている。ＮｃｈＭ
ＯＳＦＥＴ５１のソース・ドレイン間にはＮＰＮ型Ｔｒ
５３とダイオード５５が並列に接続されている。またＶ
ｄｄ端子とＶｓｓ端子の間にはＮｃｈＭＯＳＦＥＴ５１
のソース領域をエミッタ、Ｐ型ウェルをベース、Ｎ型基
板をコレクタとするＮＰＮ型バーティカルＴｒ５６及び
Ｐ型ウェルとＮ型基板の接合からなるダイオード５７が
接続されている。
【０００５】次に、上述の半導体保護装置の動作を説明
する。
する。
【０００６】（Ａ）サージの極性がＶｓｓ端子に対して
出力端子１４が正となる場合；ダイオード２５が降伏す
るとともにＮＰＮ型Ｔｒ２３がターンオンする。またダ
イオード２４が順バイアスされるとともに以下の３通り
の電流パスが生じる。(i) ダイオード５４と５５が降伏
する。 (ii) ダイオード５４と５５の降伏によりＮＰＮ
型Ｔｒ５３がターンオンする。(iii) ダイオード５７が
降伏するとともにＮＰＮ型Ｔｒ５６がターンオンする。
よってサージ電流は出力端子１４からＶｓｓ端子へ流れ
る。
出力端子１４が正となる場合；ダイオード２５が降伏す
るとともにＮＰＮ型Ｔｒ２３がターンオンする。またダ
イオード２４が順バイアスされるとともに以下の３通り
の電流パスが生じる。(i) ダイオード５４と５５が降伏
する。 (ii) ダイオード５４と５５の降伏によりＮＰＮ
型Ｔｒ５３がターンオンする。(iii) ダイオード５７が
降伏するとともにＮＰＮ型Ｔｒ５６がターンオンする。
よってサージ電流は出力端子１４からＶｓｓ端子へ流れ
る。
【０００７】（Ｂ）サージの極性がＶｓｓ端子に対して
出力端子１４が負となる場合；ダイオード２５が順バイ
アスされる。またダイオード５４と５５及びダイオード
５７が順バイアスされるとともにダイオード２４が降伏
し、ＰＮＰ型Ｔｒ２２がターンオンする。よってサージ
電流はＶｓｓ端子から出力端子１４へ流れる。
出力端子１４が負となる場合；ダイオード２５が順バイ
アスされる。またダイオード５４と５５及びダイオード
５７が順バイアスされるとともにダイオード２４が降伏
し、ＰＮＰ型Ｔｒ２２がターンオンする。よってサージ
電流はＶｓｓ端子から出力端子１４へ流れる。
【０００８】（Ｃ）サージの極性がＶｄｄ端子に対して
出力端子１４が正となる場合；ダイオード２４が順バイ
アスされる。またダイオード２５が降伏しＮＰＮ型Ｔｒ
２３がターンオンしてダイオード５４と５５及びダイオ
ード５７が順バイアスされる。よってサージ電流は出力
端子１４からＶｄｄ端子へ流れる。
出力端子１４が正となる場合；ダイオード２４が順バイ
アスされる。またダイオード２５が降伏しＮＰＮ型Ｔｒ
２３がターンオンしてダイオード５４と５５及びダイオ
ード５７が順バイアスされる。よってサージ電流は出力
端子１４からＶｄｄ端子へ流れる。
【０００９】（Ｄ）サージの極性がＶｄｄ端子に対して
出力端子が負となる場合；ダイオード２４が降伏すると
ともにＰＮＰ型Ｔｒ２２がターンオンする。またダイオ
ード２５が順バイアスされるとともに、以下の３通りの
電流パスが生じる。(i) ダイオード５４と５５が降伏す
る。 (ii) ダイオード５４と５５の降伏によってＰＮＰ
型Ｔｒ５２とＮＰＮ型Ｔｒ５３がターンオンする。(ii
i) ダイオード５７が降伏するとともにＮＰＮ型Ｔｒ５
６がターンオンする。よってサージ電流はＶｄｄ端子か
ら出力端子１４へ流れる。
出力端子が負となる場合；ダイオード２４が降伏すると
ともにＰＮＰ型Ｔｒ２２がターンオンする。またダイオ
ード２５が順バイアスされるとともに、以下の３通りの
電流パスが生じる。(i) ダイオード５４と５５が降伏す
る。 (ii) ダイオード５４と５５の降伏によってＰＮＰ
型Ｔｒ５２とＮＰＮ型Ｔｒ５３がターンオンする。(ii
i) ダイオード５７が降伏するとともにＮＰＮ型Ｔｒ５
６がターンオンする。よってサージ電流はＶｄｄ端子か
ら出力端子１４へ流れる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体保護装置にあっては、以下に示すような問題点が
あった。（Ａ）サージの極性がＶｓｓ端子に対して出力
端子１４が正となる場合；ＮｃｈＭＯＳＦＥＴ２１のド
レインの電位は高くなる。一方、ＮｃｈＭＯＳＦＥＴ２
１のゲート電位はダイオード５５の降伏電位でクランプ
されるのでサージ電圧より十分に低い。よってＮｃｈＭ
ＯＳＦＥＴ２１のドレイン・ゲート間の電位差が大きく
なり、ゲート酸化膜が破壊される。（Ｂ）サージの極性
がＶｓｓ端子に対して出力端子１４が負となる場合；Ｎ
ｃｈＭＯＳＦＥＴ２１のドレイン電位は低くなる。一
方、ＮｃｈＭＯＳＦＥＴ２１のゲート電位はＶｓｓ端子
の電位からダイオード５５の順バイアス電圧程度の電圧
降下しかない。よってＮｃｈＭＯＳＦＥＴ２１のドレイ
ン・ゲート間の電位差が大きくなり、ゲート酸化膜が破
壊される。（Ｃ）サージの極性がＶｄｄ端子に対して出
力端子１４が正となる場合；ＰｃｈＭＯＳＦＥＴ２０の
ドレイン電位は高くなる。一方、ＰｃｈＭＯＳＦＥＴ２
０のゲート電位はダイオード５４の順バイアス電圧程度
しか上昇しない。よってＰｃｈＭＯＳＦＥＴ２０のドレ
イン・ゲート間の電位差が大きくなり、ゲート酸化膜が
破壊される。（Ｄ）サージの極性がＶｄｄ端子に対して
出力端子１４が負となる場合；ＰｃｈＭＯＳＦＥＴ２０
のドレイン電圧は低くなる。一方、ＰｃｈＭＯＳＦＥＴ
２０のゲート電位はＶｄｄ端子の電位からダイオード５
４の降伏電圧を減じた値程度の電圧にクランプされる。
よってＰｃｈＭＯＳＦＥＴ２０のドレイン・ゲート間の
電位差が大きくなり、ゲート酸化膜が破壊される。
半導体保護装置にあっては、以下に示すような問題点が
あった。（Ａ）サージの極性がＶｓｓ端子に対して出力
端子１４が正となる場合；ＮｃｈＭＯＳＦＥＴ２１のド
レインの電位は高くなる。一方、ＮｃｈＭＯＳＦＥＴ２
１のゲート電位はダイオード５５の降伏電位でクランプ
されるのでサージ電圧より十分に低い。よってＮｃｈＭ
ＯＳＦＥＴ２１のドレイン・ゲート間の電位差が大きく
なり、ゲート酸化膜が破壊される。（Ｂ）サージの極性
がＶｓｓ端子に対して出力端子１４が負となる場合；Ｎ
ｃｈＭＯＳＦＥＴ２１のドレイン電位は低くなる。一
方、ＮｃｈＭＯＳＦＥＴ２１のゲート電位はＶｓｓ端子
の電位からダイオード５５の順バイアス電圧程度の電圧
降下しかない。よってＮｃｈＭＯＳＦＥＴ２１のドレイ
ン・ゲート間の電位差が大きくなり、ゲート酸化膜が破
壊される。（Ｃ）サージの極性がＶｄｄ端子に対して出
力端子１４が正となる場合；ＰｃｈＭＯＳＦＥＴ２０の
ドレイン電位は高くなる。一方、ＰｃｈＭＯＳＦＥＴ２
０のゲート電位はダイオード５４の順バイアス電圧程度
しか上昇しない。よってＰｃｈＭＯＳＦＥＴ２０のドレ
イン・ゲート間の電位差が大きくなり、ゲート酸化膜が
破壊される。（Ｄ）サージの極性がＶｄｄ端子に対して
出力端子１４が負となる場合；ＰｃｈＭＯＳＦＥＴ２０
のドレイン電圧は低くなる。一方、ＰｃｈＭＯＳＦＥＴ
２０のゲート電位はＶｄｄ端子の電位からダイオード５
４の降伏電圧を減じた値程度の電圧にクランプされる。
よってＰｃｈＭＯＳＦＥＴ２０のドレイン・ゲート間の
電位差が大きくなり、ゲート酸化膜が破壊される。
【００１１】本発明は、こような従来の問題点に着目し
てなされたもので、サージによるＭＯＳＦＥＴのゲート
絶縁膜の破壊を防止することができる半導体保護装置を
提供することを目的とする。
てなされたもので、サージによるＭＯＳＦＥＴのゲート
絶縁膜の破壊を防止することができる半導体保護装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、ドレイン領域が被保護半導体装
置の入力端子又は出力端子の何れかに接続されたＭＯＳ
ＦＥＴを有する半導体保護装置において、前記ＭＯＳＦ
ＥＴが形成されている基板領域内における前記ドレイン
領域近傍部分の電位を検出する第１の手段と、該第１の
手段で検出された電位の変動を前記ＭＯＳＦＥＴのゲー
ト電極にフィードバックして当該ゲート電極と前記ドレ
イン領域間の電界を緩和する第２の手段とを有すること
を要旨とする。
に、本発明は、第１に、ドレイン領域が被保護半導体装
置の入力端子又は出力端子の何れかに接続されたＭＯＳ
ＦＥＴを有する半導体保護装置において、前記ＭＯＳＦ
ＥＴが形成されている基板領域内における前記ドレイン
領域近傍部分の電位を検出する第１の手段と、該第１の
手段で検出された電位の変動を前記ＭＯＳＦＥＴのゲー
ト電極にフィードバックして当該ゲート電極と前記ドレ
イン領域間の電界を緩和する第２の手段とを有すること
を要旨とする。
【００１３】第２に、上記第１の構成において、前記第
１の手段は前記ドレイン領域近傍に形成され前記基板領
域と同電導型の高濃度領域であり、前記第２の手段は前
記高濃度領域と前記ゲート電極とを接続するコンデンサ
であることを要旨とする。
１の手段は前記ドレイン領域近傍に形成され前記基板領
域と同電導型の高濃度領域であり、前記第２の手段は前
記高濃度領域と前記ゲート電極とを接続するコンデンサ
であることを要旨とする。
【００１４】第３に、上記第１の構成において、前記第
１の手段は前記ドレイン領域近傍に形成され前記基板領
域と同電導型の高濃度領域であり、前記第２の手段は前
記高濃度領域から前記ゲート電極に順方向に接続された
ダイオードであることを要旨とする。
１の手段は前記ドレイン領域近傍に形成され前記基板領
域と同電導型の高濃度領域であり、前記第２の手段は前
記高濃度領域から前記ゲート電極に順方向に接続された
ダイオードであることを要旨とする。
【００１５】第４に、ドレイン領域が被保護半導体装置
の入力端子又は出力端子の何れかに接続された第１のＭ
ＯＳＦＥＴを有する半導体保護装置において、前記第１
のＭＯＳＦＥＴが形成されている第１の基板領域内にお
ける前記ドレイン領域近傍部分の電位を検出する第１の
手段と、該第１の手段で検出された電位の変動を前記第
１のＭＯＳＦＥＴのゲート電極にフィードバックして当
該ゲート電極と前記ドレイン領域間の電界を緩和する第
２の手段と、前記第１の手段で検出された電位の変動を
前記第１のＭＯＳＦＥＴのソース領域にフィードバック
して前記ゲート電極と当該ソース領域間の電界を緩和す
る第３の手段とを有することを要旨とする。
の入力端子又は出力端子の何れかに接続された第１のＭ
ＯＳＦＥＴを有する半導体保護装置において、前記第１
のＭＯＳＦＥＴが形成されている第１の基板領域内にお
ける前記ドレイン領域近傍部分の電位を検出する第１の
手段と、該第１の手段で検出された電位の変動を前記第
１のＭＯＳＦＥＴのゲート電極にフィードバックして当
該ゲート電極と前記ドレイン領域間の電界を緩和する第
２の手段と、前記第１の手段で検出された電位の変動を
前記第１のＭＯＳＦＥＴのソース領域にフィードバック
して前記ゲート電極と当該ソース領域間の電界を緩和す
る第３の手段とを有することを要旨とする。
【００１６】第５に、上記第４の構成において、前記第
１の手段は前記ドレイン領域近傍に形成され前記第１の
基板領域と同電導型の第１の高濃度領域であり、前記第
２の手段は前記第１の高濃度領域と前記ゲート電極とを
接続する第１のコンデンサ又は前記第１の高濃度領域か
ら前記ゲート電極に順方向に接続された第１のダイオー
ドの何れかであり、前記第３の手段は前記第１の高濃度
領域と前記ソース領域とを接続する第２のコンデンサ又
は前記第１の高濃度領域から前記ソース領域に順方向に
接続された第２のダイオードの何れかであり、さらに前
記第１の基板領域の主面に該第１の基板領域と逆電導型
の低濃度領域を形成し、該低濃度領域の一端に前記ソー
ス領域を設け他端に該ソース領域と同電導型の第２の高
濃度領域を設け当該ソース領域と第２の高濃度領域との
間には前記第１の基板領域と同電導型の第３の高濃度領
域を設け、前記第２の高濃度領域と第３の高濃度領域と
を前記第１の基板領域に高電位を与える高電位端子又は
低電位を与える低電位端子の何れかに接続してなること
を要旨とする。
１の手段は前記ドレイン領域近傍に形成され前記第１の
基板領域と同電導型の第１の高濃度領域であり、前記第
２の手段は前記第１の高濃度領域と前記ゲート電極とを
接続する第１のコンデンサ又は前記第１の高濃度領域か
ら前記ゲート電極に順方向に接続された第１のダイオー
ドの何れかであり、前記第３の手段は前記第１の高濃度
領域と前記ソース領域とを接続する第２のコンデンサ又
は前記第１の高濃度領域から前記ソース領域に順方向に
接続された第２のダイオードの何れかであり、さらに前
記第１の基板領域の主面に該第１の基板領域と逆電導型
の低濃度領域を形成し、該低濃度領域の一端に前記ソー
ス領域を設け他端に該ソース領域と同電導型の第２の高
濃度領域を設け当該ソース領域と第２の高濃度領域との
間には前記第１の基板領域と同電導型の第３の高濃度領
域を設け、前記第２の高濃度領域と第３の高濃度領域と
を前記第１の基板領域に高電位を与える高電位端子又は
低電位を与える低電位端子の何れかに接続してなること
を要旨とする。
【００１７】第６に、上記第４の構成において、前記第
１の手段は前記第１のＭＯＳＦＥＴのドレイン領域近傍
に形成され前記第１の基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域と前記第１の
ＭＯＳＦＥＴのゲート電極とを接続するコンデンサ又は
前記高濃度領域から前記第１のＭＯＳＦＥＴのゲート電
極に順方向に接続されたダイオードの何れかであり、前
記第３の手段は前記第１の基板領域と同電導型の第２の
基板領域に前記第１のＭＯＳＦＥＴと同極性の第２のＭ
ＯＳＦＥＴを形成し、前記高濃度領域をインバータを介
して前記第２のＭＯＳＦＥＴのゲート電極に接続し、該
第２のＭＯＳＦＥＴのドレイン領域を前記第１のＭＯＳ
ＦＥＴのソース領域に接続し、前記第２のＭＯＳＦＥＴ
のソース領域と前記第２の基板領域とを前記第１の基板
領域に高電位を与える高電位端子又は低電位を与える低
電位端子の何れかに接続して構成したものであることを
要旨とする。
１の手段は前記第１のＭＯＳＦＥＴのドレイン領域近傍
に形成され前記第１の基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域と前記第１の
ＭＯＳＦＥＴのゲート電極とを接続するコンデンサ又は
前記高濃度領域から前記第１のＭＯＳＦＥＴのゲート電
極に順方向に接続されたダイオードの何れかであり、前
記第３の手段は前記第１の基板領域と同電導型の第２の
基板領域に前記第１のＭＯＳＦＥＴと同極性の第２のＭ
ＯＳＦＥＴを形成し、前記高濃度領域をインバータを介
して前記第２のＭＯＳＦＥＴのゲート電極に接続し、該
第２のＭＯＳＦＥＴのドレイン領域を前記第１のＭＯＳ
ＦＥＴのソース領域に接続し、前記第２のＭＯＳＦＥＴ
のソース領域と前記第２の基板領域とを前記第１の基板
領域に高電位を与える高電位端子又は低電位を与える低
電位端子の何れかに接続して構成したものであることを
要旨とする。
【００１８】
【作用】上記構成において、第１に、ＭＯＳＦＥＴのド
レイン領域にサージが印加されたとき、基板領域内にお
けるドレイン領域近傍部分の電位の変動がゲート電極に
フィードバックされ、ゲート・ドレイン間の電位差が小
さくなってゲート絶縁膜の破壊が防止される。
レイン領域にサージが印加されたとき、基板領域内にお
けるドレイン領域近傍部分の電位の変動がゲート電極に
フィードバックされ、ゲート・ドレイン間の電位差が小
さくなってゲート絶縁膜の破壊が防止される。
【００１９】第２に、上記フィードバック用の第２の手
段は、具体的にはコンデンサとすることにより、電位変
動のフィードバック作用がよりよく達成される。またこ
れとともにフィードバック手段の半導体基板上への容易
形成性が得られる。
段は、具体的にはコンデンサとすることにより、電位変
動のフィードバック作用がよりよく達成される。またこ
れとともにフィードバック手段の半導体基板上への容易
形成性が得られる。
【００２０】第３に、上記フィードバック用の第２の手
段は、具体的にはダイオードとすることにより、サージ
の極性に応じてダイオードの順方向又は降伏特性により
電位変動のフィードバック作用が行われ、その降伏電圧
をゲート絶縁膜の破壊電圧より低く設定しておくことに
より、ゲート絶縁膜の破壊が防止される。また、前記と
同様にフィードバック手段の半導体基板上への容易形成
性が得られる。
段は、具体的にはダイオードとすることにより、サージ
の極性に応じてダイオードの順方向又は降伏特性により
電位変動のフィードバック作用が行われ、その降伏電圧
をゲート絶縁膜の破壊電圧より低く設定しておくことに
より、ゲート絶縁膜の破壊が防止される。また、前記と
同様にフィードバック手段の半導体基板上への容易形成
性が得られる。
【００２１】第４に、上記のドレイン領域近傍部分の電
位の変動をゲート電極にフィードバックする第２の手段
に加え、その電位の変動をソース領域にフィードバック
する第３の手段を設けることにより、ゲート・ソース間
の電位差も小さくなって一層確実にゲート絶縁膜の破壊
が防止される。
位の変動をゲート電極にフィードバックする第２の手段
に加え、その電位の変動をソース領域にフィードバック
する第３の手段を設けることにより、ゲート・ソース間
の電位差も小さくなって一層確実にゲート絶縁膜の破壊
が防止される。
【００２２】第５に、上記第３の手段は、具体的には、
前記第２の手段と同様に、コンデンサ又はダイオードと
することにより、電位変動のフィードバック作用が適切
に達成される。またドレイン領域にサージが加わったと
きソース領域を通じて第１の基板領域と逆電導型の低濃
度領域の電位が変動し、この低濃度領域と第１の基板領
域間及びこの低濃度領域とは逆電導型の第３の高濃度領
域間の各接合が逆バイアス状態となり、低濃度領域内部
の中性領域が狭くなる。この結果、ＭＯＳＦＥＴのソー
ス領域、ドレイン領域等で形成される寄生バイポーラト
ランジスタのエミッタ抵抗が増大し、サージ電流が減少
して一層確実にＭＯＳＦＥＴの破壊が防止される。
前記第２の手段と同様に、コンデンサ又はダイオードと
することにより、電位変動のフィードバック作用が適切
に達成される。またドレイン領域にサージが加わったと
きソース領域を通じて第１の基板領域と逆電導型の低濃
度領域の電位が変動し、この低濃度領域と第１の基板領
域間及びこの低濃度領域とは逆電導型の第３の高濃度領
域間の各接合が逆バイアス状態となり、低濃度領域内部
の中性領域が狭くなる。この結果、ＭＯＳＦＥＴのソー
ス領域、ドレイン領域等で形成される寄生バイポーラト
ランジスタのエミッタ抵抗が増大し、サージ電流が減少
して一層確実にＭＯＳＦＥＴの破壊が防止される。
【００２３】第６に、第１のＭＯＳＦＥＴのドレイン領
域に、ある極性のサージが加わったとき、第２のＭＯＳ
ＦＥＴはオフとなり、第１のＭＯＳＦＥＴのソース領域
がフローティングとなる。この結果、第１のＭＯＳＦＥ
Ｔのソース領域、ドレイン領域等で形成される寄生バイ
ポーラトランジスタがオフとなりラッチアップの発生が
防止されて一層確実に第１のＭＯＳＦＥＴの破壊が防止
される。
域に、ある極性のサージが加わったとき、第２のＭＯＳ
ＦＥＴはオフとなり、第１のＭＯＳＦＥＴのソース領域
がフローティングとなる。この結果、第１のＭＯＳＦＥ
Ｔのソース領域、ドレイン領域等で形成される寄生バイ
ポーラトランジスタがオフとなりラッチアップの発生が
防止されて一層確実に第１のＭＯＳＦＥＴの破壊が防止
される。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２５】図１乃至図３は、本発明の第１実施例を示
す図である。図１は出力保護装置を構成するＣＭＯＳの
うちＮｃｈＭＯＳＦＥＴの部分のみについて示す図であ
り、図２はこのＮｃｈＭＯＳＦＥＴを含む実施例の等価
回路を示している。なお図２において前段の被保護半導
体装置（内部回路）であるＣＭＯＳ部分は、前記図１４
と同じ構成なので各素子については前記と同一符号を以
って示し、重複した説明を省略する。
す図である。図１は出力保護装置を構成するＣＭＯＳの
うちＮｃｈＭＯＳＦＥＴの部分のみについて示す図であ
り、図２はこのＮｃｈＭＯＳＦＥＴを含む実施例の等価
回路を示している。なお図２において前段の被保護半導
体装置（内部回路）であるＣＭＯＳ部分は、前記図１４
と同じ構成なので各素子については前記と同一符号を以
って示し、重複した説明を省略する。
【００２６】まず、図１、図２を用いて出力保護装置の
構成を説明する。Ｎ型基板１の主面にＰ型ウェル１００
が形成されている。Ｐ型ウェル１００の主面にはＰ+ 型
領域１０１と２つのＮ+ 型領域１０２，１０３が形成さ
れている。またＮ+ 型領域１０３近傍のＰ型ウェル１０
０の主面にＰ+ 型領域１０４が形成されている。２つの
Ｎ+ 型領域１０２と１０３の間のＰ型ウェル１００の主
面上にはゲート酸化膜１０５を介してゲート電極１０６
が形成されている。一方、Ｐ+ 型領域１０４の主面上に
は誘電体１０７を介して電極１０８が形成されている。
構成を説明する。Ｎ型基板１の主面にＰ型ウェル１００
が形成されている。Ｐ型ウェル１００の主面にはＰ+ 型
領域１０１と２つのＮ+ 型領域１０２，１０３が形成さ
れている。またＮ+ 型領域１０３近傍のＰ型ウェル１０
０の主面にＰ+ 型領域１０４が形成されている。２つの
Ｎ+ 型領域１０２と１０３の間のＰ型ウェル１００の主
面上にはゲート酸化膜１０５を介してゲート電極１０６
が形成されている。一方、Ｐ+ 型領域１０４の主面上に
は誘電体１０７を介して電極１０８が形成されている。
【００２７】Ｐ+ 型領域１０１とＮ+ 型領域１０２はＶ
ｓｓ端子に接続され、Ｎ+ 型領域１０３は出力端子１４
及びＰｃｈＭＯＳＦＥＴ２０のドレイン領域に接続され
ている。またゲート電極１０６は前段のＣＭＯＳのドレ
イン及びＰｃｈＭＯＳＦＥＴ２０のゲート電極に接続さ
れ、電極１０８はゲート電極１０６に接続されている。
ｓｓ端子に接続され、Ｎ+ 型領域１０３は出力端子１４
及びＰｃｈＭＯＳＦＥＴ２０のドレイン領域に接続され
ている。またゲート電極１０６は前段のＣＭＯＳのドレ
イン及びＰｃｈＭＯＳＦＥＴ２０のゲート電極に接続さ
れ、電極１０８はゲート電極１０６に接続されている。
【００２８】Ｎ+ 型領域１０２をソース領域、Ｎ+ 型領
域１０３をドレイン領域とし、これに、ゲート酸化膜１
０５上のゲート電極１０６によりＮｃｈＭＯＳＦＥＴ１
１０が形成されている。Ｐ型ウェル１００は、このＮｃ
ｈＭＯＳＦＥＴ１１０に対し基板領域となり、またＰ+
型領域１０４により、この基板領域内におけるドレイン
領域１０３近傍部分の電位を検出する第１の手段が形成
されている。Ｎ+ 型領域１０２をエミッタ、Ｐ型ウェル
１００をベース、Ｎ+ 型領域１０３をコレクタとするＮ
ＰＮ型Ｔｒ１１３が形成され、Ｎ+ 型領域１０３をカソ
ード、Ｐ型ウェル１００をアノードとするダイオード１
１１が形成されている。Ｐ+ 型領域１０４、誘電体１０
７及び電極１０８によりコンデンサ１１５が形成され、
このコンデンサ１１５により第１の手段であるＰ+ 型領
域１０４がＮｃｈＭＯＳＦＥＴ１１０のゲート電極１０
６に接続されている。Ｎ+ 型領域１０３とＰ+ 型領域１
０１の間のＰ型ウェル１００内部に抵抗１１２が形成さ
れ、Ｎ+ 型領域１０３とＰ+ 型領域１０４の間のＰ型ウ
ェル１００内部に抵抗１１４が形成されている。
域１０３をドレイン領域とし、これに、ゲート酸化膜１
０５上のゲート電極１０６によりＮｃｈＭＯＳＦＥＴ１
１０が形成されている。Ｐ型ウェル１００は、このＮｃ
ｈＭＯＳＦＥＴ１１０に対し基板領域となり、またＰ+
型領域１０４により、この基板領域内におけるドレイン
領域１０３近傍部分の電位を検出する第１の手段が形成
されている。Ｎ+ 型領域１０２をエミッタ、Ｐ型ウェル
１００をベース、Ｎ+ 型領域１０３をコレクタとするＮ
ＰＮ型Ｔｒ１１３が形成され、Ｎ+ 型領域１０３をカソ
ード、Ｐ型ウェル１００をアノードとするダイオード１
１１が形成されている。Ｐ+ 型領域１０４、誘電体１０
７及び電極１０８によりコンデンサ１１５が形成され、
このコンデンサ１１５により第１の手段であるＰ+ 型領
域１０４がＮｃｈＭＯＳＦＥＴ１１０のゲート電極１０
６に接続されている。Ｎ+ 型領域１０３とＰ+ 型領域１
０１の間のＰ型ウェル１００内部に抵抗１１２が形成さ
れ、Ｎ+ 型領域１０３とＰ+ 型領域１０４の間のＰ型ウ
ェル１００内部に抵抗１１４が形成されている。
【００２９】次に、上述のように構成された出力保護装
置の動作を説明する。
置の動作を説明する。
【００３０】（Ａ）サージの極性がＶｓｓ端子に対して
出力端子１４が正となる場合；ダイオード１１１が降伏
してＮＰＮ型Ｔｒ１１３がターンオンする。またダイオ
ード２４が順バイアスされてダイオード５７が降伏する
ことによりＮＰＮ型Ｔｒ５６がターンオンする。よって
サージ電流は出力端子１４からＶｓｓ端子へ流れる。こ
こで本実施例によるゲート酸化膜１０５の保護作用を図
３を用いて説明する。図３は、図２の等価回路におい
て、ＮｃｈＭＯＳＦＥＴ１１０のゲート・ドレイン間コ
ンデンサ１２０の充放電に関与する部分を示した回路図
である。１２１はダイオード５５及びＮＰＮ型Ｔｒ５３
からなるインピーダンス素子である。サージ印加により
コンデンサ１２０の出力端子１４側の電位が上昇する。
抵抗１１４の値が小さいため、コンデンサ１１５のダイ
オード１１１側の電位も サージ電圧−ダイオード１１１の降伏電圧 …（１） にまで速かに上昇する。コンデンサ１２０の他端側の電
位も、コンデンサ１２０とコンデンサ１１５の並列接続
により決る値まで上昇する。以上よりコンデンサ１２
０、即ちＮｃｈＭＯＳＦＥＴ１１０のゲート・ドレイン
間の電位差は従来例の場合より小さくなる。その後、抵
抗６０とインピーダンス素子１２１を介してコンデンサ
１１５と１２０の充電が始まる。ここで静電サージのよ
うな短時間高電圧ストレスにおいては酸化膜内の電荷が
ある一定量に達した時に酸化膜の破壊が起きることが知
られている（例えばPhilips Journal of Research Vol.
40 No.3 1985 P.144）。よってコンデンサ１１５がある
ために、コンデンサ１２０の抵抗６０側の電位低下が抑
えられる。即ち、ゲート酸化膜１０５での電位差が減少
するとともにコンデンサ１２０への電荷注入が抑制され
る。これにより、サージによるＮｃｈＭＯＳＦＥＴ１１
０の破壊が起きにくくなる。
出力端子１４が正となる場合；ダイオード１１１が降伏
してＮＰＮ型Ｔｒ１１３がターンオンする。またダイオ
ード２４が順バイアスされてダイオード５７が降伏する
ことによりＮＰＮ型Ｔｒ５６がターンオンする。よって
サージ電流は出力端子１４からＶｓｓ端子へ流れる。こ
こで本実施例によるゲート酸化膜１０５の保護作用を図
３を用いて説明する。図３は、図２の等価回路におい
て、ＮｃｈＭＯＳＦＥＴ１１０のゲート・ドレイン間コ
ンデンサ１２０の充放電に関与する部分を示した回路図
である。１２１はダイオード５５及びＮＰＮ型Ｔｒ５３
からなるインピーダンス素子である。サージ印加により
コンデンサ１２０の出力端子１４側の電位が上昇する。
抵抗１１４の値が小さいため、コンデンサ１１５のダイ
オード１１１側の電位も サージ電圧−ダイオード１１１の降伏電圧 …（１） にまで速かに上昇する。コンデンサ１２０の他端側の電
位も、コンデンサ１２０とコンデンサ１１５の並列接続
により決る値まで上昇する。以上よりコンデンサ１２
０、即ちＮｃｈＭＯＳＦＥＴ１１０のゲート・ドレイン
間の電位差は従来例の場合より小さくなる。その後、抵
抗６０とインピーダンス素子１２１を介してコンデンサ
１１５と１２０の充電が始まる。ここで静電サージのよ
うな短時間高電圧ストレスにおいては酸化膜内の電荷が
ある一定量に達した時に酸化膜の破壊が起きることが知
られている（例えばPhilips Journal of Research Vol.
40 No.3 1985 P.144）。よってコンデンサ１１５がある
ために、コンデンサ１２０の抵抗６０側の電位低下が抑
えられる。即ち、ゲート酸化膜１０５での電位差が減少
するとともにコンデンサ１２０への電荷注入が抑制され
る。これにより、サージによるＮｃｈＭＯＳＦＥＴ１１
０の破壊が起きにくくなる。
【００３１】（Ｂ）サージの極性がＶｓｓ端子に対して
出力端子１４が負となる場合；ダイオード１１１が順バ
イアスされるとともにダイオード５４，５５，５７が順
バイアスされ、ダイオード２４が降伏する。よってサー
ジ電流はＶｓｓ端子から出力端子１４へ流れる。ここで
サージ酸化膜１０５の保護作用を図３を用いて説明す
る。サージ印加によりコンデンサ１２０の出力端子１４
側の電位が低下する。またダイオード１１１が順バイア
スされるため、コンデンサ１１５のダイオード１１１側
の電位も サージ電圧−ダイオード１１１の順バイアス電圧≒サー
ジ電圧 …（２） まで速かに低下する。コンデンサ１２０の他端側の電位
もコンデンサ１２０とコンデンサ１１５の並列接続によ
って決る値まで低下する。よってコンデンサ１２０での
電位差は従来例の場合より小さくなる。その後、抵抗６
０とインピーダンス素子１２１を介してコンデンサ１１
５と１２０の充電が始まる。ここで（Ａ）の場合と同様
にしてコンデンサ１１５があるためにコンデンサ１２０
の電位差増加と電荷注入が抑制される。これにより、サ
ージによるＮｃｈＭＯＳＦＥＴ１１０の破壊が起きにく
くなる。なお、本実施例ではＮｃｈＭＯＳＦＥＴ１１０
についてのみ説明したが、ＰｃｈＭＯＳＦＥＴ２０につ
いても同様の構造とすることにより出力端子１４とＶｄ
ｄ端子間に印加されたサージについてＰｃｈＭＯＳＦＥ
Ｔ２０のゲート酸化膜の保護を行うことができる。また
コンデンサ１１５は出力端子１４に直接接続されていな
いため、サージによりコンデンサ１１５が破壊されるこ
とはない。コンデンサ１１５は、Ｐ+ 型領域１０４の主
面上に形成されるので本実施例による保護回路面積の増
加はＰ+ 型領域１０４の面積だけであり、被保護半導体
装置の集積度を大きく損うことはない。
出力端子１４が負となる場合；ダイオード１１１が順バ
イアスされるとともにダイオード５４，５５，５７が順
バイアスされ、ダイオード２４が降伏する。よってサー
ジ電流はＶｓｓ端子から出力端子１４へ流れる。ここで
サージ酸化膜１０５の保護作用を図３を用いて説明す
る。サージ印加によりコンデンサ１２０の出力端子１４
側の電位が低下する。またダイオード１１１が順バイア
スされるため、コンデンサ１１５のダイオード１１１側
の電位も サージ電圧−ダイオード１１１の順バイアス電圧≒サー
ジ電圧 …（２） まで速かに低下する。コンデンサ１２０の他端側の電位
もコンデンサ１２０とコンデンサ１１５の並列接続によ
って決る値まで低下する。よってコンデンサ１２０での
電位差は従来例の場合より小さくなる。その後、抵抗６
０とインピーダンス素子１２１を介してコンデンサ１１
５と１２０の充電が始まる。ここで（Ａ）の場合と同様
にしてコンデンサ１１５があるためにコンデンサ１２０
の電位差増加と電荷注入が抑制される。これにより、サ
ージによるＮｃｈＭＯＳＦＥＴ１１０の破壊が起きにく
くなる。なお、本実施例ではＮｃｈＭＯＳＦＥＴ１１０
についてのみ説明したが、ＰｃｈＭＯＳＦＥＴ２０につ
いても同様の構造とすることにより出力端子１４とＶｄ
ｄ端子間に印加されたサージについてＰｃｈＭＯＳＦＥ
Ｔ２０のゲート酸化膜の保護を行うことができる。また
コンデンサ１１５は出力端子１４に直接接続されていな
いため、サージによりコンデンサ１１５が破壊されるこ
とはない。コンデンサ１１５は、Ｐ+ 型領域１０４の主
面上に形成されるので本実施例による保護回路面積の増
加はＰ+ 型領域１０４の面積だけであり、被保護半導体
装置の集積度を大きく損うことはない。
【００３２】図４乃至図６には、本発明の第２実施例を
示す。図４は出力保護装置を構成するＣＭＯＳのうちＮ
ｃｈＭＯＳＦＥＴの部分のみについて示し、図５はその
等価回路を示している。構成を説明すると、本実施例で
は、前記第１の実施例のように、誘電体及び電極を有せ
ず、フィールド酸化膜３上にＰ型半導体領域２０１を間
に挟んでＰ+ 型半導体領域２００とＮ+ 型半導体領域２
０２が形成されている。Ｐ+ 型半導体領域２００はＰ+
型領域１０４に接続され、Ｎ+ 型半導体領域２０２はゲ
ート電極１０６に接続されている。その他の構成は前記
第１の実施例のものと同様である。本実施例では、前記
図２におけるコンデンサ１１５の代りにＰ+ 半導体領域
２００、Ｐ型半導体領域２０１及びＮ+ 型半導体領域２
０２からなるダイオード２０３が抵抗１１４とＮｃｈＭ
ＯＳＦＥＴ１１０のゲート電極１０６との間に接続され
ている。
示す。図４は出力保護装置を構成するＣＭＯＳのうちＮ
ｃｈＭＯＳＦＥＴの部分のみについて示し、図５はその
等価回路を示している。構成を説明すると、本実施例で
は、前記第１の実施例のように、誘電体及び電極を有せ
ず、フィールド酸化膜３上にＰ型半導体領域２０１を間
に挟んでＰ+ 型半導体領域２００とＮ+ 型半導体領域２
０２が形成されている。Ｐ+ 型半導体領域２００はＰ+
型領域１０４に接続され、Ｎ+ 型半導体領域２０２はゲ
ート電極１０６に接続されている。その他の構成は前記
第１の実施例のものと同様である。本実施例では、前記
図２におけるコンデンサ１１５の代りにＰ+ 半導体領域
２００、Ｐ型半導体領域２０１及びＮ+ 型半導体領域２
０２からなるダイオード２０３が抵抗１１４とＮｃｈＭ
ＯＳＦＥＴ１１０のゲート電極１０６との間に接続され
ている。
【００３３】次に、上述のように構成された出力保護装
置の動作を説明する。
置の動作を説明する。
【００３４】（Ａ）サージの極性がＶｓｓ端子に対して
出力端子１４が正となる場合；サージ電流は第１実施例
（Ａ）の場合と同様にして出力端子１４からＶｓｓ端子
へ流れる。ここで本実施例によるゲート酸化膜１０５の
保護作用を図６を用いて説明する。図６は、本実施例の
等価回路において、ＮｃｈＭＯＳＦＥＴ１１０のゲート
・ドレイン間コンデンサ１２０の充放電に関与する部分
を示している。サージ印加によりコンデンサ１２０の出
力端子１４側の電位が上昇する。抵抗１１４の値が小さ
いため、ダイオード２０３のアノード電位も サージ電圧−ダイオード１１１の降伏電圧 …（３） まで速かに上昇する。よってダイオード２０３のカソー
ド電位、即ちコンデンサ１２０の抵抗６０側の電位は、
ダイオード２０３のアノード電位−ダイオード２０３の
順バイアス電圧 ≒ダイオード２０３のアノード電位 …（４） となる。このためサージ印加直後のコンデンサ１２０に
かかる電位差は、サージ電圧−コンデンサ１２０の抵抗
６０側の電位 ＝サージ電圧−（４）式 ≒サージ電圧−（３）式 ＝ダイオード１１１の降伏電圧 …（５） 程度になり、コンデンサ１２０の絶縁破壊電圧よりも十
分に低い。その後、抵抗６０とインピーダンス素子１２
１部分を電流がＶｓｓ端子へ向けて流れる。しかし、ダ
イオード２０３があるために、コンデンサ１２０の抵抗
６０側の電位は依然として、（４）式の値、即ち、ダイ
オード２０３のアノード電位−ダイオード２０３の順バ
イアス電圧にクランプされる。このためコンデンサ１２
０の電位差は（５）式の値、即ちダイオード１１１の降
伏電圧のままであり、コンデンサ１２０に高電圧が印加
されることはない。これにより、サージによるＮｃｈＭ
ＯＳＦＥＴ１１０の破壊が防止される。
出力端子１４が正となる場合；サージ電流は第１実施例
（Ａ）の場合と同様にして出力端子１４からＶｓｓ端子
へ流れる。ここで本実施例によるゲート酸化膜１０５の
保護作用を図６を用いて説明する。図６は、本実施例の
等価回路において、ＮｃｈＭＯＳＦＥＴ１１０のゲート
・ドレイン間コンデンサ１２０の充放電に関与する部分
を示している。サージ印加によりコンデンサ１２０の出
力端子１４側の電位が上昇する。抵抗１１４の値が小さ
いため、ダイオード２０３のアノード電位も サージ電圧−ダイオード１１１の降伏電圧 …（３） まで速かに上昇する。よってダイオード２０３のカソー
ド電位、即ちコンデンサ１２０の抵抗６０側の電位は、
ダイオード２０３のアノード電位−ダイオード２０３の
順バイアス電圧 ≒ダイオード２０３のアノード電位 …（４） となる。このためサージ印加直後のコンデンサ１２０に
かかる電位差は、サージ電圧−コンデンサ１２０の抵抗
６０側の電位 ＝サージ電圧−（４）式 ≒サージ電圧−（３）式 ＝ダイオード１１１の降伏電圧 …（５） 程度になり、コンデンサ１２０の絶縁破壊電圧よりも十
分に低い。その後、抵抗６０とインピーダンス素子１２
１部分を電流がＶｓｓ端子へ向けて流れる。しかし、ダ
イオード２０３があるために、コンデンサ１２０の抵抗
６０側の電位は依然として、（４）式の値、即ち、ダイ
オード２０３のアノード電位−ダイオード２０３の順バ
イアス電圧にクランプされる。このためコンデンサ１２
０の電位差は（５）式の値、即ちダイオード１１１の降
伏電圧のままであり、コンデンサ１２０に高電圧が印加
されることはない。これにより、サージによるＮｃｈＭ
ＯＳＦＥＴ１１０の破壊が防止される。
【００３５】（Ｂ）サージの極性がＶｓｓ端子に対して
出力端子１４が負となる場合；サージ電流は第１実施例
（Ｂ）と同様にしてＶｓｓ端子から出力端子１４へ流れ
る。ここで、ゲート酸化膜１０５の保護作用を図６を用
いて説明する。サージ印加によりコンデンサ１２０の出
力端子１４側の電位が低下する。ダイオード１１１が順
バイアスされるため、ダイオード２０３のアノード電位
は サージ電圧−ダイオード１１１の順バイアス電圧≒サー
ジ電圧（＜０）…（６） まで速かに低下する。ダイオード２０３での電位差がそ
の降伏電圧より大きくなれば、ダイオード２０３は降伏
するのでダイオード２０３のカソード電位、即ちコンデ
ンサ１２０の抵抗６０側の電位は、（６）式を用いて、 ダイオード２０３のアノード電位＋ダイオード２０３の降伏電圧 ＝サージ電圧＋ダイオード２０３の降伏電圧（＜０） …（７） となる。このためサージ印加直後のコンデンサ１２０の
電位差は、（７）式を用いて、 （サージ電圧＋ダイオード２０３の降伏電圧）−サージ電圧 ＝ダイオード２０３の降伏電圧 …（８） 程度になる。その後サージ電流の一部分が、Ｖｓｓ端子
からインピーダンス素子１２１及び抵抗６０を介してダ
イオード２０３へ流れる。しかし、ダイオード２０３の
降伏によりコンデンサ１２０の電位差は ダイオード２０３の降伏電圧 …（９） にクランプされたままである。これにより、ダイオード
２０３の降伏電圧をコンデンサ１２０の絶縁破壊電圧よ
り低くすれば、サージによるＮｃｈＭＯＳＦＥＴ１１０
の破壊が起きにくくなる。またダイオード２０３は出力
端子１４に直接接続されておらず、かつダイオード２０
３を流れるサージ電流の大きさは、インピーダンス素子
１２１及び抵抗６０により制限されるので、サージによ
りダイオード２０３が破壊されることはない。なお、本
実施例では、ＮｃｈＭＯＳＦＥＴ１１０についてのみ説
明したが、ＰｃｈＭＯＳＦＥＴについても同様の構造と
することにより、出力端子１４とＶｄｄ端子間に印加さ
れたサージについてＰｃｈＭＯＳＦＥＴのゲート酸化膜
を保護することができる。またダイオード１１１，２０
３をツェナーダイオード構造にしてダイオード１１１，
２０３の降伏電圧を低くすれば、より効果的にＭＯＳＦ
ＥＴのゲート酸化膜の保護を行うことができる。
出力端子１４が負となる場合；サージ電流は第１実施例
（Ｂ）と同様にしてＶｓｓ端子から出力端子１４へ流れ
る。ここで、ゲート酸化膜１０５の保護作用を図６を用
いて説明する。サージ印加によりコンデンサ１２０の出
力端子１４側の電位が低下する。ダイオード１１１が順
バイアスされるため、ダイオード２０３のアノード電位
は サージ電圧−ダイオード１１１の順バイアス電圧≒サー
ジ電圧（＜０）…（６） まで速かに低下する。ダイオード２０３での電位差がそ
の降伏電圧より大きくなれば、ダイオード２０３は降伏
するのでダイオード２０３のカソード電位、即ちコンデ
ンサ１２０の抵抗６０側の電位は、（６）式を用いて、 ダイオード２０３のアノード電位＋ダイオード２０３の降伏電圧 ＝サージ電圧＋ダイオード２０３の降伏電圧（＜０） …（７） となる。このためサージ印加直後のコンデンサ１２０の
電位差は、（７）式を用いて、 （サージ電圧＋ダイオード２０３の降伏電圧）−サージ電圧 ＝ダイオード２０３の降伏電圧 …（８） 程度になる。その後サージ電流の一部分が、Ｖｓｓ端子
からインピーダンス素子１２１及び抵抗６０を介してダ
イオード２０３へ流れる。しかし、ダイオード２０３の
降伏によりコンデンサ１２０の電位差は ダイオード２０３の降伏電圧 …（９） にクランプされたままである。これにより、ダイオード
２０３の降伏電圧をコンデンサ１２０の絶縁破壊電圧よ
り低くすれば、サージによるＮｃｈＭＯＳＦＥＴ１１０
の破壊が起きにくくなる。またダイオード２０３は出力
端子１４に直接接続されておらず、かつダイオード２０
３を流れるサージ電流の大きさは、インピーダンス素子
１２１及び抵抗６０により制限されるので、サージによ
りダイオード２０３が破壊されることはない。なお、本
実施例では、ＮｃｈＭＯＳＦＥＴ１１０についてのみ説
明したが、ＰｃｈＭＯＳＦＥＴについても同様の構造と
することにより、出力端子１４とＶｄｄ端子間に印加さ
れたサージについてＰｃｈＭＯＳＦＥＴのゲート酸化膜
を保護することができる。またダイオード１１１，２０
３をツェナーダイオード構造にしてダイオード１１１，
２０３の降伏電圧を低くすれば、より効果的にＭＯＳＦ
ＥＴのゲート酸化膜の保護を行うことができる。
【００３６】図７及び図８には、本発明の第３実施例を
示す。図７は出力保護装置を構成するＣＭＯＳのうちＮ
ｃｈＭＯＳＦＥＴの部分のみについて示し、図８はその
等価回路を示している。構成を説明すると、本実施例で
は、前記第２実施例においてＰ+ 型領域１０４が形成さ
れた部分にＮ+ 型領域３００が形成され、ゲート電極１
０６に接続されている。Ｐ型ウェル１００とＮ+ 型領域
３００によりダイオード３０１が形成され、このダイオ
ード３０１が抵抗１１４とＮｃｈＭＯＳＦＥＴ１１０の
ゲート電極１０６の間に接続されることになる。サージ
が印加された場合のＮｃｈＭＯＳＦＥＴ１１０の保護作
用は、第２実施例の場合と同様である。本実施例では、
フィールド酸化膜３上に複数の半導体領域を形成する必
要がないため、プロセスが簡単になるという利点があ
る。ダイオード３０１をツェナーダイオード構造にすれ
ば、より効果的にゲート酸化膜の保護ができる。なお、
ＰｃｈＭＯＳＦＥＴについても同様の構造にすれば、出
力端子１４とＶｄｄ端子間に印加されたサージに対する
保護ができる。
示す。図７は出力保護装置を構成するＣＭＯＳのうちＮ
ｃｈＭＯＳＦＥＴの部分のみについて示し、図８はその
等価回路を示している。構成を説明すると、本実施例で
は、前記第２実施例においてＰ+ 型領域１０４が形成さ
れた部分にＮ+ 型領域３００が形成され、ゲート電極１
０６に接続されている。Ｐ型ウェル１００とＮ+ 型領域
３００によりダイオード３０１が形成され、このダイオ
ード３０１が抵抗１１４とＮｃｈＭＯＳＦＥＴ１１０の
ゲート電極１０６の間に接続されることになる。サージ
が印加された場合のＮｃｈＭＯＳＦＥＴ１１０の保護作
用は、第２実施例の場合と同様である。本実施例では、
フィールド酸化膜３上に複数の半導体領域を形成する必
要がないため、プロセスが簡単になるという利点があ
る。ダイオード３０１をツェナーダイオード構造にすれ
ば、より効果的にゲート酸化膜の保護ができる。なお、
ＰｃｈＭＯＳＦＥＴについても同様の構造にすれば、出
力端子１４とＶｄｄ端子間に印加されたサージに対する
保護ができる。
【００３７】図９及び図１０には、本発明の第４実施例
を示す。図９は出力保護装置を構成するＣＭＯＳのうち
ＮｃｈＭＯＳＦＥＴの部分のみについて示し、図１０は
その等価回路を示している。構成を説明すると、Ｐ型ウ
ェル１００の主面にＮ型領域４０３が形成され、そのＮ
型領域４０３の一端にＮｃｈＭＯＳＦＥＴ１１０のソー
ス領域であるＮ+ 型領域１０２が形成されており、他端
にはＮ+ 型領域４００が形成されている。そして両Ｎ+
型領域１０２，４００の間におけるＮ型領域４０３の主
面にＰ+ 型領域４０１が形成されている。またＰ+ 型領
域１０４の主面上には誘電体１０７を介して第２の電極
４０５が形成されている。Ｎ+ 型領域４００とＰ+ 型領
域４０１とはＶｓｓ端子に接続され、第２の電極４０５
はＮ+ 型領域１０２に接続されている。なお、Ｎ+ 型領
域１０２はＶｓｓ端子には接続されていない。第２の電
極４０５、誘電体１０７及びＰ+ 型領域１０４により形
成されたコンデンサ４０７が抵抗１１４とＮｃｈＭＯＳ
ＦＥＴ１１０のソース領域１０２との間に接続されてい
る。このコンデンサ４０７によりＰ型ウェル１００にお
けるＮｃｈＭＯＳＦＥＴ１１０のドレイン領域１０３近
傍部分の電位の変動をそのソース領域１０２にフィード
バックする第３の手段が形成されている。Ｎ型領域４０
３内部に形成された抵抗４０８がＮｃｈＭＯＳＦＥＴ１
１０のソース領域１０２とＶｓｓ端子の間に接続されて
いる。その他の構成は第１実施例と同様である。
を示す。図９は出力保護装置を構成するＣＭＯＳのうち
ＮｃｈＭＯＳＦＥＴの部分のみについて示し、図１０は
その等価回路を示している。構成を説明すると、Ｐ型ウ
ェル１００の主面にＮ型領域４０３が形成され、そのＮ
型領域４０３の一端にＮｃｈＭＯＳＦＥＴ１１０のソー
ス領域であるＮ+ 型領域１０２が形成されており、他端
にはＮ+ 型領域４００が形成されている。そして両Ｎ+
型領域１０２，４００の間におけるＮ型領域４０３の主
面にＰ+ 型領域４０１が形成されている。またＰ+ 型領
域１０４の主面上には誘電体１０７を介して第２の電極
４０５が形成されている。Ｎ+ 型領域４００とＰ+ 型領
域４０１とはＶｓｓ端子に接続され、第２の電極４０５
はＮ+ 型領域１０２に接続されている。なお、Ｎ+ 型領
域１０２はＶｓｓ端子には接続されていない。第２の電
極４０５、誘電体１０７及びＰ+ 型領域１０４により形
成されたコンデンサ４０７が抵抗１１４とＮｃｈＭＯＳ
ＦＥＴ１１０のソース領域１０２との間に接続されてい
る。このコンデンサ４０７によりＰ型ウェル１００にお
けるＮｃｈＭＯＳＦＥＴ１１０のドレイン領域１０３近
傍部分の電位の変動をそのソース領域１０２にフィード
バックする第３の手段が形成されている。Ｎ型領域４０
３内部に形成された抵抗４０８がＮｃｈＭＯＳＦＥＴ１
１０のソース領域１０２とＶｓｓ端子の間に接続されて
いる。その他の構成は第１実施例と同様である。
【００３８】次に、上述のように構成された出力保護装
置の動作を説明する。
置の動作を説明する。
【００３９】（Ａ）サージの極性がＶｓｓ端子に対して
出力端子１４が正となる場合；この場合、第１実施例の
作用、効果に加えて以下のような作用、効果がある。即
ち、第１に、コンデンサ４０７によりＮｃｈＭＯＳＦＥ
Ｔ１１０のソース電位が上昇する。このため、ゲート電
極１０６とドレイン領域１０３間、活性領域間だけでな
く、ゲート電極１０６とソース領域１０２との間の電位
差も減少するため、サージによるＮｃｈＭＯＳＦＥＴ１
１０のゲート酸化膜１０５の破壊がますます起きにくく
なる。第２に、Ｎ+ 型領域（ソース領域）１０２の電位
が上昇するために、Ｎ型領域４０３の電位も高くなる。
このため、Ｎ型領域４０３とＰ+ 型領域４０１からなる
接合及びＮ型領域４０３とＰ型ウェル１００からなる接
合が逆バイアス状態になり、Ｎ型領域４０３内部に空乏
層が広がる。この結果、Ｎ型領域４０３内部の中性領域
が狭くなり、抵抗４０８の値が増大する。よってＮＰＮ
Ｔｒ１１３のエミッタ抵抗が大きくなるのでＮＰＮＴｒ
１１３を流れるサージ電流が減少し、サージによるＮｃ
ｈＭＯＳＦＥＴ１１０の破壊がますます起きにくくな
る。
出力端子１４が正となる場合；この場合、第１実施例の
作用、効果に加えて以下のような作用、効果がある。即
ち、第１に、コンデンサ４０７によりＮｃｈＭＯＳＦＥ
Ｔ１１０のソース電位が上昇する。このため、ゲート電
極１０６とドレイン領域１０３間、活性領域間だけでな
く、ゲート電極１０６とソース領域１０２との間の電位
差も減少するため、サージによるＮｃｈＭＯＳＦＥＴ１
１０のゲート酸化膜１０５の破壊がますます起きにくく
なる。第２に、Ｎ+ 型領域（ソース領域）１０２の電位
が上昇するために、Ｎ型領域４０３の電位も高くなる。
このため、Ｎ型領域４０３とＰ+ 型領域４０１からなる
接合及びＮ型領域４０３とＰ型ウェル１００からなる接
合が逆バイアス状態になり、Ｎ型領域４０３内部に空乏
層が広がる。この結果、Ｎ型領域４０３内部の中性領域
が狭くなり、抵抗４０８の値が増大する。よってＮＰＮ
Ｔｒ１１３のエミッタ抵抗が大きくなるのでＮＰＮＴｒ
１１３を流れるサージ電流が減少し、サージによるＮｃ
ｈＭＯＳＦＥＴ１１０の破壊がますます起きにくくな
る。
【００４０】（Ｂ）サージの極性がＶｓｓ端子に対して
出力端子１４が負となる場合；この場合、第１実施例の
作用、効果に加えて、コンデンサ４０７があるために、
ＮｃｈＭＯＳＦＥＴ１１０のソース電位が低下する。こ
のためゲート電極１０６とドレイン領域１０３間、活性
領域間だけでなく、ゲート電極１０６とソース領域１０
２との間の電位差も減少するため、サージによるＮｃｈ
ＭＯＳＦＥＴ１１０のゲート酸化膜１０５の破壊はます
ます起きにくくなる。
出力端子１４が負となる場合；この場合、第１実施例の
作用、効果に加えて、コンデンサ４０７があるために、
ＮｃｈＭＯＳＦＥＴ１１０のソース電位が低下する。こ
のためゲート電極１０６とドレイン領域１０３間、活性
領域間だけでなく、ゲート電極１０６とソース領域１０
２との間の電位差も減少するため、サージによるＮｃｈ
ＭＯＳＦＥＴ１１０のゲート酸化膜１０５の破壊はます
ます起きにくくなる。
【００４１】なお、ＰｃｈＭＯＳＦＥＴについても同様
の構造にすれば、出力端子１４とＶｄｄ端子間に印加さ
れたサージに対するＰｃｈＭＯＳＦＥＴの保護ができ
る。また本実施例では抵抗１１４とＮｃｈＭＯＳＦＥＴ
１１０のソース領域１０２との間をコンデンサで接続し
たが、第２実施例、第３実施例のようにダイオードで接
続しても同様の保護作用が生じる。
の構造にすれば、出力端子１４とＶｄｄ端子間に印加さ
れたサージに対するＰｃｈＭＯＳＦＥＴの保護ができ
る。また本実施例では抵抗１１４とＮｃｈＭＯＳＦＥＴ
１１０のソース領域１０２との間をコンデンサで接続し
たが、第２実施例、第３実施例のようにダイオードで接
続しても同様の保護作用が生じる。
【００４２】図１１及び図１２には、本発明の第５実施
例を示す。図１１は出力保護装置を構成するＣＭＯＳの
うちＮｃｈＭＯＳＦＥＴの部分のみについて示し、図１
２はその等価回路を示している。構成を説明すると、Ｎ
型基板１の主面に、第１のＰ型ウェル１００に隣接して
第２のＰ型ウェル５００が形成されている。第２のＰ型
ウェル５００の主面にはＰ+ 型領域５０２と２つのＮ+
型領域５０５，５０６が形成されている。２つのＮ+ 型
領域５０５と５０６の間の第２のＰ型ウェル５００の主
面上にはゲート酸化膜１０５を介してゲート電極５１１
が形成されている。Ｐ+ 型領域５０２とＮ+ 型領域５０
５はＶｓｓ端子に接続されている。Ｎ+型領域５０６は
Ｎ+ 型領域１０２に接続されている。また第１のＰ型ウ
ェル１００におけるＰ+ 型領域１０４がインバータ（断
面構造は図示せず）５１３を介してゲート電極５１１に
接続されている。なお、Ｎ+ 型領域１０２はＶｓｓ端子
には接続されていない。Ｎ+ 型領域５０５をソース領
域、Ｎ+ 型領域５０６をドレイン領域とし、これらとゲ
ート酸化膜１０５上のゲート電極５１１により第２のＮ
ｃｈＭＯＳＦＥＴ５２１が形成されている。またＮ+ 型
領域５０５をエミッタ、Ｐ型ウェル５００をベース、Ｎ
+ 型領域５０６をコレクタとするＮＰＮ型Ｔｒ５２５
と、Ｎ+ 型領域５０６をカソード、Ｐ型ウェル５００を
アノードとするダイオード５２３が形成されている。第
２のＮｃｈＭＯＳＦＥＴ５２１のドレインは第１のＮｃ
ｈＭＯＳＦＥＴ１１０のソースに接続されている。その
他の構成は第１実施例の場合と同様である。
例を示す。図１１は出力保護装置を構成するＣＭＯＳの
うちＮｃｈＭＯＳＦＥＴの部分のみについて示し、図１
２はその等価回路を示している。構成を説明すると、Ｎ
型基板１の主面に、第１のＰ型ウェル１００に隣接して
第２のＰ型ウェル５００が形成されている。第２のＰ型
ウェル５００の主面にはＰ+ 型領域５０２と２つのＮ+
型領域５０５，５０６が形成されている。２つのＮ+ 型
領域５０５と５０６の間の第２のＰ型ウェル５００の主
面上にはゲート酸化膜１０５を介してゲート電極５１１
が形成されている。Ｐ+ 型領域５０２とＮ+ 型領域５０
５はＶｓｓ端子に接続されている。Ｎ+型領域５０６は
Ｎ+ 型領域１０２に接続されている。また第１のＰ型ウ
ェル１００におけるＰ+ 型領域１０４がインバータ（断
面構造は図示せず）５１３を介してゲート電極５１１に
接続されている。なお、Ｎ+ 型領域１０２はＶｓｓ端子
には接続されていない。Ｎ+ 型領域５０５をソース領
域、Ｎ+ 型領域５０６をドレイン領域とし、これらとゲ
ート酸化膜１０５上のゲート電極５１１により第２のＮ
ｃｈＭＯＳＦＥＴ５２１が形成されている。またＮ+ 型
領域５０５をエミッタ、Ｐ型ウェル５００をベース、Ｎ
+ 型領域５０６をコレクタとするＮＰＮ型Ｔｒ５２５
と、Ｎ+ 型領域５０６をカソード、Ｐ型ウェル５００を
アノードとするダイオード５２３が形成されている。第
２のＮｃｈＭＯＳＦＥＴ５２１のドレインは第１のＮｃ
ｈＭＯＳＦＥＴ１１０のソースに接続されている。その
他の構成は第１実施例の場合と同様である。
【００４３】次に、サージが印加された場合のゲート酸
化膜の保護作用を説明する。
化膜の保護作用を説明する。
【００４４】（Ａ）サージの極性がＶｓｓ端子に対して
出力端子１４が正となる場合；第１実施例の作用、効果
に加えて以下のような作用、効果がある。第１に、第２
のＮｃｈＭＯＳＦＥＴ５２１はオフであるので、Ｎ+ 型
領域１０２と５０６の電位は固定されない。コンデンサ
１１５によって第１のＮｃｈＭＯＳＦＥＴ１１０のゲー
ト電極１０６の電位が上昇すると、Ｎ+ 型領域１０２の
電位も上る。このため、ゲート電極１０６とドレイン領
域１０３間、活性領域間だけでなく、ソース領域１０２
との間の電位差も減少する。第２に、Ｎ+ 型領域１０２
の電位が上昇し、Ｎ+ 型領域１０２と第１のＰ型ウェル
１００からなる接合が逆バイアスとなるため、ＮＰＮ型
Ｔｒ１１３がターンオンしない。このためＮＰＮ型Ｔｒ
１１３への電流集中が起きない。これにより、サージに
よる第１のＮｃｈＭＯＳＦＥＴ１１０のゲート酸化膜１
０５の破壊がますます起きにくくなる。
出力端子１４が正となる場合；第１実施例の作用、効果
に加えて以下のような作用、効果がある。第１に、第２
のＮｃｈＭＯＳＦＥＴ５２１はオフであるので、Ｎ+ 型
領域１０２と５０６の電位は固定されない。コンデンサ
１１５によって第１のＮｃｈＭＯＳＦＥＴ１１０のゲー
ト電極１０６の電位が上昇すると、Ｎ+ 型領域１０２の
電位も上る。このため、ゲート電極１０６とドレイン領
域１０３間、活性領域間だけでなく、ソース領域１０２
との間の電位差も減少する。第２に、Ｎ+ 型領域１０２
の電位が上昇し、Ｎ+ 型領域１０２と第１のＰ型ウェル
１００からなる接合が逆バイアスとなるため、ＮＰＮ型
Ｔｒ１１３がターンオンしない。このためＮＰＮ型Ｔｒ
１１３への電流集中が起きない。これにより、サージに
よる第１のＮｃｈＭＯＳＦＥＴ１１０のゲート酸化膜１
０５の破壊がますます起きにくくなる。
【００４５】（Ｂ）サージの極性がＶｓｓ端子に対して
出力端子１４が負となる場合；この場合は、第１実施例
と同様の作用、効果がある。
出力端子１４が負となる場合；この場合は、第１実施例
と同様の作用、効果がある。
【００４６】ここで、本実施例では、通常の回路動作に
おいては、第１のＰ型ウェル１００の電位がＶｓｓ電位
であるため、インバータ５１３の出力がＶｄｄ電位にな
って第２のＮｃｈＭＯＳＦＥＴ５２１がオンする。よっ
て回路動作を損うことがない。さらに本実施例では通常
の回路動作時において出力端子１４に正の過電圧サージ
が印加された際に、次に述べるような保護作用がある。
即ち、ダイオード１１１のブレークダウンによって生じ
た正孔が抵抗１１２を流れることによって第１のＰ型ウ
ェル１００の電位が上昇する。これによりインバータ５
１３の出力がＶｓｓ電位に転じ、第２のＮｃｈＭＯＳＦ
ＥＴ５２１がオフとなる。Ｎ+ 型領域１０２がフローテ
ィングとなる結果、第１のＰ型ウェル１００内部のＮＰ
ＮラテラルＴｒ１１３及びＮＰＮバーティカルＴｒ（図
示せず）のターンオン、いわゆるスナップバック現象が
起きない。またスナップバックが引き金となってラッチ
アップが起きることもない。この保護作用は、コンデン
サ１１５が無くても生じる。なお、第２実施例或いは第
３実施例と同様にコンデンサ１１５の代りにダイオード
を用いてＰ+ 型領域１０４と第１のＮｃｈＭＯＳＦＥＴ
１１０のゲート電極１０６とを接続しても、上記と同様
の保護作用が生じる。また、ＰｃｈＭＯＳＦＥＴについ
ても同様の構造とすれば、出力端子１４とＶｄｄ端子間
に印加されたサージに対しても同様の保護作用が生じ
る。
おいては、第１のＰ型ウェル１００の電位がＶｓｓ電位
であるため、インバータ５１３の出力がＶｄｄ電位にな
って第２のＮｃｈＭＯＳＦＥＴ５２１がオンする。よっ
て回路動作を損うことがない。さらに本実施例では通常
の回路動作時において出力端子１４に正の過電圧サージ
が印加された際に、次に述べるような保護作用がある。
即ち、ダイオード１１１のブレークダウンによって生じ
た正孔が抵抗１１２を流れることによって第１のＰ型ウ
ェル１００の電位が上昇する。これによりインバータ５
１３の出力がＶｓｓ電位に転じ、第２のＮｃｈＭＯＳＦ
ＥＴ５２１がオフとなる。Ｎ+ 型領域１０２がフローテ
ィングとなる結果、第１のＰ型ウェル１００内部のＮＰ
ＮラテラルＴｒ１１３及びＮＰＮバーティカルＴｒ（図
示せず）のターンオン、いわゆるスナップバック現象が
起きない。またスナップバックが引き金となってラッチ
アップが起きることもない。この保護作用は、コンデン
サ１１５が無くても生じる。なお、第２実施例或いは第
３実施例と同様にコンデンサ１１５の代りにダイオード
を用いてＰ+ 型領域１０４と第１のＮｃｈＭＯＳＦＥＴ
１１０のゲート電極１０６とを接続しても、上記と同様
の保護作用が生じる。また、ＰｃｈＭＯＳＦＥＴについ
ても同様の構造とすれば、出力端子１４とＶｄｄ端子間
に印加されたサージに対しても同様の保護作用が生じ
る。
【００４７】なお、第１〜第５実施例は出力保護装置に
ついて説明したが、ＭＯＳＦＥＴのゲートを抵抗を介し
てソースに接続し、ドレインを入力端子に接続すれば入
力保護装置として用いることができる。さらにＰ型半導
体基板を用いる場合は、各実施例において、Ｖｄｄ端子
とＶｓｓ端子とを入れ替え、拡散層のＮ型とＰ型を入れ
替えれば、サージに対し同様の保護作用がある。
ついて説明したが、ＭＯＳＦＥＴのゲートを抵抗を介し
てソースに接続し、ドレインを入力端子に接続すれば入
力保護装置として用いることができる。さらにＰ型半導
体基板を用いる場合は、各実施例において、Ｖｄｄ端子
とＶｓｓ端子とを入れ替え、拡散層のＮ型とＰ型を入れ
替えれば、サージに対し同様の保護作用がある。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
第１に、ドレイン領域が被保護半導体装置の入力端子又
は出力端子の何れかに接続されたＭＯＳＦＥＴを有する
半導体保護装置において、前記ＭＯＳＦＥＴが形成され
ている基板領域内における前記ドレイン領域近傍部分の
電位を検出する第１の手段と、該第１の手段で検出され
た電位の変動を前記ＭＯＳＦＥＴのゲート電極にフィー
ドバックして当該ゲート電極と前記ドレイン領域間の電
界を緩和する第２の手段とを具備させたため、ＭＯＳＦ
ＥＴのドレイン領域にサージが加わったとき、基板領域
内におけるドレイン領域近傍部分の電位の変動がゲート
電極にフィードバックされ、ゲート・ドレイン間の電位
差が小さくなってＭＯＳＦＥＴのゲート絶縁膜の破壊を
防止することができる。
第１に、ドレイン領域が被保護半導体装置の入力端子又
は出力端子の何れかに接続されたＭＯＳＦＥＴを有する
半導体保護装置において、前記ＭＯＳＦＥＴが形成され
ている基板領域内における前記ドレイン領域近傍部分の
電位を検出する第１の手段と、該第１の手段で検出され
た電位の変動を前記ＭＯＳＦＥＴのゲート電極にフィー
ドバックして当該ゲート電極と前記ドレイン領域間の電
界を緩和する第２の手段とを具備させたため、ＭＯＳＦ
ＥＴのドレイン領域にサージが加わったとき、基板領域
内におけるドレイン領域近傍部分の電位の変動がゲート
電極にフィードバックされ、ゲート・ドレイン間の電位
差が小さくなってＭＯＳＦＥＴのゲート絶縁膜の破壊を
防止することができる。
【００４９】第２に、前記第１の手段は前記ドレイン領
域近傍に形成され前記基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域と前記ゲート
電極とを接続するコンデンサとしたため、ドレイン領域
近傍部分の電位変動のフィードバック作用をよりよく達
成することができ、これとともにフィードバック手段の
半導体基板上への容易形成性を得ることができる。
域近傍に形成され前記基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域と前記ゲート
電極とを接続するコンデンサとしたため、ドレイン領域
近傍部分の電位変動のフィードバック作用をよりよく達
成することができ、これとともにフィードバック手段の
半導体基板上への容易形成性を得ることができる。
【００５０】第３に、前記第１の手段は前記ドレイン領
域近傍に形成され前記基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域から前記ゲー
ト電極に順方向に接続されたダイオードとしたため、サ
ージの極性に応じてダイオードの順方向又は降伏特性に
より電位変動のフィードバック作用が行われ、その降伏
電圧をゲート絶縁膜の破壊電圧より低く設定しておくこ
とにより、ＭＯＳＦＥＴのゲート絶縁膜の破壊を防止す
ることができる。また前記と同様にフィードバック手段
の半導体基板上への容易形成性を得ることができる。
域近傍に形成され前記基板領域と同電導型の高濃度領域
であり、前記第２の手段は前記高濃度領域から前記ゲー
ト電極に順方向に接続されたダイオードとしたため、サ
ージの極性に応じてダイオードの順方向又は降伏特性に
より電位変動のフィードバック作用が行われ、その降伏
電圧をゲート絶縁膜の破壊電圧より低く設定しておくこ
とにより、ＭＯＳＦＥＴのゲート絶縁膜の破壊を防止す
ることができる。また前記と同様にフィードバック手段
の半導体基板上への容易形成性を得ることができる。
【００５１】第４に、ドレイン領域が被保護半導体装置
の入力端子又は出力端子の何れかに接続された第１のＭ
ＯＳＦＥＴを有する半導体保護装置において、前記第１
のＭＯＳＦＥＴが形成されている第１の基板領域内にお
ける前記ドレイン領域近傍部分の電位を検出する第１の
手段と、該第１の手段で検出された電位の変動を前記第
１のＭＯＳＦＥＴのゲート電極にフィードバックして当
該ゲート電極と前記ドレイン領域間の電界を緩和する第
２の手段と、前記第１の手段で検出された電位の変動を
前記第１のＭＯＳＦＥＴのソース領域にフィードバック
して前記ゲート電極と当該ソース領域間の電界を緩和す
る第３の手段とを具備させたため、ＭＯＳＦＥＴのドレ
イン領域にサージが加わったとき、ゲート・ドレイン間
の電位差が小さくなるとともに、ゲート・ソース間の電
位差も小さくなってＭＯＳＦＥＴのゲート絶縁膜の破壊
を一層確実に防止することができる。
の入力端子又は出力端子の何れかに接続された第１のＭ
ＯＳＦＥＴを有する半導体保護装置において、前記第１
のＭＯＳＦＥＴが形成されている第１の基板領域内にお
ける前記ドレイン領域近傍部分の電位を検出する第１の
手段と、該第１の手段で検出された電位の変動を前記第
１のＭＯＳＦＥＴのゲート電極にフィードバックして当
該ゲート電極と前記ドレイン領域間の電界を緩和する第
２の手段と、前記第１の手段で検出された電位の変動を
前記第１のＭＯＳＦＥＴのソース領域にフィードバック
して前記ゲート電極と当該ソース領域間の電界を緩和す
る第３の手段とを具備させたため、ＭＯＳＦＥＴのドレ
イン領域にサージが加わったとき、ゲート・ドレイン間
の電位差が小さくなるとともに、ゲート・ソース間の電
位差も小さくなってＭＯＳＦＥＴのゲート絶縁膜の破壊
を一層確実に防止することができる。
【００５２】第５に、前記第１の手段は前記ドレイン領
域近傍に形成され前記第１の基板領域と同電導型の第１
の高濃度領域であり、前記第２の手段は前記第１の高濃
度領域と前記ゲート電極とを接続する第１のコンデンサ
又は前記第１の高濃度領域から前記ゲート電極に順方向
に接続された第１のダイオードの何れかであり、前記第
３の手段は前記第１の高濃度領域と前記ソース領域とを
接続する第２のコンデンサ又は前記第１の高濃度領域か
ら前記ソース領域に順方向に接続された第２のダイオー
ドの何れかであり、さらに前記第１の基板領域の主面に
該第１の基板領域と逆電導型の低濃度領域を形成し、該
低濃度領域の一端に前記ソース領域を設け他端に該ソー
ス領域と同電導型の第２の高濃度領域を設け当該ソース
領域と第２の高濃度領域との間には前記第１の基板領域
と同電導型の第３の高濃度領域を設け、前記第２の高濃
度領域と第３の高濃度領域とを前記第１の基板領域に高
電位を与える高電位端子又は低電位を与える低電位端子
の何れかに接続するようにしたため、第１の基板領域に
おけるドレイン領域近傍部分の電位変動をソース領域に
適切にフィードバックすることができる。またドレイン
領域にサージが加わったときソース領域を通じて第１の
基板領域と逆電導型の低濃度領域の電位が変動し、この
低濃度領域と第１の基板領域間及びこの低濃度領域とは
逆電導型の第３の高濃度領域間の各接合が逆バイアス状
態となり、低濃度領域内部の中性領域が狭くなる。これ
により、ＭＯＳＦＥＴのソース領域、ドレイン領域等で
形成される寄生バイポーラトランジスタのエミッタ抵抗
が増大し、サージ電流が減少して一層確実にＭＯＳＦＥ
Ｔの破壊を防止することができる。
域近傍に形成され前記第１の基板領域と同電導型の第１
の高濃度領域であり、前記第２の手段は前記第１の高濃
度領域と前記ゲート電極とを接続する第１のコンデンサ
又は前記第１の高濃度領域から前記ゲート電極に順方向
に接続された第１のダイオードの何れかであり、前記第
３の手段は前記第１の高濃度領域と前記ソース領域とを
接続する第２のコンデンサ又は前記第１の高濃度領域か
ら前記ソース領域に順方向に接続された第２のダイオー
ドの何れかであり、さらに前記第１の基板領域の主面に
該第１の基板領域と逆電導型の低濃度領域を形成し、該
低濃度領域の一端に前記ソース領域を設け他端に該ソー
ス領域と同電導型の第２の高濃度領域を設け当該ソース
領域と第２の高濃度領域との間には前記第１の基板領域
と同電導型の第３の高濃度領域を設け、前記第２の高濃
度領域と第３の高濃度領域とを前記第１の基板領域に高
電位を与える高電位端子又は低電位を与える低電位端子
の何れかに接続するようにしたため、第１の基板領域に
おけるドレイン領域近傍部分の電位変動をソース領域に
適切にフィードバックすることができる。またドレイン
領域にサージが加わったときソース領域を通じて第１の
基板領域と逆電導型の低濃度領域の電位が変動し、この
低濃度領域と第１の基板領域間及びこの低濃度領域とは
逆電導型の第３の高濃度領域間の各接合が逆バイアス状
態となり、低濃度領域内部の中性領域が狭くなる。これ
により、ＭＯＳＦＥＴのソース領域、ドレイン領域等で
形成される寄生バイポーラトランジスタのエミッタ抵抗
が増大し、サージ電流が減少して一層確実にＭＯＳＦＥ
Ｔの破壊を防止することができる。
【００５３】第６に、前記第１の手段は前記第１のＭＯ
ＳＦＥＴのドレイン領域近傍に形成され前記第１の基板
領域と同電導型の高濃度領域であり、前記第２の手段は
前記高濃度領域と前記第１のＭＯＳＦＥＴのゲート電極
とを接続するコンデンサ又は前記高濃度領域から前記第
１のＭＯＳＦＥＴのゲート電極に順方向に接続されたダ
イオードの何れかであり、前記第３の手段は前記第１の
基板領域と同電導型の第２の基板領域に前記第１のＭＯ
ＳＦＥＴと同極性の第２のＭＯＳＦＥＴを形成し、前記
高濃度領域をインバータを介して前記第２のＭＯＳＦＥ
Ｔのゲート電極に接続し、該第２のＭＯＳＦＥＴのドレ
イン領域を前記第１のＭＯＳＦＥＴのソース領域に接続
し、前記第２のＭＯＳＦＥＴのソース領域と前記第２の
基板領域とを前記第１の基板領域に高電位を与える高電
位端子又は低電位を与える低電位端子の何れかに接続し
て構成したため、第１のＭＯＳＦＥＴのドレイン領域
に、ある極性のサージが加わったとき、第２のＭＯＳＦ
ＥＴはオフとなり、第１のＭＯＳＦＥＴのソース領域が
フローティングとなる。この結果、第１のＭＯＳＦＥＴ
のソース領域、ドレイン領域等で形成される寄生バイポ
ーラトランジスタがオフとなりラッチアップの発生が防
止されて一層確実に第１のＭＯＳＦＥＴの破壊を防止す
ることができる。
ＳＦＥＴのドレイン領域近傍に形成され前記第１の基板
領域と同電導型の高濃度領域であり、前記第２の手段は
前記高濃度領域と前記第１のＭＯＳＦＥＴのゲート電極
とを接続するコンデンサ又は前記高濃度領域から前記第
１のＭＯＳＦＥＴのゲート電極に順方向に接続されたダ
イオードの何れかであり、前記第３の手段は前記第１の
基板領域と同電導型の第２の基板領域に前記第１のＭＯ
ＳＦＥＴと同極性の第２のＭＯＳＦＥＴを形成し、前記
高濃度領域をインバータを介して前記第２のＭＯＳＦＥ
Ｔのゲート電極に接続し、該第２のＭＯＳＦＥＴのドレ
イン領域を前記第１のＭＯＳＦＥＴのソース領域に接続
し、前記第２のＭＯＳＦＥＴのソース領域と前記第２の
基板領域とを前記第１の基板領域に高電位を与える高電
位端子又は低電位を与える低電位端子の何れかに接続し
て構成したため、第１のＭＯＳＦＥＴのドレイン領域
に、ある極性のサージが加わったとき、第２のＭＯＳＦ
ＥＴはオフとなり、第１のＭＯＳＦＥＴのソース領域が
フローティングとなる。この結果、第１のＭＯＳＦＥＴ
のソース領域、ドレイン領域等で形成される寄生バイポ
ーラトランジスタがオフとなりラッチアップの発生が防
止されて一層確実に第１のＭＯＳＦＥＴの破壊を防止す
ることができる。
【図１】本発明に係る半導体保護装置の第１実施例を示
す縦断面図である。
す縦断面図である。
【図２】上記第１実施例の等価回路を示す回路図であ
る。
る。
【図３】第２の等価回路においてＮｃｈＭＯＳＦＥＴの
ゲート・ドレイン間コンデンサの充放電に関与する部分
を示す回路図である。
ゲート・ドレイン間コンデンサの充放電に関与する部分
を示す回路図である。
【図４】本発明の第２実施例を示す縦断面図である。
【図５】図４の等価回路を示す回路図である。
【図６】上記第２実施例においてＮｃｈＭＯＳＦＥＴの
ゲート・ドレイン間コンデンサの充放電に関与する部分
を示す回路図である。
ゲート・ドレイン間コンデンサの充放電に関与する部分
を示す回路図である。
【図７】本発明の第３実施例を示す縦断面図である。
【図８】図７の等価回路を示す回路図である。
【図９】本発明の第４実施例を示す縦断面図である。
【図１０】図９の等価回路を示す回路図である。
【図１１】本発明の第５実施例を示す縦断面図である。
【図１２】図１１の等価回路を示す回路図である。
【図１３】従来の半導体保護装置の縦断面図である。
【図１４】図１３の等価回路を示す回路図である。
１４ 出力端子 ２０ ＰｃｈＭＯＳＦＥＴ ５０，５１ 被保護半導体装置を構成するＰｃｈ，Ｎｃ
ｈのＭＯＳＦＥＴ １００ 第１の基板領域となるＰ型ウェル １０２，５０５ ソース領域となるＮ+ 型領域 １０３，５０６ ドレイン領域となるＮ+ 型領域 １０４ Ｐ+ 型領域（第１の手段） １０５ ゲート酸化膜（ゲート絶縁膜） １０６，５１１ ゲート電極 １１０ ＮｃｈＭＯＳＦＥＴ １１５ コンデンサ（第２の手段） ２０３ ダイオード（第２の手段） ４００ Ｎ+ 型領域（ソース領域と同電導型の第２の高
濃度領域） ４０１ Ｐ+ 型領域（第１の基板領域と同電導型の第３
の高濃度領域） ４０３ Ｎ型領域（第１の基板領域と逆電導型の低濃度
領域） ４０７ 第２のコンデンサ（第３の手段） ５００ 第２の基板領域となるＰ型ウェル ５１３ インバータ ５２１ 第２のＮｃｈＭＯＳＦＥＴ
ｈのＭＯＳＦＥＴ １００ 第１の基板領域となるＰ型ウェル １０２，５０５ ソース領域となるＮ+ 型領域 １０３，５０６ ドレイン領域となるＮ+ 型領域 １０４ Ｐ+ 型領域（第１の手段） １０５ ゲート酸化膜（ゲート絶縁膜） １０６，５１１ ゲート電極 １１０ ＮｃｈＭＯＳＦＥＴ １１５ コンデンサ（第２の手段） ２０３ ダイオード（第２の手段） ４００ Ｎ+ 型領域（ソース領域と同電導型の第２の高
濃度領域） ４０１ Ｐ+ 型領域（第１の基板領域と同電導型の第３
の高濃度領域） ４０３ Ｎ型領域（第１の基板領域と逆電導型の低濃度
領域） ４０７ 第２のコンデンサ（第３の手段） ５００ 第２の基板領域となるＰ型ウェル ５１３ インバータ ５２１ 第２のＮｃｈＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 8934−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (6)
- 【請求項１】 ドレイン領域が被保護半導体装置の入力
端子又は出力端子の何れかに接続されたＭＯＳＦＥＴを
有する半導体保護装置において、前記ＭＯＳＦＥＴが形
成されている基板領域内における前記ドレイン領域近傍
部分の電位を検出する第１の手段と、該第１の手段で検
出された電位の変動を前記ＭＯＳＦＥＴのゲート電極に
フィードバックして当該ゲート電極と前記ドレイン領域
間の電界を緩和する第２の手段とを有することを特徴と
する半導体保護装置。 - 【請求項２】 前記第１の手段は前記ドレイン領域近傍
に形成され前記基板領域と同電導型の高濃度領域であ
り、前記第２の手段は前記高濃度領域と前記ゲート電極
とを接続するコンデンサであることを特徴とする請求項
１記載の半導体保護装置。 - 【請求項３】 前記第１の手段は前記ドレイン領域近傍
に形成され前記基板領域と同電導型の高濃度領域であ
り、前記第２の手段は前記高濃度領域から前記ゲート電
極に順方向に接続されたダイオードであることを特徴と
する請求項１記載の半導体保護装置。 - 【請求項４】 ドレイン領域が被保護半導体装置の入力
端子又は出力端子の何れかに接続された第１のＭＯＳＦ
ＥＴを有する半導体保護装置において、前記第１のＭＯ
ＳＦＥＴが形成されている第１の基板領域内における前
記ドレイン領域近傍部分の電位を検出する第１の手段
と、該第１の手段で検出された電位の変動を前記第１の
ＭＯＳＦＥＴのゲート電極にフィードバックして当該ゲ
ート電極と前記ドレイン領域間の電界を緩和する第２の
手段と、前記第１の手段で検出された電位の変動を前記
第１のＭＯＳＦＥＴのソース領域にフィードバックして
前記ゲート電極と当該ソース領域間の電界を緩和する第
３の手段とを有することを特徴とする半導体保護装置。 - 【請求項５】 前記第１の手段は前記ドレイン領域近傍
に形成され前記第１の基板領域と同電導型の第１の高濃
度領域であり、前記第２の手段は前記第１の高濃度領域
と前記ゲート電極とを接続する第１のコンデンサ又は前
記第１の高濃度領域から前記ゲート電極に順方向に接続
された第１のダイオードの何れかであり、前記第３の手
段は前記第１の高濃度領域と前記ソース領域とを接続す
る第２のコンデンサ又は前記第１の高濃度領域から前記
ソース領域に順方向に接続された第２のダイオードの何
れかであり、さらに前記第１の基板領域の主面に該第１
の基板領域と逆電導型の低濃度領域を形成し、該低濃度
領域の一端に前記ソース領域を設け他端に該ソース領域
と同電導型の第２の高濃度領域を設け当該ソース領域と
第２の高濃度領域との間には前記第１の基板領域と同電
導型の第３の高濃度領域を設け、前記第２の高濃度領域
と第３の高濃度領域とを前記第１の基板領域に高電位を
与える高電位端子又は低電位を与える低電位端子の何れ
かに接続してなることを特徴とする請求項４記載の半導
体保護装置。 - 【請求項６】 前記第１の手段は前記第１のＭＯＳＦＥ
Ｔのドレイン領域近傍に形成され前記第１の基板領域と
同電導型の高濃度領域であり、前記第２の手段は前記高
濃度領域と前記第１のＭＯＳＦＥＴのゲート電極とを接
続するコンデンサ又は前記高濃度領域から前記第１のＭ
ＯＳＦＥＴのゲート電極に順方向に接続されたダイオー
ドの何れかであり、前記第３の手段は前記第１の基板領
域と同電導型の第２の基板領域に前記第１のＭＯＳＦＥ
Ｔと同極性の第２のＭＯＳＦＥＴを形成し、前記高濃度
領域をインバータを介して前記第２のＭＯＳＦＥＴのゲ
ート電極に接続し、該第２のＭＯＳＦＥＴのドレイン領
域を前記第１のＭＯＳＦＥＴのソース領域に接続し、前
記第２のＭＯＳＦＥＴのソース領域と前記第２の基板領
域とを前記第１の基板領域に高電位を与える高電位端子
又は低電位を与える低電位端子の何れかに接続して構成
したものであることを特徴とする請求項４記載の半導体
保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210240A JPH0766405A (ja) | 1993-08-25 | 1993-08-25 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210240A JPH0766405A (ja) | 1993-08-25 | 1993-08-25 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766405A true JPH0766405A (ja) | 1995-03-10 |
Family
ID=16586108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210240A Pending JPH0766405A (ja) | 1993-08-25 | 1993-08-25 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766405A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214526A (ja) * | 2006-02-07 | 2007-08-23 | Analog & Power Electronics Corp | 静電防護装置 |
| JP2008235592A (ja) * | 2007-03-20 | 2008-10-02 | Denso Corp | 半導体装置 |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
-
1993
- 1993-08-25 JP JP5210240A patent/JPH0766405A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214526A (ja) * | 2006-02-07 | 2007-08-23 | Analog & Power Electronics Corp | 静電防護装置 |
| JP2008235592A (ja) * | 2007-03-20 | 2008-10-02 | Denso Corp | 半導体装置 |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
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