JPH07263633A - 半導体装置の対静電気放電保護装置 - Google Patents
半導体装置の対静電気放電保護装置Info
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- JPH07263633A JPH07263633A JP6048060A JP4806094A JPH07263633A JP H07263633 A JPH07263633 A JP H07263633A JP 6048060 A JP6048060 A JP 6048060A JP 4806094 A JP4806094 A JP 4806094A JP H07263633 A JPH07263633 A JP H07263633A
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- electrostatic discharge
- junction
- semiconductor device
- input pad
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/80—PNPN diodes, e.g. Shockley diodes or break-over diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の内部回路を構成するデバイス素
子を対静電気放電から保護する装置を提供する。 【構成】 ＰＮＰＮ構造を備えた対静電気放電保護装置
において、逆方向バイアスにより電子なだれを起こすＰ
Ｎ接合４と並列にＭＯＳ型電界効果トランジスタ14を配
置することにより電流バイパスを設け、このＭＯＳ型電
界効果トランジスタ14のゲート電極13を入力パッド１に
接続し、そのスイッチング作用によりＰＮＰＮ構造を低
電圧でＳＣＲ機能に作動させるようにして、半導体装置
の内部回路を構成するデバイス素子をＥＳＤ破壊から保
護可能とする。
子を対静電気放電から保護する装置を提供する。 【構成】 ＰＮＰＮ構造を備えた対静電気放電保護装置
において、逆方向バイアスにより電子なだれを起こすＰ
Ｎ接合４と並列にＭＯＳ型電界効果トランジスタ14を配
置することにより電流バイパスを設け、このＭＯＳ型電
界効果トランジスタ14のゲート電極13を入力パッド１に
接続し、そのスイッチング作用によりＰＮＰＮ構造を低
電圧でＳＣＲ機能に作動させるようにして、半導体装置
の内部回路を構成するデバイス素子をＥＳＤ破壊から保
護可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力端子
や出力端子に静電気の放電によって高電圧が印加される
ことによって生じる静電気放電破壊から半導体装置を保
護する対静電気放電保護装置に関するものである。
や出力端子に静電気の放電によって高電圧が印加される
ことによって生じる静電気放電破壊から半導体装置を保
護する対静電気放電保護装置に関するものである。
【０００２】
【従来の技術】半導体製造技術の進歩により、近年ます
ます半導体装置の集積度が向上し、また動作速度が高速
化してきた。それとともに、デバイス素子の微細化構造
が要求されるようになり、またゲート酸化膜等の絶縁膜
の薄膜化が加速されつつある。そのため、デバイス素子
はますます静電気の放電（以下、ＥＳＤと略称する）に
よって破壊されるという問題が生じている。
ます半導体装置の集積度が向上し、また動作速度が高速
化してきた。それとともに、デバイス素子の微細化構造
が要求されるようになり、またゲート酸化膜等の絶縁膜
の薄膜化が加速されつつある。そのため、デバイス素子
はますます静電気の放電（以下、ＥＳＤと略称する）に
よって破壊されるという問題が生じている。
【０００３】ここで、ＥＳＤ破壊とは、静電気の放電に
よって生じる高電圧が半導体装置を構成するＩＣやＬＳ
Ｉなどの内部回路のデバイス素子にダメージを与え、破
壊に至ることである。静電気の放電は、帯電した人体と
か器具等がアースされた半導体装置の入出力端子に接触
するとか、あるいはその逆に帯電した半導体装置の入出
力端子等がアースされた人体とか器具、あるいは製造や
試験などに用いられる設備に触れただけでも容易に発生
する。
よって生じる高電圧が半導体装置を構成するＩＣやＬＳ
Ｉなどの内部回路のデバイス素子にダメージを与え、破
壊に至ることである。静電気の放電は、帯電した人体と
か器具等がアースされた半導体装置の入出力端子に接触
するとか、あるいはその逆に帯電した半導体装置の入出
力端子等がアースされた人体とか器具、あるいは製造や
試験などに用いられる設備に触れただけでも容易に発生
する。
【０００４】このＥＳＤに対する保護対策が何ら施され
ていないＭＯＳ型ＬＳＩの場合には、その入力パッドと
実際に作用する内部回路との間には非常に小さい値の直
列抵抗を有しているに過ぎないから、大きな過渡電圧が
入力端子に印加すると、ＭＯＳ型ＬＳＩにもそのまま印
加され、デバイス素子が破壊されることになる。そこ
で、半導体装置のＥＳＤ破壊からの防止対策がより一層
重要な問題となっており、種々の対ＥＳＤ保護回路が提
案されている。その一つに、たとえば特公平５− 65061
号公報に開示されている静電気に対する保護装置を備え
た集積回路がある。
ていないＭＯＳ型ＬＳＩの場合には、その入力パッドと
実際に作用する内部回路との間には非常に小さい値の直
列抵抗を有しているに過ぎないから、大きな過渡電圧が
入力端子に印加すると、ＭＯＳ型ＬＳＩにもそのまま印
加され、デバイス素子が破壊されることになる。そこ
で、半導体装置のＥＳＤ破壊からの防止対策がより一層
重要な問題となっており、種々の対ＥＳＤ保護回路が提
案されている。その一つに、たとえば特公平５− 65061
号公報に開示されている静電気に対する保護装置を備え
た集積回路がある。
【０００５】ここで、この特公平５− 65061号の概要に
ついて説明すると、図３に示すように、入力パッド１と
アースとの間に直列にＰＮＰＮ構造をした対ＥＳＤ装置
20が接続されて構成される。この対ＥＳＤ装置20は、軽
くドープされたＰ型半導体層44に拡散によってＮ型ウエ
ル46が画成され、軽くドープされたＮ型半導体領域が形
成されることにより、ＰＮ接合32が形成される。このＮ
型ウエル46にＰ＋領域48が拡散されて、ＰＮ接合30が形
成される。このＰ＋領域48はパッド１に接続される。
ついて説明すると、図３に示すように、入力パッド１と
アースとの間に直列にＰＮＰＮ構造をした対ＥＳＤ装置
20が接続されて構成される。この対ＥＳＤ装置20は、軽
くドープされたＰ型半導体層44に拡散によってＮ型ウエ
ル46が画成され、軽くドープされたＮ型半導体領域が形
成されることにより、ＰＮ接合32が形成される。このＮ
型ウエル46にＰ＋領域48が拡散されて、ＰＮ接合30が形
成される。このＰ＋領域48はパッド１に接続される。
【０００６】ついで、Ｎ型ウエル46内に強くドープされ
たＮ型不純物のＮ＋領域50が画成され、パッド１とＮ型
ウエル46との間に抵抗性接続を形成するようにパッド１
に接続され、負の極性をもつＥＳＤパルスが存在する時
にＰＮ接合32を通して逆方向に導通できるようにする。
さらに、Ｎ型ウエル46の外部でＰ型半導体層44内に強く
ドープされたＮ＋領域52が設けられ、Ｎ型ウエル46との
間にＰＮ接合34が形成される。また、Ｎ型ウエル46の外
部でＰ型半導体層44内に強くドープされたＰ＋領域54が
設けられ、Ｐ＋の抵抗領域が形成される。このＰ＋領域
54はＰ型半導体層44によって抵抗性接続がなされ、Ｎ＋
領域52およびＰ＋領域54はアースに接続される。このよ
うにして、図４に示すようなＰＮＰＮ構造が構成され
る。
たＮ型不純物のＮ＋領域50が画成され、パッド１とＮ型
ウエル46との間に抵抗性接続を形成するようにパッド１
に接続され、負の極性をもつＥＳＤパルスが存在する時
にＰＮ接合32を通して逆方向に導通できるようにする。
さらに、Ｎ型ウエル46の外部でＰ型半導体層44内に強く
ドープされたＮ＋領域52が設けられ、Ｎ型ウエル46との
間にＰＮ接合34が形成される。また、Ｎ型ウエル46の外
部でＰ型半導体層44内に強くドープされたＰ＋領域54が
設けられ、Ｐ＋の抵抗領域が形成される。このＰ＋領域
54はＰ型半導体層44によって抵抗性接続がなされ、Ｎ＋
領域52およびＰ＋領域54はアースに接続される。このよ
うにして、図４に示すようなＰＮＰＮ構造が構成され
る。
【０００７】そこで、パッド１に正の極性をもつ過渡状
態のＥＳＤパルスが印加されると、パッド１からＰ＋領
域48に電流が流れ、Ｎ型ウエル46とＰ型半導体層44との
間のＰＮ接合32に“電子なだれ”を生じさせ、Ｐ型半導
体層44からＮ＋領域50へさらにＰＮ接合34を横切ってア
ースへ電流が流れる。すなわち、ＰＮＰＮ構造が逆阻止
三端子サイリスタＳＣＲ（Silicon Controlled Rectifi
er) として作用し、ＳＣＲが電気的にオンに切り換わる
ことでパッド１からアースに電流が流れる。
態のＥＳＤパルスが印加されると、パッド１からＰ＋領
域48に電流が流れ、Ｎ型ウエル46とＰ型半導体層44との
間のＰＮ接合32に“電子なだれ”を生じさせ、Ｐ型半導
体層44からＮ＋領域50へさらにＰＮ接合34を横切ってア
ースへ電流が流れる。すなわち、ＰＮＰＮ構造が逆阻止
三端子サイリスタＳＣＲ（Silicon Controlled Rectifi
er) として作用し、ＳＣＲが電気的にオンに切り換わる
ことでパッド１からアースに電流が流れる。
【０００８】逆に、パッド１に負の極性をもつＥＳＤパ
ルスが印加されると、アースからＰ＋領域54を経てＰ型
半導体層44へ電流が流れ、さらにＰＮ接合32を経てＮ型
ウエル46へかつＮ＋領域50を経てパッド１に電流が流れ
る。すなわち、ＰＮＰＮ構造はＰＮダイオードとして作
用し、ＰＮ接合32が順バイアスされることでパッド１か
らアースに電流が流れる。
ルスが印加されると、アースからＰ＋領域54を経てＰ型
半導体層44へ電流が流れ、さらにＰＮ接合32を経てＮ型
ウエル46へかつＮ＋領域50を経てパッド１に電流が流れ
る。すなわち、ＰＮＰＮ構造はＰＮダイオードとして作
用し、ＰＮ接合32が順バイアスされることでパッド１か
らアースに電流が流れる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た特公平５− 65061号の対ＥＳＤ保護装置の場合は、Ｐ
ＮＰＮ構造の動作電圧に問題がある。すなわち、前出図
３においてパッド12に正の極性をもつＥＳＤパルスが印
加されたときに、ＳＣＲをオンにするためには、ＰＮ接
合32の“電子なだれ”レベルを超える電圧が必要とされ
る。この電圧は、通常保護されるべき半導体装置がダメ
ージを受けない程度に小さい電圧が望ましい。なぜなら
ば、もし電圧が保護されるべき半導体装置がダメージを
受ける電圧よりも大きい場合、ＳＣＲが十分にオンする
前に保護されるべき半導体装置に好ましくない電流が流
れ、十分に保護することができないからである。
た特公平５− 65061号の対ＥＳＤ保護装置の場合は、Ｐ
ＮＰＮ構造の動作電圧に問題がある。すなわち、前出図
３においてパッド12に正の極性をもつＥＳＤパルスが印
加されたときに、ＳＣＲをオンにするためには、ＰＮ接
合32の“電子なだれ”レベルを超える電圧が必要とされ
る。この電圧は、通常保護されるべき半導体装置がダメ
ージを受けない程度に小さい電圧が望ましい。なぜなら
ば、もし電圧が保護されるべき半導体装置がダメージを
受ける電圧よりも大きい場合、ＳＣＲが十分にオンする
前に保護されるべき半導体装置に好ましくない電流が流
れ、十分に保護することができないからである。
【００１０】ところで、特公平５− 65061号の対ＥＳＤ
保護装置においては、上記したように、ＰＮ接合32を形
成しているのは軽くドープされたＰ型半導体層44と軽く
ドープされたＮ型ウエル46であるから、このように軽く
ドープされた半導体層同士がＰＮ接合32を形成している
場合、“電子なだれ”レベルを超える電圧は比較的高
く、通常約20Ｖ程度である。
保護装置においては、上記したように、ＰＮ接合32を形
成しているのは軽くドープされたＰ型半導体層44と軽く
ドープされたＮ型ウエル46であるから、このように軽く
ドープされた半導体層同士がＰＮ接合32を形成している
場合、“電子なだれ”レベルを超える電圧は比較的高
く、通常約20Ｖ程度である。
【００１１】一方、保護されるべき半導体装置は通常、
高濃度の半導体層と低濃度の半導体層によって形成され
るＰＮ接合を有し、この場合“電子なだれ”を引き起こ
す電圧はおよそ10〜15Ｖであって、前述の電圧よりも小
さい値であることが一般的である。それゆえ、保護され
るべき半導体装置が“電子なだれ”を引き起こし、電流
が流れると破壊に至るおそれが生じるのである。
高濃度の半導体層と低濃度の半導体層によって形成され
るＰＮ接合を有し、この場合“電子なだれ”を引き起こ
す電圧はおよそ10〜15Ｖであって、前述の電圧よりも小
さい値であることが一般的である。それゆえ、保護され
るべき半導体装置が“電子なだれ”を引き起こし、電流
が流れると破壊に至るおそれが生じるのである。
【００１２】本発明は、上記のような従来技術の有する
課題を解決すべくなされたものであって、低い動作電圧
でＳＣＲを動作させることを可能にした半導体装置の対
静電気放電保護装置を提供することを目的とする。
課題を解決すべくなされたものであって、低い動作電圧
でＳＣＲを動作させることを可能にした半導体装置の対
静電気放電保護装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために、本発明はＥＳＤ破壊から半導体装置を保護す
る保護装置として、ＰＮＰＮ構造をすみやかにＳＣＲと
して作動させるべく、ＳＣＲのトリガとしてＭＯＳ型電
界効果トランジスタを用いてＳＣＲの作動電圧を再現性
よく低い電圧に設定するようにしたものである。
るために、本発明はＥＳＤ破壊から半導体装置を保護す
る保護装置として、ＰＮＰＮ構造をすみやかにＳＣＲと
して作動させるべく、ＳＣＲのトリガとしてＭＯＳ型電
界効果トランジスタを用いてＳＣＲの作動電圧を再現性
よく低い電圧に設定するようにしたものである。
【００１４】すなわち、本発明は、入力パッドとアース
との間に構成されるＰＮＰＮ構造によって静電気の放電
に対して半導体装置を保護する装置であって、前記ＰＮ
ＰＮ構造の入力パッド側に接続されるＮ型領域をドレイ
ンとし、もう一方のアースに接続されるＮ型領域をソー
スとしたＭＯＳ型電界効果トランジスタを前記ＰＮＰＮ
構造の逆方向バイアスのかかるＰＮ接合と並列に接続
し、前記ＭＯＳ型電界効果トランジスタのゲート電極を
入力パッドに接続したことを特徴とする半導体装置の対
静電気放電保護装置である。
との間に構成されるＰＮＰＮ構造によって静電気の放電
に対して半導体装置を保護する装置であって、前記ＰＮ
ＰＮ構造の入力パッド側に接続されるＮ型領域をドレイ
ンとし、もう一方のアースに接続されるＮ型領域をソー
スとしたＭＯＳ型電界効果トランジスタを前記ＰＮＰＮ
構造の逆方向バイアスのかかるＰＮ接合と並列に接続
し、前記ＭＯＳ型電界効果トランジスタのゲート電極を
入力パッドに接続したことを特徴とする半導体装置の対
静電気放電保護装置である。
【００１５】
【作 用】本発明によれば、ＰＮＰＮ構造の“電子なだ
れ”を引き起こすＰＮ接合間に、ＭＯＳ型電界効果トラ
ンジスタを並列に接続し、一方そのゲート電極を入力パ
ッドに接続したので、ＥＳＤによる電圧が入力パッドに
印加されたときは、その電圧がゲート電極にも印加さ
れ、ＭＯＳ型電界効果トランジスタによって形成される
電流パスを流れる電流のトリガによって、低い電圧でＰ
ＮＰＮ構造をＳＣＲとしてすみやかに導通状態にするか
ら、ＥＳＤパルスをアースに流すことができる。
れ”を引き起こすＰＮ接合間に、ＭＯＳ型電界効果トラ
ンジスタを並列に接続し、一方そのゲート電極を入力パ
ッドに接続したので、ＥＳＤによる電圧が入力パッドに
印加されたときは、その電圧がゲート電極にも印加さ
れ、ＭＯＳ型電界効果トランジスタによって形成される
電流パスを流れる電流のトリガによって、低い電圧でＰ
ＮＰＮ構造をＳＣＲとしてすみやかに導通状態にするか
ら、ＥＳＤパルスをアースに流すことができる。
【００１６】
【実施例】以下に、本発明の実施例について、図１を参
照して詳しく説明する。図１は本発明の実施例を示す断
面図である。図において、１は保護すべき半導体装置
（図示せず）に設けられる入力パッド、２はＰ型半導体
層である。３はＰ型半導体層２にＮ型不純物がドープさ
れたＮ型半導体領域で、これによって第１のＰＮ接合４
が形成される。
照して詳しく説明する。図１は本発明の実施例を示す断
面図である。図において、１は保護すべき半導体装置
（図示せず）に設けられる入力パッド、２はＰ型半導体
層である。３はＰ型半導体層２にＮ型不純物がドープさ
れたＮ型半導体領域で、これによって第１のＰＮ接合４
が形成される。
【００１７】５はＮ型半導体領域３内にＰ型不純物がド
ープされた第１のＰ＋拡散層であり、この第１のＰ＋拡
散層５とＮ型半導体領域３とで第２のＰＮ接合６が形成
される。７はＮ型半導体領域３内にＮ型不純物がドープ
された第１のＮ＋拡散層である。これら第１のＰ＋拡散
層５と第１のＮ＋拡散層７は配線８ａを介して入力パッ
ド１に接続される。なお、第１のＮ＋拡散層７は後に形
成するＭＯＳ型の電界効果トランジスタのドレインとも
なるので、図示のように、Ｎ型半導体領域３からＰ型半
導体層２にまたがって形成されるのが望ましいが、Ｎ型
半導体領域３内に接するように形成してもよい。
ープされた第１のＰ＋拡散層であり、この第１のＰ＋拡
散層５とＮ型半導体領域３とで第２のＰＮ接合６が形成
される。７はＮ型半導体領域３内にＮ型不純物がドープ
された第１のＮ＋拡散層である。これら第１のＰ＋拡散
層５と第１のＮ＋拡散層７は配線８ａを介して入力パッ
ド１に接続される。なお、第１のＮ＋拡散層７は後に形
成するＭＯＳ型の電界効果トランジスタのドレインとも
なるので、図示のように、Ｎ型半導体領域３からＰ型半
導体層２にまたがって形成されるのが望ましいが、Ｎ型
半導体領域３内に接するように形成してもよい。
【００１８】９はＰ型半導体層２の他の位置で第１のＮ
＋拡散層６に隣接して形成されるＰ型不純物がドープさ
れた第２のＰ＋拡散層である。また、10はＰ型半導体層
２の他の位置で第２のＰ＋拡散層９に隣接して形成され
るＮ型不純物がドープされた第２のＮ＋拡散層であり、
この第２のＮ＋拡散層10とＰ型半導体層２とで第３のＰ
Ｎ接合11が形成される。そして、第２のＰ＋拡散層９と
第２のＮ＋拡散層10とは配線８ｂを介してアースに接続
される。
＋拡散層６に隣接して形成されるＰ型不純物がドープさ
れた第２のＰ＋拡散層である。また、10はＰ型半導体層
２の他の位置で第２のＰ＋拡散層９に隣接して形成され
るＮ型不純物がドープされた第２のＮ＋拡散層であり、
この第２のＮ＋拡散層10とＰ型半導体層２とで第３のＰ
Ｎ接合11が形成される。そして、第２のＰ＋拡散層９と
第２のＮ＋拡散層10とは配線８ｂを介してアースに接続
される。
【００１９】12は第１のＮ＋拡散層７と第２のＮ＋拡散
層10との間に堆積されたゲート酸化膜、13はゲート酸化
膜12の上に形成されたゲート電極で、このゲート電極13
は配線８ｃを介して入力パッド１に接続される。そし
て、第１のＮ＋拡散層７をドレイン、第２のＮ＋拡散層
10をソースとして、これらとゲート電極13とによって、
ＮチャネルＭＯＳ型電界効果トランジスタ（以下、Ｎ−
ＭＯＳＦＥＴと略称する）14が形成される。
層10との間に堆積されたゲート酸化膜、13はゲート酸化
膜12の上に形成されたゲート電極で、このゲート電極13
は配線８ｃを介して入力パッド１に接続される。そし
て、第１のＮ＋拡散層７をドレイン、第２のＮ＋拡散層
10をソースとして、これらとゲート電極13とによって、
ＮチャネルＭＯＳ型電界効果トランジスタ（以下、Ｎ−
ＭＯＳＦＥＴと略称する）14が形成される。
【００２０】これによって、図２に示すように、Ｎ−Ｍ
ＯＳＦＥＴ14がＰＮＰＮ構造の第１のＰＮ接合４に対し
て並列に接続された構成となる。なお、ここで、入力パ
ッド１に通常の電源電圧が印加されたときには、Ｎ−Ｍ
ＯＳＦＥＴ14は十分にオフした状態を保ち、かつ保護さ
れるべき半導体装置がダメージを受ける電圧よりも小さ
い電圧でオンするように、あらかじめＮ−ＭＯＳＦＥＴ
14のゲート酸化膜12の膜厚が調整されている。
ＯＳＦＥＴ14がＰＮＰＮ構造の第１のＰＮ接合４に対し
て並列に接続された構成となる。なお、ここで、入力パ
ッド１に通常の電源電圧が印加されたときには、Ｎ−Ｍ
ＯＳＦＥＴ14は十分にオフした状態を保ち、かつ保護さ
れるべき半導体装置がダメージを受ける電圧よりも小さ
い電圧でオンするように、あらかじめＮ−ＭＯＳＦＥＴ
14のゲート酸化膜12の膜厚が調整されている。
【００２１】そこで、本発明の対ＥＳＤ保護装置の動作
を説明すると、まず、入力パッド１に正の極性をもつＥ
ＳＤパルスが印加された場合は、ＰＮＰＮ構造がＳＣＲ
として機能すると同時にＮ−ＭＯＳＦＥＴ14がオンし、
入力パッド１からアースへの電流パスを形成する。そし
て、この電流パスを流れる電流がＳＣＲへのトリガとな
ってＳＣＲをオン状態に移行させるので、ＥＳＤパルス
はＳＣＲをバイパス回路としてアースへ流れることにな
る。
を説明すると、まず、入力パッド１に正の極性をもつＥ
ＳＤパルスが印加された場合は、ＰＮＰＮ構造がＳＣＲ
として機能すると同時にＮ−ＭＯＳＦＥＴ14がオンし、
入力パッド１からアースへの電流パスを形成する。そし
て、この電流パスを流れる電流がＳＣＲへのトリガとな
ってＳＣＲをオン状態に移行させるので、ＥＳＤパルス
はＳＣＲをバイパス回路としてアースへ流れることにな
る。
【００２２】一方、入力パッド１に負の極性をもつＥＳ
Ｄパルスが印加された場合は、ＰＮＰＮ構造がＰＮダイ
オードとして機能し、第１のＰＮ接合４が順バイアスさ
れるから、電流はアースから入力パッド１へ流れる。
Ｄパルスが印加された場合は、ＰＮＰＮ構造がＰＮダイ
オードとして機能し、第１のＰＮ接合４が順バイアスさ
れるから、電流はアースから入力パッド１へ流れる。
【００２３】
【発明の効果】以上説明したように、本発明の対ＥＳＤ
保護装置によれば、従来のＰＮＰＮ構造に並列にＭＯＳ
型電界効果トランジスタを接続して、電流バイパスを設
けたことにより、ＳＣＲのトリガとして作用させるよう
にしたので、正のＥＳＤパルスに対して従来のＰＮＰＮ
構造よりも小さい電圧でＳＣＲをオンさせることがで
き、これによって半導体装置の内部回路を構成するデバ
イス素子を確実にＥＳＤ破壊から保護することができ
る。
保護装置によれば、従来のＰＮＰＮ構造に並列にＭＯＳ
型電界効果トランジスタを接続して、電流バイパスを設
けたことにより、ＳＣＲのトリガとして作用させるよう
にしたので、正のＥＳＤパルスに対して従来のＰＮＰＮ
構造よりも小さい電圧でＳＣＲをオンさせることがで
き、これによって半導体装置の内部回路を構成するデバ
イス素子を確実にＥＳＤ破壊から保護することができ
る。
【図１】本発明の実施例を示す断面図である。
【図２】本発明のＰＮＰＮ構造の等価回路図である。
【図３】従来例を示す断面図である。
【図４】従来例のＰＮＰＮ構造の等価回路図である。
【符号の説明】 １ 入力パッド ２ Ｐ型半導体層 ３ Ｎ型半導体領域 ４ 第１のＰＮ接合 ５ 第１のＰ＋拡散層 ６ 第２のＰＮ接合 ７ 第１のＮ＋拡散層 ８ 配線 ９ 第２のＰ＋拡散層 10 第２のＮ＋拡散層 11 第３のＰＮ接合 12 ゲート酸化膜 13 ゲート電極 14 ＮチャネルＭＯＳ型電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 29/74 29/78 Ｈ０１Ｌ 27/06 ３１１ Ｃ 29/74 Ｆ Ｈ 29/78 ３０１ Ｋ
Claims (1)
- 【請求項１】 入力パッドとアースとの間に構成され
るＰＮＰＮ構造によって静電気の放電に対して半導体装
置を保護する装置であって、前記ＰＮＰＮ構造の入力パ
ッド側に接続されるＮ型領域をドレインとし、もう一方
のアースに接続されるＮ型領域をソースとしたＭＯＳ型
電界効果トランジスタを前記ＰＮＰＮ構造の逆方向バイ
アスのかかるＰＮ接合と並列に接続し、前記ＭＯＳ型電
界効果トランジスタのゲート電極を入力パッドに接続し
たことを特徴とする半導体装置の対静電気放電保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048060A JPH07263633A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の対静電気放電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048060A JPH07263633A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の対静電気放電保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263633A true JPH07263633A (ja) | 1995-10-13 |
Family
ID=12792809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6048060A Pending JPH07263633A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の対静電気放電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263633A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289401B1 (ko) * | 1998-04-30 | 2001-06-01 | 김영환 | 정전방전보호용반도체소자 |
| KR100319602B1 (ko) * | 1998-12-31 | 2002-08-08 | 현대반도체 주식회사 | 정전방전보호회로 |
| US6476422B1 (en) * | 2000-01-06 | 2002-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge protection circuit with silicon controlled rectifier characteristics |
| US6707653B2 (en) | 2001-10-30 | 2004-03-16 | Samsung Electronics Co., Ltd. | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit |
| KR101006514B1 (ko) * | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
| CN108091648A (zh) * | 2016-11-21 | 2018-05-29 | 安世有限公司 | 用于静电放电的载流子旁路 |
-
1994
- 1994-03-18 JP JP6048060A patent/JPH07263633A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289401B1 (ko) * | 1998-04-30 | 2001-06-01 | 김영환 | 정전방전보호용반도체소자 |
| KR100319602B1 (ko) * | 1998-12-31 | 2002-08-08 | 현대반도체 주식회사 | 정전방전보호회로 |
| US6476422B1 (en) * | 2000-01-06 | 2002-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge protection circuit with silicon controlled rectifier characteristics |
| US6707653B2 (en) | 2001-10-30 | 2004-03-16 | Samsung Electronics Co., Ltd. | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit |
| KR100435807B1 (ko) * | 2001-10-30 | 2004-06-10 | 삼성전자주식회사 | 정전방전 보호 회로용 반도체 제어 정류기 |
| KR101006514B1 (ko) * | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
| CN108091648A (zh) * | 2016-11-21 | 2018-05-29 | 安世有限公司 | 用于静电放电的载流子旁路 |
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