JPH0766427A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH0766427A
JPH0766427A JP6145878A JP14587894A JPH0766427A JP H0766427 A JPH0766427 A JP H0766427A JP 6145878 A JP6145878 A JP 6145878A JP 14587894 A JP14587894 A JP 14587894A JP H0766427 A JPH0766427 A JP H0766427A
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gate
forming
insulating layer
thin film
film transistor
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Sa Kyun Rha
キュン ラー サ
Jae-Sung Roh
スング ロー ジャエー
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Abstract

(57)【要約】 【構成】シリコン基板２１上に層間絶縁層２２を形成
し、絶縁層２２のゲートを形成する箇所に溝１を形成
し、溝１内に多結晶シリコン層２３′を埋め込んでゲー
ト２３を形成し、ゲート２３を含むシリコン基板２１上
にゲート絶縁層２４を形成し、その上に多結晶シリコン
層２５を形成し、ゲート２３の片側の多結晶シリコン層
２５に低濃度ドレイン領域２９を形成し、ゲート２３の
両側の多結晶シリコン層２５に高濃度ソース領域２１１
および高濃度ドレイン領域２１２を形成する構成。 【効果】オン／オフ電流比を３倍以上に増加させること
ができ、ステップカバレジが改善され、後の工程の金属
配線の形成の際の工程マージンが広くなり、半導体素子
の電気的および構造的な特性を改善することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の薄膜トラ
ンジスタ（ＴＦＴ）およびその製造方法に係り、特に、
スタティック ランダム アクセス メモリ（ＳＲＡＭ）
や液晶表示素子（ＬＣＤ：液晶表示パネル）等に使用す
るのに好適な薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】一般に、広く用いられている半導体装置
の高集積ＳＲＡＭ素子において、負荷抵抗の代わりに用
いられるトランジスタとして、ゲートがチャネルに対し
て下側（基板側）に位置する薄膜トランジスタがある。
【０００３】図３（Ａ）〜（Ｃ）は、このタイプの従来
の薄膜トランジスタの製造方法を示す工程断面図であ
る。
【０００４】まず、図３（Ａ）に示すように、半導体シ
リコン基板１１上に酸化膜から成る層間絶縁膜１２を形
成し、その上に多結晶シリコン膜を形成した後、ゲート
配線（ゲート電極およびゲートライン）形成用のホトマ
スクを用いたホトエッチング工程を行って多結晶シリコ
ン膜によりゲート配線１３を形成し、層間絶縁膜１２お
よびゲート配線１３上に、ゲート絶縁膜１４として高温
でシリコン酸化膜（ＳｉＯ2膜）を形成した後、その上
にソースおよびドレインを形成するための多結晶シリコ
ン膜１５として、非晶質シリコンあるいは多結晶シリコ
ン膜を形成し、このシリコン膜の特性改善のために、シ
リコンイオンを注入した後、これによってさらに非晶質
化されたシリコン膜を一定の温度、例えば６００±５０
℃の温度において５時間以上アニールするか、レーザア
ニールして多結晶シリコン膜１５を形成し、しきい値電
圧を調整するためのイオンをこの多結晶シリコン膜１５
内に注入する（１６）。
【０００５】次に、図３（Ｂ）に示すように、低濃度で
ドープされたドレイン（ＬＤＤ：ライトリー ドープト
ソレイン(Lightly Doped Drain)）を形成するために、
イオンを注入する部分をホトエッチング工程を行って除
去し、所定のパターンのホトレジスト膜１７を形成した
後、低濃度にイオンを注入して（１８）、低濃度ドレイ
ン領域１９を形成する。
【０００６】次に、図３（Ｃ）に示すように、高濃度の
ソース／ドレイン領域を形成するため、その形成用ホト
マスクを用いたホトエッチング工程を行なう。すなわ
ち、後の高濃度ドープの際、低濃度ドレイン領域１９を
保護するパターンのホトレジスト膜１７′を形成した
後、イオンを注入して（１１０）高濃度ソース／ドレイ
ン領域１１１、１１２を形成して、ソース／ドレインお
よびゲートからなる薄膜トランジスタを製造する。
【０００７】
【発明が解決しようとする課題】しかし、上記のように
して製造した薄膜トランジスタでは、図３に示すよう
に、角張った形状のゲート配線１３の上に、多結晶シリ
コン膜１５を積層して形成するので、かなりの量の漏洩
電流が生じる問題がある。また、ゲート配線１３の高さ
による段差があるので、そのステップカバレジが悪いた
め、オン／オフ電流比が低くなり、また、後に行なわれ
る金属配線の形成工程において該配線が断線が生じやす
いという問題がある。
【０００８】本発明の目的は、角張った形状のゲートの
上に、ソース／ドレイン形成用の半導体層を積層しなく
てすむので、漏洩電流を低減することができ、また、ゲ
ートの段差をなくすことにより、オン／オフ電流比を向
上させ、さらに、後の金属配線の断線を防止することが
できる薄膜トランジスタの製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の薄膜トランジスタの製造方法は、基板上の
絶縁層または絶縁基板におけるゲートを形成する箇所に
溝を形成する工程と、前記溝内に導電層を埋め込んでゲ
ートを形成する工程と、前記ゲートを含む前記基板上に
ゲート絶縁層を形成する工程と、その上に半導体層を形
成する工程と、前記ゲートの両側の前記半導体層に不純
物導入領域を形成する工程とを含んでなることを特徴と
する。
【００１０】また、前記溝内に導電層を埋め込んでゲー
トを形成する工程は、前記溝を形成した前記絶縁層また
は前記絶縁基板上に前記導電層を形成した後、前記導電
層を前記絶縁層または前記絶縁基板が露出するまでエッ
チバックして形成することを特徴とする。
【００１１】また、本発明の薄膜トランジスタの製造方
法は、基板上の絶縁層または絶縁基板上に導電層を形成
し、パターニングしてゲート電極を形成する工程と、前
記ゲート電極を形成した前記絶縁層または絶縁基板上
に、第２の絶縁層を形成する工程と、前記ゲート電極の
上の前記第２の絶縁層を選択的に除去する工程と、前記
ゲート電極と残存した前記第２の絶縁層上にゲート絶縁
層を形成する工程と、前記ゲート絶縁層上に半導体層を
形成する工程と、前記ゲート電極の両側の前記半導体層
に不純物導入領域を形成する工程とを含んでなることを
特徴とする。
【００１２】また、前記不純物導入領域の形成工程の前
に、前記ゲートの片側の前記半導体層に低濃度の不純物
導入領域を形成する工程をさらに有することを特徴とす
る。
【００１３】また、前記不純物導入領域の形成工程の前
に、前記半導体層にイオン注入を行ない、かつ、アニー
ルを行なう工程をさらに有することを特徴とする。
【００１４】また、前記半導体層が多結晶シリコン膜、
前記イオンがシリコンイオンであることを特徴とする。
【００１５】また、前記絶縁層および前記ゲート絶縁層
がＳｉＯ2膜であり、前記導電層が多結晶シリコン膜で
あることを特徴とする。
【００１６】また、前記ＳｉＯ2膜の厚さが３０００Å
であり、前記アニール工程は６００±５０℃で５時間以
上アニールするか、レーザアニールすることを特徴とす
る。
【００１７】さらに、前記第２の絶縁層が、ＨＴＯ、Ｈ
ＬＤ、ＬＴＯ、ＵＳＧ、ＰＳＧ、ＢＰＳＧ、またはＳＯ
Ｇであることを特徴とする。
【００１８】
【作用】本発明では、薄膜トランジスタのゲートを絶縁
層内に埋め込み、その上にソースおよびドレイン形成用
の半導体層を平坦に形成することができるので、従来の
ゲートの両端の角部において発生する漏洩電流を減少し
て、オフ電流を減少させ、従来の薄膜トランジスタに比
べて、オン／オフ電流比を大幅に増加させることができ
る。また、ゲートを絶縁層内に埋め込んで形成すること
により、ゲートの高さに応じて生じる段差を除去するこ
とができ、ステップカバレジが改善され、後の工程の金
属配線の形成の際の工程マージンが広くなり、半導体素
子の電気的および構造的な特性を改善することができ
る。
【００１９】
【実施例】以下、本発明の一実施例について図面を用い
て詳細に説明する。
【００２０】実施例１ 図１（Ａ）〜（Ｄ）は、本発明の実施例１の薄膜トラン
ジスタの製造方法を示す工程断面図である。
【００２１】まず、図１（Ａ）に示すように、シリコン
基板２１上にシリコン酸化膜（ＳｉＯ2膜）から成る層
間絶縁膜２２を約３０００Å以上の厚さで蒸着した後、
ゲート配線形成用パターンを形成したマスクを用いて公
知のホトエッチング工程を行なうことにより、ゲート配
線を形成しようとする部分の層間絶縁膜２２の一部をエ
ッチングして溝１を形成する。次に、溝１を形成した層
間絶縁膜２２の上にゲート配線形成用の多結晶シリコン
膜２３′を蒸着して、溝１内に多結晶シリコン膜２３′
を埋め込む（図１（Ｂ））。
【００２２】次に、図１（Ｂ）に示すように、ゲートと
して用いられる多結晶シリコン膜２３′をエッチバック
（全面エッチング）して、溝１を除く部分の層間絶縁膜
２２の表面上にある多結晶シリコン膜２３′を除去し
て、溝１内に埋め込まれたゲート配線２３を形成する。
次に、層間絶縁膜２２およびゲート配線２３上に、シリ
コン酸化膜からなるゲート絶縁膜２４を高温酸化工程に
より形成した後、その上にソースおよびドレインを形成
するための多結晶シリコン膜（あるいは非晶質シリコン
膜）を蒸着して、多結晶シリコン膜２５を形成する。次
いで、多結晶シリコン膜２５の特性を改善するため、シ
リコンイオンを注入した後、これにより非晶質化された
（非晶質シリコン膜を形成したときは、一層非晶質化さ
れた）シリコン膜を所定の温度（６００±５０℃）で５
時間以上アニールするか、あるいはレーザアニールして
多結晶シリコン膜２５を形成する。その後、しきい値電
圧（Ｖｔ）を調整するためのイオンを多結晶シリコン膜
２５中に注入する（２６）。
【００２３】次に、図１（Ｃ）に示すように、多結晶シ
リコン膜に低濃度ドーピングされたドレインを形成する
ためのパターンに形成したホトレジスト膜２７を形成し
た後、露出された多結晶シリコン膜２５にＰ型のイオン
を低濃度に注入して（２８）、低濃度Ｐ型ドレイン領域
２９を形成する。
【００２４】次に、ホトレジスト膜２７を除去した後、
図１（Ｄ）に示すように、高濃度でドーピングされたソ
ース／ドレイン領域を形成し、かつ前工程で形成した低
濃度ドレイン領域を保護するためのパターンに形成した
ホトレジスト膜２７′を形成するため、高濃度ソース／
ドレイン形成用ホトマスクを用いて露光した後、現像し
て、ホトレジスト２７′パターンを形成した後、Ｐ型の
イオンを高濃度に注入して（２１０）、高濃度Ｐ型ソー
ス／ドレイン領域２１１、２１２を形成する。
【００２５】上記のようにして製造した実施例１の薄膜
トランジスタでは、図１（Ｄ）に示すように、従来技術
において図３（Ｃ）に示したように角張った形状のゲー
ト配線１３の上に、ソース／ドレインを形成するための
多結晶シリコン膜１５を積層するのではなく、図１
（Ｄ）に示したように、層間絶縁膜２２に溝１を形成
し、そこにゲート配線２３を埋め込み、そのほぼ平坦な
ゲート配線２３と層間絶縁膜の上にソース／ドレインを
形成するための多結晶シリコン膜１５を形成するので、
漏洩電流を抑制することができる。また、ゲート配線２
を溝１に埋め込んで形成し、ゲート配線２３とその周囲
の層間絶縁膜２２とはほぼ平坦であり、従来のようにゲ
ート配線１３の高さによる段差がないので、そのステッ
プカバレジがよく、したがって、オン／オフ電流比を高
くすることができ、また、後に行なわれる金属配線の形
成工程において該配線の断線が生じにくい。
【００２６】実施例２ 図２（Ａ）〜（Ｄ）は、本発明の実施例２の薄膜トラン
ジスタの製造方法を示す工程断面図である。
【００２７】まず、図２（Ａ）に示すように、シリコン
基板３１上にシリコン酸化膜から成る層間絶縁膜３２を
形成した後、その上にゲート配線形成用の多結晶シリコ
ンを蒸着する。その後、ゲート配線用のパターンを有す
るマスクを用いたホトエッチング工程を行なってゲート
配線３３を形成した後、ゲート配線３３および層間絶縁
膜３２上に平坦化のための酸化膜３１３を形成する。な
お、平坦化用の酸化膜としては、ＨＴＯ、ＨＬＤ、ＬＴ
Ｏ、ＵＳＧ、ＰＳＧ（リン珪酸ガラス）、ＢＰＳＧおよ
びＳＯＧ等の公知の酸化膜を用いることができる。
【００２８】次に、図２（Ｂ）に示すように、平坦化の
ための酸化膜３１３上にホトレジスト膜を塗布して形成
した後、ゲート配線３３上に該ゲート配線３３より少し
幅の広いマスクを用いて露光および現像してパターン化
したホトレジスト膜３７を形成した後、これを用いてゲ
ート配線３３上の酸化膜３１３をエッチング除去する。
これにより、ゲート配線３３は周辺の酸化膜３１３とほ
ぼ同一の高さに平坦化され、図１に示した実施例１のよ
うに、酸化膜３１３にゲート配線が埋め込まれた状態と
なる。このとき、ゲート配線３３の両側面近傍の酸化膜
３１３の表面は、平坦化の作業のためのホトマスク工程
の際、ホトマスクをゲート配線用マスクより少し大きい
パターンのマスクを用いるので、この差によりホトレジ
スト膜で保護されないので、少しエッチングされた部分
と多くエッチングされた部分とで差が生じ、凹凸が形成
されるが、問題になるほどの段差をなさないので無視す
ることができる。
【００２９】次に、ホトレジスト膜３７を除去した後、
図２（Ｃ）に示すように、酸化膜３１３およびゲート配
線３３上にゲート絶縁膜３４を高温酸化により形成した
後、その上にソースおよびドレインを形成するための多
結晶シリコン膜（あるいは非晶質シリコン膜）３５を蒸
着する。次いで、多結晶シリコン膜３５の特性改善のた
め、シリコンイオンを注入した後、これにより非晶質と
なった（非晶質シリコン膜を蒸着したときは、一層非晶
質化された）シリコン膜を所定の温度（６００±５０
℃）で５時間以上アニールするか、あるいはレーザアニ
ールして多結晶シリコン膜３５を形成し、その後、しき
い値電圧（Ｖｔ）を調整するためのイオンを多結晶シリ
コン膜３５内に注入する。次に、低濃度に不純物がドー
ピングされた低濃度ドレインを形成するために、ホトエ
ッチング工程を行なってパターン化したホトレジスト膜
３７′を形成した後、低濃度にイオン注入（３８）を行
なって低濃度Ｐ型ドレイン領域（ＬＤＤ）３９を形成す
る。
【００３０】次に、図２（Ｄ）に示すように、ホトレジ
スト膜３７′を除去した後、高濃度に不純物がドーピン
グされたソースおよびドレイン領域を形成するために、
ホトエッチング工程を行なってソース／ドレイン形成用
ホトマスクを用いて露光した後、現像して高濃度ドーピ
ングの際、低濃度Ｐ型ドレイン領域３９を保護するため
にパターン化されたホトレジスト膜３７″を形成した
後、イオン注入（３１０）により高濃度にドーピングさ
れた高濃度Ｐ型ソース／ドレイン領域３１１、３１２を
形成して、薄膜トランジスタを形成する。
【００３１】実施例２の薄膜トランジスタにおいても、
実施例１と同様に、ゲートの角部分においてソース／ド
レインが形成された多結晶シリコンを平坦に形成するこ
とができるので、実施例１とまったく同様の効果を得る
ことができる。
【００３２】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００３３】
【発明の効果】以上説明したように、本発明では、薄膜
トランジスタのゲートを絶縁層内に埋め込み、その上に
ソースおよびドレイン形成用の半導体層を平坦に形成す
ることができるので、従来のゲートの両端の角部におい
て発生する漏洩電流を減少して、オフ電流を減少させ、
従来の薄膜トランジスタに比べて、オン／オフ電流比を
３倍以上に増加させることができる。また、ゲートを絶
縁層内に埋め込んで形成することにより、ゲートの高さ
に応じて生じる段差を除去することができ、ステップカ
バレジが改善され、後の工程の金属配線の形成の際の工
程マージンが広くなり、半導体素子の電気的および構造
的な特性を改善することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、本発明の実施例１の薄膜ト
ランジスタの製造方法を示す工程断面図である。
【図２】（Ａ）〜（Ｄ）は、本発明の実施例２の薄膜ト
ランジスタの製造方法を示す工程断面図である。
【図３】（Ａ）〜（Ｃ）は、従来の薄膜トランジスタの
製造方法を示す工程断面図である。
【符号の説明】
１…溝、２１、３１…シリコン基板、２２、３２…層間
絶縁膜、２３、３３…ゲート配線、２４、３４…ゲート
絶縁膜、２５、３５…多結晶シリコン膜、２９、３９…
低濃度ドレイン領域、２７、２７′、３７、３７′、３
７″…ホトレジスト膜、２１１、３１１…高濃度ソース
領域、２１２、３１２…高濃度ドレイン領域、３１３…
平坦化用酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】基板上の絶縁層または絶縁基板におけるゲ
    ートを形成する箇所に溝を形成する工程と、前記溝内に
    導電層を埋め込んでゲートを形成する工程と、前記ゲー
    トを含む前記基板上にゲート絶縁層を形成する工程と、
    その上に半導体層を形成する工程と、前記ゲートの両側
    の前記半導体層に不純物導入領域を形成する工程とを含
    んでなることを特徴とする薄膜トランジスタの製造方
    法。
  2. 【請求項２】前記溝内に導電層を埋め込んでゲートを形
    成する工程は、前記溝を形成した前記絶縁層または前記
    絶縁基板上に前記導電層を形成した後、前記導電層を前
    記絶縁層または前記絶縁基板が露出するまでエッチバッ
    クして形成することを特徴とする請求項１記載の薄膜ト
    ランジスタの製造方法。
  3. 【請求項３】基板上の絶縁層または絶縁基板上に導電層
    を形成し、パターニングしてゲート電極を形成する工程
    と、前記ゲート電極を形成した前記絶縁層または絶縁基
    板上に、第２の絶縁層を形成する工程と、前記ゲート電
    極の上の前記第２の絶縁層を選択的に除去する工程と、
    前記ゲート電極と残存した前記第２の絶縁層上にゲート
    絶縁層を形成する工程と、前記ゲート絶縁層上に半導体
    層を形成する工程と、前記ゲート電極の両側の前記半導
    体層に不純物導入領域を形成する工程とを含んでなるこ
    とを特徴とする薄膜トランジスタの製造方法。
  4. 【請求項４】前記不純物導入領域の形成工程の前に、前
    記ゲートの片側の前記半導体層に低濃度の不純物導入領
    域を形成する工程をさらに有することを特徴とする請求
    項１または３記載の薄膜トランジスタの製造方法。
  5. 【請求項５】前記不純物導入領域の形成工程の前に、前
    記半導体層にイオン注入を行ない、かつ、アニールを行
    なう工程をさらに有することを特徴とする請求項１また
    は３記載の薄膜トランジスタの製造方法。
  6. 【請求項６】前記半導体層が多結晶シリコン膜、前記イ
    オンがシリコンイオンであることを特徴とする請求項１
    または３記載の薄膜トランジスタの製造方法。
  7. 【請求項７】前記絶縁層および前記ゲート絶縁層がＳｉ
    Ｏ2膜であり、前記導電層が多結晶シリコン膜であるこ
    とを特徴とする請求項１または３記載の薄膜トランジス
    タの製造方法。
  8. 【請求項８】前記ＳｉＯ2膜の厚さが３０００Åであ
    り、前記アニール工程は６００±５０℃で５時間以上ア
    ニールするか、レーザアニールすることを特徴とする請
    求項１または３記載の薄膜トランジスタの製造方法。
  9. 【請求項９】前記第２の絶縁層が、ＨＴＯ、ＨＬＤ、Ｌ
    ＴＯ、ＵＳＧ、ＰＳＧ、ＢＰＳＧ、またはＳＯＧである
    ことを特徴とする請求項３記載の薄膜トランジスタの製
    造方法。
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