JPH05335580A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05335580A JPH05335580A JP16667492A JP16667492A JPH05335580A JP H05335580 A JPH05335580 A JP H05335580A JP 16667492 A JP16667492 A JP 16667492A JP 16667492 A JP16667492 A JP 16667492A JP H05335580 A JPH05335580 A JP H05335580A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造において素子面積を大幅に縮小
し、かつＬＤＤ部の距離をソース側およびドレイン側と
も同一に、しかも微細に形成する。 【構成】 半導体層１４にチャンネル領域１５ｃ、低不
純物濃度のソース・ドレイン領域１５ｂ、高不純物濃度
のソース・ドレイン領域１５ａを積層して形成する。積
層構造とすることにより素子面積の大幅な縮小が可能と
なる。また、ＬＤＤ部の距離は、低不純物濃度のソース
・ドレイン領域１５ｂが形成される半導体層１４の中間
層１４ｂの厚みで決り、この厚みによりソース側および
ドレイン側とも同一に、しかも微細に形成できる。
し、かつＬＤＤ部の距離をソース側およびドレイン側と
も同一に、しかも微細に形成する。 【構成】 半導体層１４にチャンネル領域１５ｃ、低不
純物濃度のソース・ドレイン領域１５ｂ、高不純物濃度
のソース・ドレイン領域１５ａを積層して形成する。積
層構造とすることにより素子面積の大幅な縮小が可能と
なる。また、ＬＤＤ部の距離は、低不純物濃度のソース
・ドレイン領域１５ｂが形成される半導体層１４の中間
層１４ｂの厚みで決り、この厚みによりソース側および
ドレイン側とも同一に、しかも微細に形成できる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタに
関する。
関する。
【０００２】
【従来の技術】薄膜トランジスタには、通常のＭＯＳ構
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
は、例えば図９に示すような構造となっている。
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
は、例えば図９に示すような構造となっている。
【０００３】すなわち、セラミック等からなる基板１上
にポリシリコン等からなる半導体層２がパターン形成さ
れており、この半導体層２は中央部分がチャンネル領域
２ａとなっている。また、半導体層２には、チャンネル
領域２ａの両側部分に低不純物濃度のソース・ドレイン
領域２ｂが形成されており、さらにこの低不純物濃度の
ソース・ドレイン領域２ｂの外側部分に高不純物濃度の
ソース・ドレイン領域２ｃが形成されている。そして、
この半導体層２上を含む基板１上の全面はゲート絶縁膜
３で覆われており、このゲート絶縁膜３上にはチャンネ
ル領域２ａに対応してゲート電極４が形成されている。
このような薄膜トランジスタは、チャンネル領域２ａと
高不純物濃度のソース・ドレイン領域２ｃ間に介在され
た低不純物濃度のソース・ドレイン領域２ｂで高電界の
緩和を図ることができ、これにより通常のＭＯＳ構造の
素子と比較して耐圧の向上等を図って高信頼性化した素
子が得られている。
にポリシリコン等からなる半導体層２がパターン形成さ
れており、この半導体層２は中央部分がチャンネル領域
２ａとなっている。また、半導体層２には、チャンネル
領域２ａの両側部分に低不純物濃度のソース・ドレイン
領域２ｂが形成されており、さらにこの低不純物濃度の
ソース・ドレイン領域２ｂの外側部分に高不純物濃度の
ソース・ドレイン領域２ｃが形成されている。そして、
この半導体層２上を含む基板１上の全面はゲート絶縁膜
３で覆われており、このゲート絶縁膜３上にはチャンネ
ル領域２ａに対応してゲート電極４が形成されている。
このような薄膜トランジスタは、チャンネル領域２ａと
高不純物濃度のソース・ドレイン領域２ｃ間に介在され
た低不純物濃度のソース・ドレイン領域２ｂで高電界の
緩和を図ることができ、これにより通常のＭＯＳ構造の
素子と比較して耐圧の向上等を図って高信頼性化した素
子が得られている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＬＤＤ構造の薄膜トランジスタでは、半導
体層２のチャンネル領域２ａの両側に低不純物濃度のソ
ース・ドレイン領域２ｂが形成され、この低不純物濃度
のソース・ドレイン領域２ｂの外側に高不純物濃度のソ
ース・ドレイン領域２ｃが形成されているので、通常の
ＭＯＳ構造の素子と比較して、低不純物濃度のソース・
ドレイン領域２ｂの分だけ素子面積が大きくなってしま
うという問題点があった。また、ＬＤＤ部の距離（低不
純物濃度のソース・ドレイン領域部の距離）は低不純物
濃度のソース・ドレイン領域２ｂの幅で決定され、この
幅は製造時のフォトリソ法で決定されるが、このフォト
リソ法におけるマスクずれでＬＤＤ部の距離がソース側
とドレイン側で異なってしまうことがあるという問題点
があった。さらにフォトリソ法の場合は、その解像度に
より、ＬＤＤ部の距離を微細に制御できないという問題
点があった。
ような従来のＬＤＤ構造の薄膜トランジスタでは、半導
体層２のチャンネル領域２ａの両側に低不純物濃度のソ
ース・ドレイン領域２ｂが形成され、この低不純物濃度
のソース・ドレイン領域２ｂの外側に高不純物濃度のソ
ース・ドレイン領域２ｃが形成されているので、通常の
ＭＯＳ構造の素子と比較して、低不純物濃度のソース・
ドレイン領域２ｂの分だけ素子面積が大きくなってしま
うという問題点があった。また、ＬＤＤ部の距離（低不
純物濃度のソース・ドレイン領域部の距離）は低不純物
濃度のソース・ドレイン領域２ｂの幅で決定され、この
幅は製造時のフォトリソ法で決定されるが、このフォト
リソ法におけるマスクずれでＬＤＤ部の距離がソース側
とドレイン側で異なってしまうことがあるという問題点
があった。さらにフォトリソ法の場合は、その解像度に
より、ＬＤＤ部の距離を微細に制御できないという問題
点があった。
【０００５】この発明の目的は、ＬＤＤ構造において素
子面積を大幅に縮小でき、かつＬＤＤ部の距離をソース
側およびドレイン側とも同一に、しかも微細に形成でき
る薄膜トランジスタを提供することにある。
子面積を大幅に縮小でき、かつＬＤＤ部の距離をソース
側およびドレイン側とも同一に、しかも微細に形成でき
る薄膜トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】この発明は、チャンネル
領域を形成する半導体層の両側部分に低不純物濃度と高
不純物濃度の半導体層を積層してソース・ドレイン領域
を形成したものである。
領域を形成する半導体層の両側部分に低不純物濃度と高
不純物濃度の半導体層を積層してソース・ドレイン領域
を形成したものである。
【０００７】
【作用】この発明によれば、チャンネル領域、低不純物
濃度のソース・ドレイン領域および高不純物濃度のソー
ス・ドレイン領域が積層されて設けられるので、これら
の領域を同一平面に並べて形成する場合に比較して素子
面積を大幅に縮小できる。また、ＬＤＤ部の距離は、低
不純物濃度のソース・ドレイン領域が形成された半導体
層の厚みにより決定されてソース側およびドレイン側と
も同一に、しかも微細に形成できる。
濃度のソース・ドレイン領域および高不純物濃度のソー
ス・ドレイン領域が積層されて設けられるので、これら
の領域を同一平面に並べて形成する場合に比較して素子
面積を大幅に縮小できる。また、ＬＤＤ部の距離は、低
不純物濃度のソース・ドレイン領域が形成された半導体
層の厚みにより決定されてソース側およびドレイン側と
も同一に、しかも微細に形成できる。
【０００８】
【実施例】図１ないし図３はこの発明の第１実施例の薄
膜トランジスタを製造工程順に示す断面図である。この
図を参照して以下この発明の第１の実施例の薄膜トラン
ジスタを製造工程順に説明する。まず図１に示すよう
に、セラミックなどからなる絶縁基板１１の上面に厚さ
５００Å程度のクロムなどの金属によりゲート電極１２
をパターン形成する。次に、ゲート電極１２上を含む絶
縁基板１１上の全面にシリコン酸化膜からなるゲート絶
縁膜１３をスパッタ法により厚さ１０００Å程度に形成
する。次に、ゲート絶縁膜１３上の全面にポリシリコン
からなる半導体層１４を厚さ３０００Å程度に形成す
る。その後、この半導体層１４に対して不純物のイオン
注入を行う。このとき、イオン注入は、加速エネルギー
を５００Ｖ程度と小さくして不純物の濃度ピークが半導
体層１４の上層部１４ａに位置するようにする。不純物
の濃度分布は連続的に変化するが、巨視的にみれば、半
導体層１４の上層部１４ａ側は高濃度に不純物が注入さ
れて高不純物濃度のソース・ドレイン領域を形成する層
となり、半導体層１４の中間層１４ｂ側は低濃度に不純
物が注入されて低不純物濃度のソース・ドレイン領域を
形成する層となる。この場合、半導体層１４の下層部１
４ｃには不純物が注入されないようにしてイントリンシ
ックなチャンネル領域を形成する層とする。その後、半
導体層１４の上層部１４ａと中間層１４ｂに注入された
不純物の活性化をエキシマレーザーによる熱処理あるい
は６００℃、２４時間の熱アニールにより行う。
膜トランジスタを製造工程順に示す断面図である。この
図を参照して以下この発明の第１の実施例の薄膜トラン
ジスタを製造工程順に説明する。まず図１に示すよう
に、セラミックなどからなる絶縁基板１１の上面に厚さ
５００Å程度のクロムなどの金属によりゲート電極１２
をパターン形成する。次に、ゲート電極１２上を含む絶
縁基板１１上の全面にシリコン酸化膜からなるゲート絶
縁膜１３をスパッタ法により厚さ１０００Å程度に形成
する。次に、ゲート絶縁膜１３上の全面にポリシリコン
からなる半導体層１４を厚さ３０００Å程度に形成す
る。その後、この半導体層１４に対して不純物のイオン
注入を行う。このとき、イオン注入は、加速エネルギー
を５００Ｖ程度と小さくして不純物の濃度ピークが半導
体層１４の上層部１４ａに位置するようにする。不純物
の濃度分布は連続的に変化するが、巨視的にみれば、半
導体層１４の上層部１４ａ側は高濃度に不純物が注入さ
れて高不純物濃度のソース・ドレイン領域を形成する層
となり、半導体層１４の中間層１４ｂ側は低濃度に不純
物が注入されて低不純物濃度のソース・ドレイン領域を
形成する層となる。この場合、半導体層１４の下層部１
４ｃには不純物が注入されないようにしてイントリンシ
ックなチャンネル領域を形成する層とする。その後、半
導体層１４の上層部１４ａと中間層１４ｂに注入された
不純物の活性化をエキシマレーザーによる熱処理あるい
は６００℃、２４時間の熱アニールにより行う。
【０００９】その後、半導体層１４を通常のフォトリソ
エッチング法でパターニングして図２に示すようにデバ
イス領域にのみ残す。続いて、図３に示すように、半導
体層１４のほぼ中央部を上面から中間層１４ｂの底面ま
で通常のフォトリソエッチング法でエッチング除去す
る。これにより、半導体層１４の中間層１４ｂと上層部
１４ａが半導体層１４の下層部１４ｃの両側部上に設け
られる構造となり、半導体層１４の中間層１４ｂで形成
される低不純物濃度のソース・ドレイン領域１５ｂと、
半導体層１４の上層部１４ａで形成される高不純物濃度
のソース・ドレイン領域１５ａとが半導体層１４の下層
部１４ｃで形成されるチャンネル領域１５ｃの両側部上
に順次積層して設けられる構造となる。かくして、ＬＤ
Ｄ構造の薄膜トランジスタが完成する。
エッチング法でパターニングして図２に示すようにデバ
イス領域にのみ残す。続いて、図３に示すように、半導
体層１４のほぼ中央部を上面から中間層１４ｂの底面ま
で通常のフォトリソエッチング法でエッチング除去す
る。これにより、半導体層１４の中間層１４ｂと上層部
１４ａが半導体層１４の下層部１４ｃの両側部上に設け
られる構造となり、半導体層１４の中間層１４ｂで形成
される低不純物濃度のソース・ドレイン領域１５ｂと、
半導体層１４の上層部１４ａで形成される高不純物濃度
のソース・ドレイン領域１５ａとが半導体層１４の下層
部１４ｃで形成されるチャンネル領域１５ｃの両側部上
に順次積層して設けられる構造となる。かくして、ＬＤ
Ｄ構造の薄膜トランジスタが完成する。
【００１０】このＬＤＤ構造の薄膜トランジスタでは、
チャンネル領域１５ｃと、低不純物濃度のソース・ドレ
イン領域１５ｂと、高不純物濃度のソース・ドレイン領
域１５ａとが積層されて設けられるので、これらの領域
を同一平面に並べて形成する場合に比較して素子面積を
大幅に小さくすることができる。さらに、ＬＤＤ部の距
離は、低不純物濃度のソース・ドレイン領域１５ｂが形
成される半導体層１４の中間層１４ｂの厚さで決定さ
れ、この厚さによりソース側およびドレイン側とも同一
に、しかも微細に形成できる。なお、中間層１４ｂの厚
さは、半導体層１４の膜厚とイオン注入時の加速エネル
ギーで決る。なお、上記実施例において、不純物イオン
の注入は上層部１４ａへの注入と中間層１４ｂへの注入
とに分けて２回行なってもよい。
チャンネル領域１５ｃと、低不純物濃度のソース・ドレ
イン領域１５ｂと、高不純物濃度のソース・ドレイン領
域１５ａとが積層されて設けられるので、これらの領域
を同一平面に並べて形成する場合に比較して素子面積を
大幅に小さくすることができる。さらに、ＬＤＤ部の距
離は、低不純物濃度のソース・ドレイン領域１５ｂが形
成される半導体層１４の中間層１４ｂの厚さで決定さ
れ、この厚さによりソース側およびドレイン側とも同一
に、しかも微細に形成できる。なお、中間層１４ｂの厚
さは、半導体層１４の膜厚とイオン注入時の加速エネル
ギーで決る。なお、上記実施例において、不純物イオン
の注入は上層部１４ａへの注入と中間層１４ｂへの注入
とに分けて２回行なってもよい。
【００１１】図４ないし図６はこの発明の第２の実施例
の薄膜トランジスタを製造工程順に示す断面図である。
この第２の実施例では、図４に示すように、絶縁基板１
１上にゲート電極１２とゲート絶縁膜１３を形成した
後、ゲート絶縁膜１３上の全面にチャンネル領域を形成
するためのポリシリコンからなる第１の半導体層１６を
厚さ５００Å程度に形成する。その後シリコン酸化膜な
どの絶縁膜の形成とパターニングを行って、第１の半導
体層１６のデバイス領域部分の中央部上に絶縁膜パター
ン１７を形成する。その後、絶縁膜パターン１７上を含
む第１の半導体層１６上の全面にポリシリコンからなる
第２の半導体層１８を厚さ２５００Å程度に形成する。
そして、この第２の半導体層１８に対して第１の実施例
と同様の加速エネルギーで不純物のイオン注入を行うこ
とにより、この第２の半導体層１８の上層部１８ａを高
濃度に不純物を含む層、すなわち高不純物濃度のソース
・ドレイン領域を形成する層、第２の半導体層１８の下
層部１８ｂを低濃度に不純物を含む層、すなわち低不純
物濃度のソース・ドレイン領域を形成する層とする。こ
のとき、絶縁膜パターン１７は、その下の第１の半導体
層１６部分に不純物がイオン注入されることを防止する
ストッパとしての役目をする。
の薄膜トランジスタを製造工程順に示す断面図である。
この第２の実施例では、図４に示すように、絶縁基板１
１上にゲート電極１２とゲート絶縁膜１３を形成した
後、ゲート絶縁膜１３上の全面にチャンネル領域を形成
するためのポリシリコンからなる第１の半導体層１６を
厚さ５００Å程度に形成する。その後シリコン酸化膜な
どの絶縁膜の形成とパターニングを行って、第１の半導
体層１６のデバイス領域部分の中央部上に絶縁膜パター
ン１７を形成する。その後、絶縁膜パターン１７上を含
む第１の半導体層１６上の全面にポリシリコンからなる
第２の半導体層１８を厚さ２５００Å程度に形成する。
そして、この第２の半導体層１８に対して第１の実施例
と同様の加速エネルギーで不純物のイオン注入を行うこ
とにより、この第２の半導体層１８の上層部１８ａを高
濃度に不純物を含む層、すなわち高不純物濃度のソース
・ドレイン領域を形成する層、第２の半導体層１８の下
層部１８ｂを低濃度に不純物を含む層、すなわち低不純
物濃度のソース・ドレイン領域を形成する層とする。こ
のとき、絶縁膜パターン１７は、その下の第１の半導体
層１６部分に不純物がイオン注入されることを防止する
ストッパとしての役目をする。
【００１２】その後、第２の半導体層１８と第１の半導
体層１６とを通常のフォトリソエッソチング法でパター
ニングして図５に示すようにデバイス領域にのみ残す。
さらに、第２の半導体層１８の中央部を通常のフォトリ
ソエッソチング法で図６に示すようにエッチング除去す
ることにより、第１の半導体層１６の両側部上に積層さ
れる一対の第２の半導体層１８を形成し、この第２の半
導体層１８の下層部１８ｂで形成される低不純物濃度の
ソース・ドレイン領域１９ｂと、同半導体層１８の上層
部１８ａで形成される高不純物濃度のソース・ドレイン
領域１９ａとが第１の半導体層１６で形成されるチャン
ネル領域１９ｃの両側部上に順次積層して設けられた構
造とする。なお、このエッチング時、絶縁膜パターン１
７によってその下の第１の半導体層１６がエッチングさ
れることが防止される。かくして、第２の実施例の薄膜
トランジスタが完成する。
体層１６とを通常のフォトリソエッソチング法でパター
ニングして図５に示すようにデバイス領域にのみ残す。
さらに、第２の半導体層１８の中央部を通常のフォトリ
ソエッソチング法で図６に示すようにエッチング除去す
ることにより、第１の半導体層１６の両側部上に積層さ
れる一対の第２の半導体層１８を形成し、この第２の半
導体層１８の下層部１８ｂで形成される低不純物濃度の
ソース・ドレイン領域１９ｂと、同半導体層１８の上層
部１８ａで形成される高不純物濃度のソース・ドレイン
領域１９ａとが第１の半導体層１６で形成されるチャン
ネル領域１９ｃの両側部上に順次積層して設けられた構
造とする。なお、このエッチング時、絶縁膜パターン１
７によってその下の第１の半導体層１６がエッチングさ
れることが防止される。かくして、第２の実施例の薄膜
トランジスタが完成する。
【００１３】この第２の実施例でも、チャンネル領域１
９ｃと低不純物濃度のソース・ドレイン領域１９ｂと高
不純物濃度のソース・ドレイン領域１９ａとが積層して
設けられるので、これらの領域を同一平面上に並べて形
成する場合に比較して素子面積を大幅に小さくできる。
さらに、ＬＤＤ部の距離は、低不純物濃度のソース・ド
レイン領域１９ｂが形成される第２の半導体層１８の下
層部１８ｂの厚さでソース側およびドレイン側とも同一
に、かつ微細に形成できる。
９ｃと低不純物濃度のソース・ドレイン領域１９ｂと高
不純物濃度のソース・ドレイン領域１９ａとが積層して
設けられるので、これらの領域を同一平面上に並べて形
成する場合に比較して素子面積を大幅に小さくできる。
さらに、ＬＤＤ部の距離は、低不純物濃度のソース・ド
レイン領域１９ｂが形成される第２の半導体層１８の下
層部１８ｂの厚さでソース側およびドレイン側とも同一
に、かつ微細に形成できる。
【００１４】図７は、この発明の第３の実施例の薄膜ト
ランジスタを示す断面図である。この第３の実施例で
は、絶縁基板１１上にゲート電極１２とゲート絶縁膜１
３を形成した後、ゲート絶縁膜１３上のデバイス領域部
にチャンネル領域２０ａを形成する第１の半導体層２０
をパターン形成する。次に、全面に不純物を低濃度に含
む第２の半導体層２１を形成し、不純物の活性化を図っ
た上でパターニングすることにより、第１の半導体層２
０の両側部上に積層される一対の第２の半導体層２１を
形成し、この第２の半導体層２１で形成される低不純物
濃度のソース・ドレイン領域２１ａが第１の半導体層２
０で形成されるチャンネル領域２０ａの両側部上に積層
される構造とする。このとき、低濃度不純物の第２の半
導体層２１を形成する方法としては、低濃度不純物ドー
プのターゲットを用いたスパッタリング法により第２の
半導体層２１を形成する方法や、イントリンシックな第
２の半導体層２１を形成した後これにイオン注入法で不
純物を注入する方法などが考えられる。その後、プラズ
マＣＶＤ法などで全面に不純物を高濃度に含む第３の半
導体層２２を形成し、不純物の活性化を図った上でパタ
ーニングすることにより、第２の半導体層２１上に積層
される一対の第３の半導体層２２を形成し、この第３の
半導体層２２で形成される高不純物濃度のソース・ドレ
イン領域２２ａが第２の半導体層２１で形成される低不
純物濃度のソース・ドレイン領域２１ａ上に積層される
構造とする。
ランジスタを示す断面図である。この第３の実施例で
は、絶縁基板１１上にゲート電極１２とゲート絶縁膜１
３を形成した後、ゲート絶縁膜１３上のデバイス領域部
にチャンネル領域２０ａを形成する第１の半導体層２０
をパターン形成する。次に、全面に不純物を低濃度に含
む第２の半導体層２１を形成し、不純物の活性化を図っ
た上でパターニングすることにより、第１の半導体層２
０の両側部上に積層される一対の第２の半導体層２１を
形成し、この第２の半導体層２１で形成される低不純物
濃度のソース・ドレイン領域２１ａが第１の半導体層２
０で形成されるチャンネル領域２０ａの両側部上に積層
される構造とする。このとき、低濃度不純物の第２の半
導体層２１を形成する方法としては、低濃度不純物ドー
プのターゲットを用いたスパッタリング法により第２の
半導体層２１を形成する方法や、イントリンシックな第
２の半導体層２１を形成した後これにイオン注入法で不
純物を注入する方法などが考えられる。その後、プラズ
マＣＶＤ法などで全面に不純物を高濃度に含む第３の半
導体層２２を形成し、不純物の活性化を図った上でパタ
ーニングすることにより、第２の半導体層２１上に積層
される一対の第３の半導体層２２を形成し、この第３の
半導体層２２で形成される高不純物濃度のソース・ドレ
イン領域２２ａが第２の半導体層２１で形成される低不
純物濃度のソース・ドレイン領域２１ａ上に積層される
構造とする。
【００１５】図８は、この発明の第４の実施例を示す断
面図である。この第４の実施例は、上記第３の実施例に
おいて第１の半導体層２０形成後、第２の半導体層２１
を形成する前に、第１の半導体層２０の中央部上にシリ
コン酸化膜などで絶縁膜パターン２３を形成するように
したものである。この絶縁膜パターン２３を設けておけ
ば、その後第２の半導体層２１および第３の半導体層２
２をパターニングした際に、露出する部分である第１の
半導体層２０の中央部がエッチングされることが絶縁膜
パターン２３によって防止される。
面図である。この第４の実施例は、上記第３の実施例に
おいて第１の半導体層２０形成後、第２の半導体層２１
を形成する前に、第１の半導体層２０の中央部上にシリ
コン酸化膜などで絶縁膜パターン２３を形成するように
したものである。この絶縁膜パターン２３を設けておけ
ば、その後第２の半導体層２１および第３の半導体層２
２をパターニングした際に、露出する部分である第１の
半導体層２０の中央部がエッチングされることが絶縁膜
パターン２３によって防止される。
【００１６】そして、この第４の実施例および前記第３
の実施例でも、チャンネル領域２０ａ、低不純物濃度の
ソース・ドレイン領域２１ａおよび高不純物濃度のソー
ス・ドレイン領域２２ａが積層して設けられるので、素
子面積を大幅に縮小することができるとともに、ＬＤＤ
部の距離は低不純物濃度のソース・ドレイン領域２１ａ
を形成する第２の半導体層２１の厚みによりソース側お
よびドレイン側とも同一に、かつ微細に形成できる。
の実施例でも、チャンネル領域２０ａ、低不純物濃度の
ソース・ドレイン領域２１ａおよび高不純物濃度のソー
ス・ドレイン領域２２ａが積層して設けられるので、素
子面積を大幅に縮小することができるとともに、ＬＤＤ
部の距離は低不純物濃度のソース・ドレイン領域２１ａ
を形成する第２の半導体層２１の厚みによりソース側お
よびドレイン側とも同一に、かつ微細に形成できる。
【００１７】なお、以上はすべてこの発明を逆スタガー
型の薄膜トランジスタに適用した場合であるが、この発
明は勿論スタガー型の薄膜トランジスタにも適用するこ
とができる。
型の薄膜トランジスタに適用した場合であるが、この発
明は勿論スタガー型の薄膜トランジスタにも適用するこ
とができる。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、チャンネル領域と低不純物濃度のソース・ドレイン
領域と高不純物濃度のソース・ドレイン領域とを積層し
て設けるようにしたので、それらの領域を同一平面に並
べて形成する場合に比較して素子面積を大幅に縮小する
ことができ、高集積化を図ることができる。また、ＬＤ
Ｄ部の距離は、低不純物濃度のソース・ドレイン領域が
形成される半導体層の厚みによりソース側およびドレイ
ン側とも同一に、しかも微細に形成でき、素子性能の向
上を図ることができる。
ば、チャンネル領域と低不純物濃度のソース・ドレイン
領域と高不純物濃度のソース・ドレイン領域とを積層し
て設けるようにしたので、それらの領域を同一平面に並
べて形成する場合に比較して素子面積を大幅に縮小する
ことができ、高集積化を図ることができる。また、ＬＤ
Ｄ部の距離は、低不純物濃度のソース・ドレイン領域が
形成される半導体層の厚みによりソース側およびドレイ
ン側とも同一に、しかも微細に形成でき、素子性能の向
上を図ることができる。
【図１】この発明の第１の実施例の薄膜トランジスタを
製造途中の状態で示す断面図。
製造途中の状態で示す断面図。
【図２】この発明の第１の実施例の薄膜トランジスタを
図１に続く製造途中の状態で示す断面図。
図１に続く製造途中の状態で示す断面図。
【図３】この発明の第１の実施例の薄膜トランジスタを
製造終了の状態で示す断面図。
製造終了の状態で示す断面図。
【図４】この発明の第２の実施例の薄膜トランジスタを
製造途中の状態で示す断面図。
製造途中の状態で示す断面図。
【図５】この発明の第２の実施例の薄膜トランジスタを
図４に続く製造途中の状態で示す断面図。
図４に続く製造途中の状態で示す断面図。
【図６】この発明の第２の実施例の薄膜トランジスタを
製造終了の状態で示す断面図。
製造終了の状態で示す断面図。
【図７】この発明の第３の実施例の薄膜トランジスタを
示す断面図。
示す断面図。
【図８】この発明の第４の実施例の薄膜トランジスタを
示す断面図。
示す断面図。
【図９】従来の薄膜トランジスタを示す断面図。
１４ 半導体層 １４ａ 上層部 １４ｂ 中間層 １４ｃ 下層部 １５ａ、１９ａ、２２ａ 高不純物濃度のソース・ドレ
イン領域 １５ｂ、１９ｂ、２１ａ 低不純物濃度のソース・ドレ
イン領域 １５ｃ、１９ｃ、２０ａ チャンネル領域 １６、２０ 第１の半導体層 １８、２１ 第２の半導体層 ２２ 第３の半導体層
イン領域 １５ｂ、１９ｂ、２１ａ 低不純物濃度のソース・ドレ
イン領域 １５ｃ、１９ｃ、２０ａ チャンネル領域 １６、２０ 第１の半導体層 １８、２１ 第２の半導体層 ２２ 第３の半導体層
Claims (2)
- 【請求項１】 チャンネル領域を形成する半導体層の両
側部分に低不純物濃度と高不純物濃度の半導体層を積層
してソース・ドレイン領域を形成したことを特徴とする
薄膜トランジスタ。 - 【請求項２】 ソース・ドレイン領域の不純物濃度は、
連続的に変化する分布を有することを特徴とする請求項
１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667492A JPH05335580A (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667492A JPH05335580A (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335580A true JPH05335580A (ja) | 1993-12-17 |
Family
ID=15835624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16667492A Pending JPH05335580A (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985548A (en) * | 1993-02-04 | 1999-11-16 | E. I. Du Pont De Nemours And Company | Amplification of assay reporters by nucleic acid replication |
| US6153893A (en) * | 1993-11-05 | 2000-11-28 | Sony Corporation | Thin film semiconductor device for display |
| WO2011007711A1 (ja) * | 2009-07-14 | 2011-01-20 | シャープ株式会社 | 薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法 |
-
1992
- 1992-06-03 JP JP16667492A patent/JPH05335580A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985548A (en) * | 1993-02-04 | 1999-11-16 | E. I. Du Pont De Nemours And Company | Amplification of assay reporters by nucleic acid replication |
| US6153893A (en) * | 1993-11-05 | 2000-11-28 | Sony Corporation | Thin film semiconductor device for display |
| WO2011007711A1 (ja) * | 2009-07-14 | 2011-01-20 | シャープ株式会社 | 薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法 |
| US8441016B2 (en) | 2009-07-14 | 2013-05-14 | Sharp Kabushiki Kaisha | Thin-film transistor, display device, and manufacturing method for thin-film transistors |
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